TWI364169B - All digital phase locked loop circuit - Google Patents

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TWI364169B TW097147863A TW97147863A TWI364169B TW I364169 B TWI364169 B TW I364169B TW 097147863 A TW097147863 A TW 097147863A TW 97147863 A TW97147863 A TW 97147863A TW I364169 B TWI364169 B TW I364169B
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Description

1364169 , 六、發明說明： 【發明所屬之技術領域】 本發明是有關於一種鎖相迴路（Phase locke(i loop circuit ’間稱PLL) ’尤指一種具自我校正迴路穩定性盘頻 ·_ 寬之全數位鎖相迴路（all digital PLL)且無關於製程 … （Process )、供應電壓（supplied voltage )、溫度（temperature) . 的鎖相系統。 ' 【先前技術】 ‘ 明參照弟一圖’其所緣示為習知類比式鎖相迴路。該 • 鎖相迴路10〇包括相位頻率偵測器（phase frequency detector ) 1〇、電荷幫浦（charge pump ) 2〇、迴路濾波器〇〇叩 fUter) 30、電壓控制振盪器（voltage ⑽tr〇Ued osc迦〇r) 4〇與除頻器（frequency divider) 50。其中，具有一參考頻 • 率(Fref)的參考信號(SJ1例如由-參考振盈器（ref⑽ce • Scillator。未示出）所產生，並且，參考信號（sref) Η與 —除頻信號（frequency divided Signd，sfd) 52 同時輸入相 位頻率偵測器1〇。該相位頻率偵測器1〇可偵測該參考信 號（Sref)與該除頻信號（Sfd)之間的相位與頻率的差異， 之後，輸出一相位差信號（phase difference Signal) i 2至該 電何幫浦20。接著，電荷幫浦2〇根據該相位差信號的大 小f生相關於該相位差信號的-輸出電流22至該迴路滤 、3〇趣路濾波器％是由一電阻（r)與電容（匸）所 4 1364169 組成的低通渡波器（lowpassmte 沖 迴路慮波器3。理論上可平均該輪出電)：二 。該電壓控:振^ =°(F該輪出壓控振烫信號（1)42具有-壓控 頻器50可接收輸出屬控振盪信號(s j
VOC 入至今相位正财/倍後產生該除頻信號（Sfd) 52用以輸 目位解_10，故此鎖相迴路⑽可獲糾 皆是==12、輸出電流22、·控制信號％ 即稱為類it 由上述元件所組成的鎖相迴路議 即％為類比式鎖相迴路。 再者明參知第一圖其所緣示為類比弋梢& 域模型（s-d〇mam model^中，相位員4§匕目迴路的S 荇簦洁％ μ 八甲相位頻率偵測器結合電 的函數為Icp/27r;迴路遽波器3 電壓控制振盪写40的7查, 幻山數為Z(s)， :，40的函數為^。/5;除頻器5〇的 〆、中，ICP為電荷幫浦25的輸出電流，κ ; 控=盪㈣的-_調整常數（tunmgsen=v= 由^知類比式鎖相迴路隨著製程的不同都必須 並且電壓控制缝器4〇對於雜訊^^料 感。為了要解決類比式鎖相迴路的缺點，_ ㈤喻alPLL)已經被開發出來。讀位鎖相迴路 比式鎖相迴路，全數位鎖相迴路中各元件之 。賴遞皆是數位數值（dlgltaWalue)，因此 鎖相迴路中的相位或校正傳輸路徑並不會受到雜訊= 5 擾’並且，可隨著製程微縮而直接跟隨演進。 請參照第三圖A’其所繪示為習知全數位鎖相迴路。 該鎖相迴路200包括相位頻率偵測與時間轉數位電路 (phase frequency detecting and time to digital circuit) 125 ' 數位控制器（digital controller) 130、戴爾塔-辛格瑪調變 器（delta-sigma modulator，以下簡稱△_£ 調變器）i35、 數位控制振盪器（digital controlled oscillator) 140 與除頻 器（frequency divider) 150。其中，具有一參考頻率（Fref) 的參考t號（sref) in例如由一參考振蘯器（未示出）所 產生，並且’參考信號（sref) 111與一除頻信號（Sfd) 152 同時輸入相位頻率偵測與時間轉數位電路125。該相位頻 率偵測與時間轉數位電路125可偵測該參考信號（Sref)與 該除頻信號（Sfd)之間的相位與頻率的差異，並產生一相 位差數值（phase difference value) 122。接著，數位控制 器130接收並處理該相位差數值122後產生一控制數值 (control value) 132。而 Δ-Σ 調變器 135 調變（modulate) 接收的控制數值132並調變（modulate)成為一調變的控 制數值（modulated control.value). 134。而數位控制振盪器 140根據調變的控制數值134進而產生一輸出振盪信號 (SDC0) 142 ’且該輸出振盪信號（Sdc〇) 142具有一數位 控制頻率（FDC0)。而除頻器150可接收輸出振盪信號 (SDC0) 142並除以整數的N倍後產生該除頻信號（Sfd) 152用以輸入至相位頻率偵測與時間轉數位電路125，故此 鎖相迴路200可獲得FDC〇 = N*Fref。其中，全數位鎖相迴 路^00中的數位控制器13〇可模擬成為一數位迴路濾波器 (digital loop filter)，且Δ-Σ調變器135的用途是在增加壓 控頻率Fw。變化時的解析度（resolution)。 由於相位差數值12 2、控制數值Γ 3 2、調變的控制數值 134皆是數位數值，因此，由上述元件所組成的鎖相迴路 200即稱為全數位鎖相迴路。 明參照弟二圖B，其所緣示為習知相位頻率债測與時 間轉數位電路示意圖。此相位頻率偵測與時間轉數位電路 包括ϋ個反相gf ( inverter) 201〜20n、n個D型正反哭（d flip-flop ) 211〜21η、與一虛擬熱感應碼邊緣偵測器 (psexido-therometer-code edge detector) 230。其中，“固 反相态201〜20η串接成一延遲鍊（deiay chain)，而第一 個反相器201輸入端接收除頻信號（Sfd)，並且每個反相 器的傳遞延遲（propagation delay)為△!!>(：;每個D型正 反器信號輸入端（D) 211〜21η，個別連接至反相器（2〇1 〜20η)的輪出端invl〜mvn’每個D型正反器的時脈輸入 端連接至參考信號（Sfef)，而奇數的D型正反糾反相輸
出端⑻連接至虛擬熱感應碼邊緣價測器23〇，偶數的D 型正反器的正相輸出端⑷連接至虛擬熱感應碼邊緣偵 測器⑽。因此正反器211〜21n可輸出η個位 元的信號Q[l]〜Q[n]。 由第三圖B可知，反相器2〇1〜2〇n構成的延遲鍊 .(dew -η)產生除頻信號（¾)的延遲訊號群invl〜 mvn。而與參考信號（s』的時間差被 除頻信號⑹與參考信號（Sref)之間相位的^付知 舉例來說，請參照第三圖仁，其所繪示為相位頻率偵 1364169 測與時間轉數位電路的信號示意圖◦以八個反相器2〇1〜 208為例’每個反相器的傳遞延遲時間為At，因此可得知 除頻L號（Sfd)的八個延遲訊號群invi〜invg。再者，於 假設參考信號（sref)上升緣取樣延遲訊號群invl〜inv8即 可獲得Q[l:8]為“OOlllioo”。因此，可確定除頻信號（^) 與參考化號（Sref)的時間差為六個反相器2〇1〜2〇6的傳 遞延遲時間。因此，根據取樣位置而虛擬熱感應碼邊緣偵 測器230可接收8個位元的信號後轉換成為相 位差數值122，在此例子所解出的相位差數值122為6。 請參照第三圖D，其所繪示為數位控制器示意圖。數 位控制器包括一比例（prop〇rti〇nal)控制單元24〇、一積 分（integrating)控制單元242、一第一加法器244、一第 二加法器246、與一延遲單元（z-〇 248。其中，比例控制 單元240可接收相位差數值122並乘上KP數值後輸出一 比例數值241 ;積分控制單元242可接收相位差數值122 並乘上κι數值後輸出一積分數值243;延遲單元（z,) 248 可接收控制數值132並輸出一延遲數值249 ;第一加法琴 244將延遲數值249加上積分數值243後成為一第一數值 245 ’以及，第二加法器246將第一數值245加上比例數值 241後成為控制數值132。因此，數位控制器即可模擬成數 位迴路濾波器。 再者，Δ-Σ調變器135的用途是在增加壓控頻率Fv。。 變化時的解析度。由於控制數值132代表一個整數，因此 控制數值132在變化時皆是整數的變化。舉例來說，由整 數的5(0101)增加至整數的6(0110);或者由整數的5(〇ι〇ι) 8 下降至整數的4(0100)。而Δ-Σ調變器135可將整數的控制 數值132變化調變為分數的變化。也就是說，整數的5增 加至5.1 ’5.2...;或者由整數的5下降至4.9,4.8.·.，因此， 調變的控制數值134可增加壓控頻率Fvc。變化時的解析 度。而Δ-Σ調變器135已經廣泛地應用於鎖相迴路，此處 不再贅述。 請參照第三圖E’其所繪示為第一種數位控制振盪器 示意圖。數位控制振盪器包括偏壓電流源組（bias current source，IBIAS ) 252、-數位類比轉換陣列（digital to analog converting matrix ) 254、一電流轉電壓單元（ϊ·ν converter) 256、與一電壓控制振盪器258。其中，偏壓電流源組2兄 可提供複數個電流相異的電流源至數位類比轉換陣列 254。而數位類比轉換陣列254接收調變的控制數值134 後’區分為行（column)數值與列（row)數值並可控制偏 壓電流源組252中的多個電流源的開啟與關閉。而將開啟 的電流加總後即成為類比電流信號255並輸入至電流轉電 壓單元256。電流轉電壓單元256可進一步將類比電流信 號255轉換為類比電壓信號257後輸入電壓控制振盪器 258後產生一輸出振盪信號（Sdc〇) 142。 請參照第三圖F，其所繪示為第二種數位控制振盪器 不意圖。數位控制振盪器包括偏壓電流源組252、一數位 類比轉換陣列254、-電流控制振^ (eujTent eQntrol osC1llat〇r) 259。其中，偏壓電流源組252可提供複數個電 流相異的電流源至數位類轉換陣列254。而數位類比轉 換陣列254接收調變的控制數值後，區分為行數值與列數 1364169 值並可控制偏壓電流源組中的多個電流源的開啟與關閉。 而將開啟的電流加總後即成為類比電流信號255並輸入至 電流控制振盪器259。電流控制振盪器259可進一步將類 比電流信號轉換為輸出振盪信號（SDC0) 142。 再者’請參照第四圖其所綠示為習知全數位鎖相迴路 的s域模型（s-domain model)。其中，相位頻率偵測與時 間轉數位電路125的函數為Tref/27i乘上1MTDC ;迴路遽波 器130的函數為H(s);電壓控制振盪器14〇的函數為 KDCO/s ;除頻器150的函數為1/N。其中，Tref為參考信號 的週期（1/Fref)，〜沉為反相器的傳遞延遲，為數位 控制振盪器140的一靈敏度調整常數。 值（constant)。其中，迴路動態=c〇n/〇w，① 〇)ref為迴路操作速度也就是。 無論是類比式鎖相迴路或者全數位鎖相迴路，在此領 域的研究人員皆需要盡量將鎖相迴路的一迴路動熊（1〇叩 dynamics)以及阻尼因數（dampingfact〇r，〇維在固定 ωη為迴路頻寬，
ich a m'#的輸出電流， 敏度調整f數，N為除頻器的 的電容值，R县;. 是迴路濾波器中
。其中，ICH為電荷幫浦 Kvco為電壓控制振盪器的靈敏度調整常數， 除頻數，C為迴路濾波器中的電容值，R 的電阻值。
。而阻 10 1364169 尼因數 其中’ Atdc為反相器 的傳遞延遲，kdco為電廢控制振盈器的靈敏度調整常數， N為除頻益的除頻數，κρ數值為比例控制單元mo所提 供，Κ[數值為積分控制單元242所提供、Fref為參考頻率。 然而，為了要提供可調整且大範圍的數位控制頻率 (FDC0 )，習知全數位鎖相迴路的迴路動態以及阻尼因數將 無法控制在-固定值。再者，由於製程、供應電壓、溫度 的改變，習知全數位相位頻率偵測與時間轉數位電路125 令的反相g會產生大約4倍的誤差，並且數位控制振 盪™ 140也會產生大約3倍的Kdc〇變化。再者，比例控制 單元240提供的Kp數值以及積分控制單元242提供的& 數值必須由-潤飾暫存器（trimmingregister)來控制，由 於KP數值以及&數值變化會超過2階（即1〇〇倍）以上。 口此满舞暫存益的設計會佔據全數位鎖相迴路很大的布 局面積（layout area )。 請參照第五圖八與3，其所緣示於固定的參考信號下 全數位鎖相迴路中Kp數值以及&數值變化圖。㈣五°圖 Α可知，當數位控制頻率（Fdco)由6MHz變化至4〇〇ΜΗζ 時且為了保持迴路參數為ζ=1且ωη/ω^1/5〇，Κρ數值會 if2變化至2·5。同理，當數位控制頻率（&。）由6ΜΗ曰z 2至彻MHZ日夺，Ki數值會從2-16變化至2-9。而潤飾暫 :益必須儲存數位控制頻率（FDC0)變化時相對應的Κρ =與&數值。而上述的範例僅是參考信號的頻率為固定 的情況’當參考信號的頻率也會變化時’則須要更多的潤 11 1364169 飾暫存盗來儲存κρ數值以及Κι數值 【發明内容】 本發明的目的係提出一種全數位鎖相 不隨製程、供應電壓、溫度的改變而ir 、輕易地將迴路動如纽尼隨轉在固定值。 且错rt’本發明提出—種全數位鎖相迴路其中除了主要 路迴路外”括—個具環路穩定辅助的附迴 。參考錢頻率指示器，紐-參考传 =輸出-頻率指示數值，其中，該參考信號具有一” 率侧11 ’比較該參考信號與—除雜號， 脈波與複數個輸出信號，並產生一相位差數:收一：： 制器，接收該她錄值與麵率指錢值，並產生一^ 爾塔·辛袼瑪調變器，調變該㈣數值成為二 數：：於值，-數位控制振盪器，接收該調變的控制 2#亚輸出一輸出振爱信號，其t，該輸出振盤信號具 L:控制頻率;一除頻器，接枚該輸出振盡信號並將 錄位控麵率除以-除數後產生該除·號；以及，— 夕相產生益’接收邊輸出振蓋信號並產生該些輸出信號， 其中’該些輸出信號之間具有—固定相位差。 再者，本發明更提出一種全數位鎖相迴路，包括：— 相位頻率制咨’比較—參考信號與一除頻信號，並輸出 一相位差脈波；一時間轉數位電路，接收該相位差脈波與. 12 1364169 複數個輸出信號，並產生一相位差數值；一數位控制器， 接收該相位差數值，並產生—控制數值；—戴爾塔-辛: 調變器’調變該控制數值成為一調變的控制數值位 控制振盡器，接收該調變的控制數值，並輪出一輸出振逢 W虎’其t，該輸出振號具有—數位控制頻率；一除 頻盗，接收該輸出振盪信號並將該數位控制頻率除以一= 數後產生該除頻信號；以及，一多相產生器，接收該輸 ^信號並產生該些輸出信號，其中，該些輸出 具有一固定相位差。 u 再者’本發明更提出—種全數位鎖相迴路，包括：— 率指示器’接收-參考信號並輪出—頻率指示 、 其中，該參考信號具有一參考頻率；一相办相东# 測與時間轉數位電路較 ' 輪出-相位差數與一除頻信號，並 該頻率Π ，健· ’接㈣純錄值與 私讀值，並產生—控槪值；—朗塔_辛格刺 制；：周變該控制數值成為一調變的控制數值；-數仲 :振f:::調變的控制數值，並輸出-輸出= 紐信號具有—數位控制頻率；以及， —除數===細並輪位控侧率除以 術内員能更進一步瞭解本發明特徵及技 所附圖式僅關本發明之詳細說明與附圖，然而 Ώ式僅域參考與制，並_來對本發明加以限制。 【實施方式】 13 1364169 請參照第六圖，其所繪示為本發明全數位鎖相迴路。 該鎖相迴路300包括相位頻率偵測器（phase frequency detector) 310、時間轉數位電路（time t〇 digital drcuit，簡 稱TDC) 320、數位控制器330、調變器mo、數位控 制振盪器350、除頻器360、參考信號頻率指示器（reference frequency indicator )370、以及一多相產生器（multiple 沖挪 generator) 380。 根據本發明的實施例，多相產生器38〇接收數位控制 振盪器350所產生的輸出振盪信號（s〇c〇) 352並產生瓜 個輸出信號382。其中，m個輸出信號382皆具有相同的 數位控制頻率（fdco)，且每個輸出信號382之間具有一固 定相位差。再者，參考信號頻率指示器37〇可接收參考信 號（Sref) 311，並且根據參考頻率（Fref)的變化產生一頻 率指示數值（frequency indicating value) 372至數位控制器 330用以控制數位控制器中的Kp數值以及&數值。而本 發明全數位鎖相迴路的300的說明如下： 具有一參考頻率（Fref)的參考信號（Sref) 311例如由 參考振盈(未不出）所產生，並且，參考信號（§ 311與一除頻信號（sfd) 362同時輸入相位頻率偵測器31〇 後產生一相位差脈波（phase difference pulse ) 312。而時間 轉數位電路320可接收該相位差脈波312與m個輸出信號 382後產生一相位差數值322。接著，數位控制器33〇接收 該相位差數值322與頻率指示數值372後產生一控制數值 332。而Δ-Σ調變器34〇調變控制數值332成為—調變的控 14 1364169 制數值342。而數位控制振盪_ 35〇根據調變的控制數值 3=進而產生-輸出縫信號⑻⑺）352，且該輸出振盈 信號（SDC0) 352具有數位控制頻率（Fd⑶）。而除頻器 刻可接收輸出振盈信號（Sdc〇) 352並除以整數的N倍 後產生該除頻信號（Sfd) 362用以輸入至相位頻率偵測器 310 ’故此鎖相迴路可獲得。其中，全數位鎖 相，路300中的數位控制$ 33〇可模擬成為一數位迴路濾
波器（digital loop filter) ’且Δ_Σ調變器34〇的用途是在增 加廢控頻帛Fvc。變化時的解析度（res〇lmi〇n)。其中，本發 明全數位鎖相迴路中_位差數值您、控制數^ 332、調變的控制數值342、頻率指示數值π皆是數位 值。
π >,、、、第七圖A，其所緣示為本發明相位頻率彳貞測器 ^意圖。相位頻率偵測器31〇接收參考信號（s^與“ 信號（sfd)後產生相位差脈波。由第七圖A可知，當除頻 信號（Sfd)的上升緣發生時，相位差脈波由低準位轉換至 高準位；當參考信號（Sref)的上升緣發生時，相位差脈波 由高準位轉換至低準位。 請參照第七圖B，其所繪示為本發明多相產生器示意 圖。多相產生器是由一延遲鎖迴路（delayl〇ckedl〇〇p，二 下簡稱DLL)來實現。此DLL包括—相位制器（沖咖 detector) 410、與m個反相器401〜4〇m。其中，瓜個反相 器·〜40m串接’第-個反相$術接收輸出振盈信號 (SDCO) 352。而相位偵測器410接收輸出振盪信號（Sd 352與求後一個反相器4〇m輸出的第m個相位信號（①瓜） 15 1^04169 後^生一控制電壓（Vctd)至m個反相器4〇1〜4〇m的控 制端（CO咖1 terminal)用以控制m個反相器4〇1〜4〇m的 k遲時間。因此，DLL 400即可以產生m個相位信號Φ! 〜Φη，且m相位信號之間Φι〜φιη具有一固定相位差， 而每個反相器之間的延遲時間△以及該蚊相位差.也 ，會隨著製程、供應電壓、溫度改變。而上述瓜個相位信 號即為夕相產生裔380所產生的m個輸出信號。 明參照第七圖C，其所綠示為本發明多相產生器結合 時，轉數位電路示意圖，間轉數位電路包括m抑型正 ，器451〜45m、與一虛擬熱感應碼邊緣偵測器46Q。其中， 母個D狂反器451〜45m錢輸人端⑼接收相對應 反相器401〜40m輸出的相位信號〇1〜〇111，每個D型正 反器的時脈輸入端接收相位差脈波312，而奇數奇數的D 型正反器的反相輪ill端㈤連接至虛擬熱錢碼邊緣偵 測器460 ’偶數的D $正反器的正相輸出端⑷連接至 虛擬熱感應碼邊緣偵測器460。因此，m個d型正反器4〇j 〜40m可輸出m健元的賴〜Q[m]。因此，虛擬熱 感應碼邊緣偵測器460即可將m個位元的信號Q[1]〜Q[m] 轉換成為相位差數值322。 凊參照第七圖D’其所緣示為本發明參考信號頻率指 示器結合數位控制器示意圖。參考信號頻率指示器37〇包 括X個反相器（inverter) 601〜60\、尺個D型正反器611 〜61x、與一虛擬熱感應碼邊緣偵測器630。其中，x個反 相益601〜60x串接成一延遲鍊（delay chain)，而第一個 反相态601輸入端接收參考信號（Sref);每個D型正反养 16 61xL號輸入端（D)’連接至相對應反相器6〇1〜6〇χ 的輸出端invl〜invx二每個D型正反器的時版輸入端連接 =相，參考彳讀（〜），而奇數的^型正.反器的反相輸 出端（S)連接至虛擬熱感應碼邊緣偵測器63〇，偶數的d 型，反器的正相輸出端⑷連接至虛擬熱感應碼邊賴 測盗63〇。因此，根據Q⑴〜Q[x]的數值即可以得知參考 頻率（Fref)的變化。而虛擬熱感應碼邊緣债測$ ,接收 Μ固位元的信號q⑴〜Q[X]後即可轉換成為頻率指示數值 372。 再者，數位控制器包括一比例控制單元54〇、一積八 ㈣單元542、-第—加法器544、—第二加法器⑽、盘 —延遲單元（Z—1) 548。其中，比例控制單元540可接收 相位差數值322並乘上一 Kp數值後輸出一比例數值 積分控制單元M2可接收相位差數值奶並乘上一 &數值 後輸出-積分數值543 ;延遲單元（ρ) Μ8可接收控制 數值322並輸出一延遲數值549;第一加法器544將延遲 數值549加上積分數值543後成為一第—數值545;以及， 第二加法器546將第-數值545加上比例數值541後成 控制數值322。因此，數位控制器即可模擬成數位迴路濾 波器。再者，比例控制單元别_的心數值與積分控制= 几542中的&數值是受控於參考信號頻率指示器57〇輪 的頻率指示數值372。也就是說，Κρ數值與域值是隨 f考頻率的變化而變化，因此，可大幅減少習知潤飾暫存 裔的數目並且使得佈局面積降低。 .請參照第七圖Ε，其轉示為數健龍盪器示意 1364169 ®數位控制振盪器包括：一類比式鎖相迴路7〇〇、與一 程式除頻器（Pr〇grammaWe frequency divider) 610。其 :’類比式鎖相迴路相同於第—圖類比式鎖相迴路的 -、，，因此不再贅述。而類比式鎖相迴路7〇〇可輪出具有 =控頻率（Fve。）的—輸祕控振1信號而^程 ⑽可接收調變的控制數值，並根據調變的控制 數值來改I：可程式除__數，使縣
=程式除頻器的除數後產生具有一數位控制_;二 /出振盈信號（SDC。）352。此新型數位控制振i =
應的靈敏度機常數為= ^ I 、 L L2 昇中Μ為類比 式鎖相迴路齡紐，而' 數。由於Μ與L皆Α…布式除頻窃的除頻 /、 ”、、°又。十的數字所以不隨製程、供庠雷懕 >皿度的改變而改變，即是Kdc〇為一設計定值。應電[、 π當然’本發_全數位鎖相迴路並未 盪器。也就是說，除了第七圖 控制振 也可以使用第三圖D與第^器之外， 現本發明的全數位鎖相迴路中的數位控制振盪器來實 迴路動態= C〇n/〇)ref=
△rac人r正比於N ’因此，ωη/ω ref 再者，於全數位鎖相迴路中， 很明顯地，甴第七圖C可知，1 1364169 正比於 愿。 再者’於全數位鎖相迴路中，將Kp數值設定為正比於 Κϊ數值’且由第七圖C可知正比於Ν。因此，阻尼 因數也正比於畏。 由第七圖D可知，KP數值與Kl數值受控於頻率指示 數值372,因此，參考頻率（Fref)可正比於&數值。最終，
可獲彳于迴路動態=〇3n/(Dref為一個定值；且阻尼因數$也是 一個定值。 請參照第八圖A與B，其所繪示本發明全數位鎖相迴 路於固定的參考錢下Kp餘、Κι數值與如振盛頻率 的變化圖。由第八圖A可知，當數位控制頻率（Fd由 6MHz變化至400MHz時’ Kp數值與&數值皆可維在一 固定值，也就是說，本發明全數位鎖相迴路3〇〇中數奸
制器330内的KP數值以及&數值無關於數位控制頻^ (Fdco )的變化。 八丨、·a不狖枣發明全數位鎖相 迴路於變更參考信號下Kp數值以及&數值物 第九圖A可知，當參考頻率（W職z變化至10MHz 時，KP數值與&數值會隨著參考解的增加而增加。 #參'、、、第十® A與B，其麟示於本 迴路的阻尼路動態與輸出《頻率變化的關Γ。 很明顯地，阻=數_路動㈣為定值，也就 尼因與迴路㈣數不會隨著輸出振盪解變化而改變。 19 1364169 再者，相較於習知全數位鎮相迴路本發明的全數位 鎖相，路新增加—參考錢鮮指示H 37G、以及-多相 產生裔380。當然，在此領域的技術人員也可以僅利用來 考信號頻率指示H以及多械生器射之…並運用於習 知全，位鎖相迴路—樣可以增進全數位鎖相迴路的效率。 、”.’r、上所述’雖然本發明已以較佳實施例揭露如上，然 其並非用以限定本發明，任何熟習此技藝者，在不脫離本 發明之精神和範_，當可作各種更動與潤飾，因此本發 明之保錢圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 #本案得藉由下列圖式及說明，俾得一更深入之了解： 第一圖所繪示為習知類比式鎖相迴路。 第=圖所繪示為類比式鎖相迴路的3域模型。 第二圖A所繪示為習知全數位鎖相迴路。 =三圖3輯示為習知相位醉_與時間轉數位 意圖。 不
亡照第，(:所繪示為相位頻率偵測與時間轉數位電路 k 5虎不意圖。 W 第二圖D所繪示為數位控制器示意圖。 ^ :圖£崎福第—種數位控制振盪ϋ示意圖。 ^射轉示為帛二鎌位控制振前示。 第四圖所纷示為習知全數位鎖相迴路的㈣模型。 第五圖所繚示於固.參考信號下全數位鎖相· 20 T Ινρ ^ 孰值以及數值變化圖。 =六圖所綠示為本發明全數位鎖相迴路。 意】圖Α姆示為本發_位_貞測器與相位差脈波示 J二所繪示為本發明多相產生器示意圖。 示意^。所緣不為本發明多相產生器結合時間轉數位電路 制器ί ^緣不為本發明參考信號頻率指示器結合數位控 Ε所繪示為數位控制振盪器示意圖。 考信號ί 本發明全触軸迴路於固定的參 第九 P ' 1數值與輸出振盪頻率的變化圖。 信號；lT 辦本發明全触鎖她路於變更參考 ^ ?數值以及KI數值的變化圖。 B崎播本购全綠鎖相雜尼因 態與輸出振軸率變化的關係。 【主要元件符號說明】 本案圖式t所包含之各元件列示如下： 10相位頻率偵測器 U相位差信號 1參考信號 22輸出電流.. G電荷幫浦 25相位頻率備測器結合電荷幫浦 30迴路濾波器 丨 32電壓控制信號 21 1364169 40電壓控制振盪器 50除頻器 100鎖相迴路 122相位差數值 42輸出壓控振盪信藏 52除頻信號 111參考信號 125相位鮮_與時㈣數位電路
230虛擬熱感應碼邊緣偵測器 240比例控制單元 242積分控制單元 244第一加法器 246第二加法器
130數位控制器 134調變的控制數值 140數位控制振盪器 150除頻器 200鎖相迴路 211〜21nD型正反器 249延遲數值 254數位類比轉換陣列 256電流轉電壓單元 258電壓控制振盪器 300鎖相迴路 311參考信號 320時間轉數位電路 330數位控制器 340Δ-Σ調變器 132控制數值 135Δ-Σ調變器 142輸出振盪信號 152除頻信號 201〜20η反相器 241比例數值 243積分數值 245第一數值 248延遲單元 252偏壓電流源組 255類比電流信號 257類比電壓信號 259電流控制振盪器 310相位頻率偵測器 312相位差脈波 322相位差數值 332控制數值 342調變的控制數值 22 1364169
350數位控制振盪器 360除頻器 370參考信號頻率指示器 380多相產生器 410相位偵測器 451〜45mD型正反器 460虛擬熱感應碼邊緣偵測器 540比例控制單元 542積分控制單元 544第一加法器 546第二加法器 549延遲數值 601〜40x反相器 630虛擬熱感應碼邊緣偵測器 352輸出振盪信號 362除頻信號 372頻率指示數值 382輸出信號 401〜40m反相器 541比例數值 543積分數值 545第一數值 548延遲單元 610可程式除頻器 611〜61xD型正反器 700類比式鎖相迴路
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Claims (1)

  1. ⑽ 4169 七 、申請專利範圍： 種全數位鎖相迴路，包括： 1.一 率扑干率指示器，接收一參考信號並輸出-頻 手才曰不數值，其中，該參考信號具有—參考頻率； 並❹相Γ頻㈣測器’比較該參考信號與—除頻信號， 亚輸出一相位差脈波； 仲一時^專數位電路，接收該相位差脈波與複數個輸出 l現，亚產生一相位差數值； 3位㈣器，接收該相位差數值與該料指示數 值，亚產生一控制數值； 的控:=塔-辛格瑪調變器，調變該控制數值成為-調變 -數位控制振n接收該調變的控制數值，並 =出㈣信號’其中’該輸出振I信號具有—數位控制 —除頻H ’接㈣輸出振盤信號並將該數位控制頻 除以一除數後產生該除頻信號；以及 n H目羞生器’接收該輸出振堡信號並產生該些輸出 么號，其中，該些輸出信號之間具有—岐相位差。 所述之全數位鎖相迴路’其崎考 考信ί虎個反相器串接，且第一個反相器的輸入端接收該參 们D3L正反器’該些D型正反器的轉入端個別連接 24 1364169 至相對應該些反相器的輸出端，該些D型正反器的時脈輸 入端接收反向的該參考信號；以及 一虛擬熱感應碼邊緣偵測器，連接至該些D型·正反器 中奇數目D型正反器的反相輸出端以及該些D型正反器中 偶數目D型正反器的正相輸出端，並產生該頻率指示數值。 ' 3.如申請專利範圍1所述之全數位鎖相迴路，其中該多松 • 產生器包括： m個反相器_接，且該m個反相器輸出端可產生m個 • 相位信號，且該m個相位信號即為該些輸出信號，其中第 一個反相器的輸入端接收該輸出振盪信號.，最後一個反袓 器輸出端輸出一第m個相位信號；以及 一相位偵測器，比較該輸出振盪信號與該第m個相位 信號後產生一控制電壓至該m個反相器的控制端。 4. 如申請專利範圍1所述之全數位鎖相迴路，其中該時間 轉數位電路包括： m個D型正反器，該些D型正反器的輸入端個別連接 ® 至相對應的該些輸出信號，該些D型正反器的時脈輸入端 接收該相位差脈波；以及 一虛擬熱感應碼邊緣偵測器，連接至該些D型正反器 中奇數目D型正反器的反相輸出端以及該些D型正反器中 偶數目D型正反器的正相輸出端，並產生該相位差數值。 5. 如申請專利範圍1所述之全數位鎖相迴路，其中該數位 控制器包括： 一比例控制單元，接收該相位差數值並乘上一 KP數值 ..後輸出一比例數值，其中，該ΚΡ數值受控於該頻率指示數 25 1364169 值； 一積分控制單元，接收該相位差數值並乘上一 Κϊ數值 後輸出一積分數值，其中，該κ!數值受控於該頻率指示數 值； 一延遲單元，接收該控制數值並輸出一延遲數值； • 一第一加法器.，將該延遲數值加上該積分數值成為一 - 第一數值；以及 一第二加法器，將該第一數值加上該比例數值後成為 • 該控制數值。 6. 如申請專利範圍1所述之全數位鎖相迴路，其中該數位 控制振盪器包括： 一偏壓電流源組，可提供複數個電流相異的電流源； 一數位類比轉換陣列，接收該調變的控制數值並區分 為一行數值與一列數值用以開啟該偏壓電流源組中部份該 些電流源’且可加總成為一類比電流信號， 一電流轉電壓單元，接收該類比電流信號並轉換為一 • 類比電壓信號；以及 _ 一電壓控制振盪器，接收該類比電壓信號並轉換為該 輸出振盈信號。 7. 如申請專利範圍1所述之全數位鎖相迴路，其中該數位 控制振盪器包括： 一偏壓電流源組，可提供複數個電流相異的電流源； 一數位類比轉換陣列，接收該調變的控制數值並區分 為一行數值與一列數值用以開啟該偏壓電流源組中部份該 些電流源，且可加總成為一類比電流信號；以及 26 1364169 一電流控制振盪器，接收該類比電流信號並轉換為該 輸出振盪·信號。 8. 如申請專利範圍1所述之全數位鎖相迴路，其中該數位 控制振盪器包括： 一類比式鎖相迴路，可產生具一壓控頻率的一輸出壓 控振盪信號；以及 “ 一可程式除頻器，接收該調變的控制數值並產生一除 數使得該輸出壓控振盪信號的該壓控頻率被除以該除數後 _ 產生該輸出振盡信號。 9. 一種全數位鎖相迴路，包括： 一相位頻率偵測器，比較一參考信號與一除頻信號， 並輸出一相位差脈波； 一時間轉數位電路，接收該相位差脈波與複數個輸出 信號，並產生一相位差數值； 一數位控制器，接收該相位差數值，並產生一控制數 值； Φ 一戴爾塔-辛格瑪調變器，調變該控制數值成為一調變 , 的控制數值； 一數位控制振盪器，接收該調變的控制數值，並輸出 一輸出振盪信號，其中，該輸出振盪信號具有一數位控制 頻率； 一除頻器，接收該輸出振盪信號並將該數位控制頻率 除以一除數後產生該除頻信號；以及 一多相產生器，接收該輸出振盪信號並產生該些輸出 信號，其中，該些輸出信號之間具有一固定相位差。 27 1364169 一第二加法器，將該第一數值加上該比例數值後成為 該控制數值。 13. 如申請專利範圍9所述之全數位鑕相迴路，其中該數位 控制振盪器包括： 一偏壓電流源組，可提供複數個電流相異的電流源； 一數位類比轉換陣列，接收該調變的控制數值並區分 為一行數值與一列數值用以開啟該偏壓電流源組中部份該 些電流源，且可加總成為一類比電流信號； 一電流轉電壓單元，接收該類比電流信號並轉換為一 類比電壓信號；以及 一電壓控振盪器，接收該類比電壓信號並轉換為該輸 出振盪信號。 14. 如申請專利範圍9所述之全數位鎖相迴路，其中該數位 控制振盪器包括： 一偏壓電流源組，可提供複數個電流相異的電流源； 一數位類比轉換陣列，接收該調變的控制數值並區分 為一行數值與一列數值用以開啟該偏壓電流源組中部份該 些電流源，且可加總成為一類比電流信號；以及 一電流控制振盪器，接收該類比電流信號並轉換為該 輸出振盪信號。 15. 如申請專利範圍9所述之全數位鎖相迴路，其中該數位 控制振盪器包括： 一類比式鎖相迴路，可產生具一壓控頻率的一輸出壓 控振盪信號；.以及 一可程式除頻器，接收該.調變的控制數值並產生一除 29 1364169. 數使得該輸出壓控振盪信號的該壓控頻率被除以該除數後 產生該輸出振盪信號。 16.—種全數位鎖相迴路，包括： 一參考信號頻率指示器，接收一參考信號並輸出一頻 率指示數值，其中，該參考信號具有一參考頻率； • 一相位頻率偵測與時間轉數位電路，比較該參考信號 - 與一除頻信號，並輸出一相位差數值； 一數位控制器，接收該相位差數值與該頻率指示數 • 值，並產生一控制數值； 一戴爾塔-辛格瑪調變器，調變該控制數值成為一調變 的控制數值；' 一數位控制振盪器，接收該調變的控制數值.，並輸出 一輸出振盪信號，其中，該輸出振盪信號具有一數位控制 頻率；以及 一除頻器，接收該輸出振盪信號並將該數位控制頻率 除以一除數後產生該除頻信號。 P 17.如申請專利範圍16所述之全數位鎖相迴路，其中該參 _ 考信號頻率指示器包括： X個反相器串接，且第一個反相器的輸入端接收該參 考信號； X個D型正反器，該些D型正反器的輸入端個別連接 至相對應該些反相器的輸出端，該些D型正反器的時脈輸 入端接收反向的該參考信號；以及 一虛擬熱感應碼邊緣偵測器，連接至該些D型正反器 中奇數目D型正反器的反相輸出端以及該些D型正反器..中 30 1364169. 偶數目D型正反器的正相輸出端，並產生該頻率指示數值。 18. 如申請專利範圍16所述之全數位鎖相迴路，其中該相 位頻率偵測與時間轉數位電路包括： η個反相器串接，且第一個反相器的輸入端接收該除 頻信號； η個D型正反器，該些D型正反器的輸入端個別連接 至相對應該些反相器的輸出端，該些D型正反器的時脈輸 入端接收反向的該參考信號；以及 一虛擬熱感應碼邊緣偵測器，連接至該些D型正反器 中奇數目D型正反器的反相輸出端以及該些D型正反器中 偶數目D型正反器的正相輸出端，並產生該相位差數值。 19. 如申請專利範圍16所述之全數位鎖相迴路，其中該數 位控制器包括： 一比例控制單元，接收相位差數值並乘上一 ΚΡ數值後 輸出一比例數值，其中，該ΚΡ數值受控於該頻率指示數值； 一積分控制單元，接收相位差數值並乘上一 Κ!數值後 輸出一積分數值，其中，該&數值受控於該頻率指示數值； 一延遲單元，接收該控制數值並輸出一延遲數值； 一第一加法器，將該延遲數值加上該積分數值成為一 第一數值；以及 一第二加法器，將該第一數值加上該比例數值後成為 該控制數值。 20. 如申請專利範圍16所述之全數位鎖相迴路，其中該數 位控制振盪器包括： 一偏壓電流源組，可提供複數個電流相異-的電流源； 31 1364169. 一數位類比轉換陣列，接收該調變的控制數值並區分 為一行數值與一列數值用以開啟該偏壓電流源組中部份該 些電流源，且可加總成為一類比電流信號； 一電流轉電壓單元，接收該類比電流信號並轉換為一 類比電壓信號；以及 ' 一電壓控振盪器，接收該類比電壓信號並轉換為該輸 - 出振盪信號。 21. 如申請專利範圍16所述之全數位鎖相迴路，其中該數 • 位控制振盪器包括： 一偏壓電流源組，可提供複數個電流相異的電流源； 一數位類比轉換陣列，接收該調變的控制數值並區分 為一行數值與一列數值用以開啟該偏壓電流源組中部份該 些電流源，且可加總成為一類比電流信號；以及 一電流控制振盪器，接收該類比電流信號並轉換為該 輸出振盪信號。 22. 如申請專利範圍16所述之全數位鎖相迴路，其中該數 i 位控制振盪器包括： _ 一類比式鎖相迴路，可產生具一壓控頻率的一輸出壓 控振盪信號；以及 一可程式徐頻器，接收該調變的控制數值並產生一除 數使得該輸出壓控振盪信號的該壓控頻率被除以該除數後 產生該輸出振盪信號。 32
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