TWI358020B - Memory system with nonvolatile semiconductor memor - Google Patents

Description

1358020 九、發明說明： 【發明所屬之技術領域】 本申請案係基於且主張2006年6月30曰申請之先前的曰 本專利申請案第2006-182631號的優先權的益處，該申請 案之全文以引用的方式併入本文。 本發明係關於一種記憶體系統（memory system)以及卡控 制器（card controller) »例如，係關於一種具有非揮發性半

導體記憶體（memory)以及控制其動作之卡控制器的記憶體 系統。 【先前技術】 於NAND型快閃記憶體（Nand flash memory)中，資料 (data)係一概地寫入複數個記憶胞（mem〇ry ceU)中的。該 一概地寫入之單位稱為頁面（page)。伴隨近年來 型快閃記憶體之大容量化，頁面大小亦逐漸變大。 J而由主機（host unit)進行存取（access)之單位未％每 頁面單位。例如於寫入動作之情形冑，寫人資料之末端士 置有時並非為頁面邊界。並且，纟主機以連續之位为 ㈣叫再次進行寫人存取之可能性較高。其原因在於， 主機無法將較大H次性傳送至㈣記憶體，而須名 割成複數次進行資料之寫入等。 此時，就先前之NAND型快閃記憶體而言，只要不進布 對同一行㈣⑽啦置進行兩次“之覆寫（Gverw 則一般允許對同一頁面谁耔 太合…， 貞面進仃寫入。因此，於如此之情形時 不會發生問題，然而，近年 來伴隨S己憶胞之細微化及多鈒 122281.doc 1358020 (multi-level)化，對同一頁面進行複數次之寫入成為可靠 性方面之問題，而禁止了如此之動作之NAND型快閃記憶 體亦逐漸增多。

於對如上所述之主機之存取進行預測之NAND型快閃記 憶體之控制系統中，當連續之寫入存取於並非頁面之末端 位置處結束時’則會將該頁面之資料寫入其他記憶塊 (memory block)中。所謂記憶塊，係指記憶胞之集合，其 係資料之擦除單位。此時’已知有一種技術：當預先並未 自主機通知有寫入結束位址之情形時、或者由主機進行之 資料傳送因某些緣由而中斷之情形時，將與頁面大小 (page size)相應之資料存儲至緩衝器（buffer)*。如此之技 術例如於日本專利特開2006-092169號公報等中有所揭 示。本方法之情形時，當資料大小（data size)最終無法由 頁面大小來滿足時.，則將該資料寫入其他記憶塊中。 然而，若採用本方法，則有以下問題：直至最終確定資

料大小為止無法進行資料之寫入，從而導致時間之損耗 (loss)。 本發明提供-種可提高資料之寫入速度之記憶體系統以 及卡控制器。 【發明内容】 根據本發明之形態，提供一種記憶體系統，立包含. 非揮發性半㈣記憶體，其具備分別包含可料3資料之 記憶胞的複數個記憶塊，各個記憶塊内之㈣係U地 消除，且於各個上述記憶塊内， 上迷資枓係以作為複數個 122281.doc 1358020 上述記憶胞之集合的頁面單位一概地寫入；及 控制器’其對上述非揮發性記憶體傳送寫入資料及第1 列位址’且發出所傳送之上述第1列位址之變更命令以及 與該第1列位址不同之第2列位址，上述非揮發性半導體記 憶體於未發出上述變更命令時，將上述寫入資料寫入與上 述第1列位址相對應之上述記憶胞中；而於發出有上述變 更命令時，將上述寫入資料寫入與上述第2列位址相對應 之上述記憶胞中。 根據本發明之形態，提供一種卡控制器，其係控制非揮 發性半導體記憶體者，其包含： 主機介面，其可連接於主機’且自上述主機接收寫入資 料及第1列位址；及 運算處㈣置，其對具備分別包含可保持f料之記憶胞 的複數個記憶塊之上述非揮發性半導體記憶體傳送上述寫 入資料，且發出上述第丨列位址之變更命令、及與該第1列 位址不同之第2列位址； 上述記憶塊内之資料係可一概地消除，於各個上述記憶 塊内’上述寫入資料係以作為複數個上述記憶胞之集合的 頁面單位一概地寫入，上述運算處理裝置根據上述變更命 令，而肖上述非揮發性半導體記憶體命令將上述寫入資料 寫入對應於上述第2列位址之上述頁面中。 【實施方式】 [第1實施態樣] 使用圖1說明本發明之第1膏祐能梯^ <乐1貫狍態樣之記憶體系統 122281.doc 1358020 (memory system)。圖1係本實施態樣之記憶體系統之方塊 (block)圖。 如圖所示，記憶體糸統具備記憶卡（mem〇ry card)i及主 機（host unit)2。主機2具備用以對經由匯流排介面（bus interfaCe)14而連接之記憶卡丨進行存取（access)之硬體 (hardware)及軟體（S0ftware)。記憶卡！於連接於主機2時接 受電源供給而動作，進行與由主機2所進行之存取相應的 處理。 記憶卡1經由匯流排介面14而與主機2進行資訊之發送接 收。記憶卡1具備：NAND型快閃記憶體晶片（NAND flash memory chip，有時簡稱為NAND型快閃記憶體或者快閃記 憶體）ιι ;控制快閃記憶體晶片u之卡控制器（card controller)12 ;以及複數個信號插腳（第丨插腳（pin)至第9插 腳）13。 複數個信號插腳13與卡控制器12電性連接。針對複數個 仏號插腳13中之第1插腳至第9插腳的信號分配例如圖2所 示。圖2係表示第1插腳至第9插腳以及分配至該等插腳之 信號。 資料（data)0至資料3分別分配至第7插腳、第8插聊、第9 插腳及第1插腳。又，第丨插腳亦分配給卡檢測信號。進 而，第2插腳分配給指令（c〇mmand)，第3插腳及第6插腳分 配給接地電位Vss，第4插腳分配給電源電位vdd，第5插腳 分配給時脈（clock)信號。 又，記憶卡1係以可插拔於設於主機2上之插槽（sl〇t)2 12228l.doc 1358020 方式而形成。設於主機2上之主控制器（host controller，未 圖示）經由該等第1插腳至第9插腳而與記憶卡1内之卡控制 器12進行各種k遗及資料之通信。例如，於向記憶卡1寫 入資料時，主控制器經由第2插腳將寫入指令作為串列 (serial)信號而送出至卡控制器12。此時，卡控制器12回應 供給至第5插腳之時脈信號，而獲取給予至第2插腳之寫入 指令。 此處，如上所述，寫入指令係僅利用第2接腳串列地輸 入至卡控制器12 »分配給指令輸入之第2接腳如圖2所示， 係配置於資料3用第1接腳與接地電位Vss用第3接腳之間。 複數個信號接腳13及與此相應之介面匯流排14係用於主機 2内之主控制器與記憶卡丨之通信。 與此相對，快閃記憶體1丨與卡控制器12之間的通信係藉 由NAND型快閃記憶體用介面而進行。因此，此處雖未圖 示’但快閃記憶體丨丨與卡控制器12例如係藉由8位元之輸 入輸出（I/O)線而連接。 例如’於卡控制器12向快閃記憶體u寫入資料時，卡控 制器12經由該等I/O線將資料輸入指令（c〇ininand)80H、行 位址（column address)、頁面位址（page address)、資料以及 程式指令（program command)丨〇h依序輸入至快閃記憶體11 中。此處’指令80H之"H"係表示16進制者，實際上係將 10000000”之類之8位元（bit)信號並列地給予至8位元之1/〇 線°即’於該NAND型快閃記憶體用之介面中，係並列地 給予多位元之指令。 122281.doc -10- 1358020 又’於NAND型快閃記憶體用之介面中，針對快閃記憶 體11之指令與資料係共用相同之I/O線進行通信。如此， 主機2内之主控制器與記憶卡1進行通信之介面，與快閃記 憶體11與卡控制器12進行通信之介面不同。 繼而’使用圖3說明圖1所示之記憶卡1所具備之卡控制 器的内部結構。圖3係卡控制器12之方塊圖。 卡控制器12係管理快閃記憶體11内部之物理狀態（例 如’於何處之物理塊位址（block address)中包含有多少號 之邏輯扇區位址資料（logic sector address data)，或者，何 處之區塊為擦除狀態）。卡控制器12具有主機介面模組

(host interface module)21、MPU(Micro processing unit， 微處理器）22、快閃控制器（flash controller)23、R〇M (Read-only memory，唯讀記憶體）24、RAM(Rand〇m access memory，隨機存取記憶體）25以及緩衝器（buffer) 26 〇 主機介面模組21進行卡控制器12與主機2之間的介面處 理。 ΜΡϋ 22控制記憶卡1整體之動作》MPU 22例如於記憶卡 1接受電源供給時’將存儲於ROM 24中之動體（firm ware)(控制程式（program))讀出至ram 25中並執行特定之 處理’藉此於RAM 25中製成各種表（table)。又，MPU 22 自主機2接收寫入指令、讀出指令、擦除指令，並對快閃 s己憶體11執行特定之處理，或者控制經由緩衝器2 6之資料 傳送處理。 122281.doc 1358020 行之記憶胞MC以複數個記憶胞為單位而共同連接於位元 線BL再者，資料之寫入及讀出係對應每一複數個記憶胞 之集合而進行的，該記憶胞之集合稱為1頁面（page)。再 者，於讀出時及寫入時，根據列位址（r〇w address)選擇任 一子線WL，根據行位址（c〇iumn address)選擇任一位元線 BL。於圖4所示例中，快閃記憶體u之各頁面具有2ii2位 兀組（byte)(5 12位元組份之資料記憶部x4 + 1 〇位元組份之冗

長部X4+24位元組份之管理資料記憶部），各記憶塊blk例 如含有128頁面。 頁面緩衝器31進行對快閃記憶體丨丨之資料輸入輸出，其 暫時保持資料1面緩衝H31可保持之料大小與各記憶 塊BLK之頁面大小相同，為2112位元組（2〇48位元組+以位

元組）。於資料寫入等時，頁面緩衝器丨丨係以相當於自身 記憶容量之1頁面份之單位而執行針對快閃記憶體丨1之資 料輸入輸出處理。再者，以下為簡化說明，省略冗長部及 管理資料記憶部之說明，而以！頁面之資料大小（(1奴&以找） 為2048位元組為例進行說明β 其次，說明上述結構之記憶體系統之資料寫入方法。首 先，使用圖5說明卡控制器12成為主體而進行之處理。圖$ 係表示卡控制器12之處理的流程圖。 如圖所示，首先卡控制器12自主機2接收資料寫入命 令、以及NAND型快閃記憶體η中應寫入資料之位址（步驟 (step)SlO)。繼而，卡控制器12自主機2接收寫入資料（=驟 sii)。並且，卡控制器12向快閃記憶體u輸出第^寫=命 122281.doc 13 1358020 令、寫人資料及位址m憶體u接收第i寫入命令， 藉此識別寫入動作之開始。然而，實際上資料寫入記憶胞 mc中之時刻係給予有後文將述之第2寫入命令之時刻。 繼而，卡控制器12之MCU 22判定自主機2是否有寫入存 取之結束或中斷命令（步驟S13)。於無命令之情形時（步驟 S13，否）’ MCU 22將第2寫入命令輸出至快閃記憶體u(步 驟Si4)。於步驟S14中，快閃記憶體自卡控制器12傳送後 續之資料，或者等待第2寫入命令或重置命令。 於步驟S13中給予有結束命令或中斷命令之情形時（步驟 S13，是）’ MCU 22判定傳送至快閃記憶體丨丨之寫入資料 是否滿足快閃記憶體11之頁面大小（步驟S15)。亦即，判 定寫入資料之資料大小是否為2〇48位元組或者是否未滿 2048位元組。於滿足2048位元組之情形時，即資料大小為 2048位兀組之情形時（步驟S16，是），MCU 22將第2寫入命 令輸出至快閃記憶體i i(步驟S17)。於未滿2〇48位元組之 If形時，即資料大小未滿2048位元組之情形時（步驟s丨6， 否），MCU 22發出列位址變更命令及新的列位址，並將其 輸出至快閃記憶體11中（步驟S18)。繼而進行步驟Sl7之處 理。 使用圖6，對於以上處理中自卡控制器12給予至快閃記 憶體11之信號進行說明。圖6係卡控制器12向快閃記憶體 Π輸出之信號之時序圖，上段係無結束或中斷命令之情 形時（步驟S13,否）或者寫入資料滿足頁面大小之情形時 (步驟S16，是）所輸出之信號。又，下段所示之信號係寫 122281.doc -14· 1358020 入資料未滿頁面大小之情形時（步驟S16，否）所輸出之作 號。 如圖所示，於任一情形時均首先於時刻to輸出第丨寫入 命令，其後分別於時刻tl、t2依序輸出位址（列位址及行位 址）以及寫入資料。其後，於無結束或中斷命令或者寫入 資料滿足頁面大小之情形時，於時刻t4輸出第2寫入命 令，結束一連串之信號流程。另一方面，於寫入資料未滿 頁面大小之情形時，由於與滿足頁面大小之情形相比資料 量較少’因此於早於時刻t4之時刻t3結束資料之傳送。繼 而，繼寫入資料之後，於時刻t3輸出列位址變更命令，於 時刻t5輸出新的列位址β其後，於時刻t6輸入第2寫入命 令。於後者之情形時，有效之列位址並非於時刻t丨輸出之 列位址，而是於時刻t5輸出之新的列位址。並且，新的列 位址係與不同於最初之列位址所對應之記憶塊Blk的記憶 塊BLK相對應之位址。 繼而，使用圖7說明NAND型快閃記憶體11成為主體而進 行之處理。圖7係表示快閃記憶體！丨之處理之流程圖。如 圖所示’首先’快閃記憶體11自卡控制器丨2接收第丨寫入 命令、寫入資料及位址（步驟S2〇)。繼而判定是否接收有 列位址變更命令及新的列位址（步驟S2 1)。於尚未接收到 列位址變更命令及新的列位址之情形時（步驟S22，否）， 自卡控制器丨2接收第2寫入命令之後（步驟s23)，向以步驟 S2〇中所接收之列位址及行位址所指定之記憶胞MC中寫入 資料（步驟S24)。於在步驟S22中接收有列位址變更命令之 122281.doc • 15- 1358020 情形時（步驟S22，是），在接收第2寫入命令之後（步驟 S25)，向以步驟S2〇中所揍收之行位址以及繼列位址變更 命π之後所接收之新的列位址所指定的記憶胞Mc中寫入 資料（步驟S26)。 使用圖8及圖9說明上述寫入動作之情況。圖8及圖9係記 憶體系統之方塊圖，圖8表示了無結束或中斷命令之情形 (步驟S13，否）或者寫入資料滿足頁面大小之情形（步驟 ，是），圖9表示了寫入資料未滿頁面大小之情形（步驟 6否）。再者，於圖8及圖9中表示了，1頁面之資料大 小為2(M8位元組，且卡控制器12將512位元組單位之資料 傳送至快閃記憶體11中之情形，於圖中，斜線所示之區域 表示寫入資料。 首先針對圖8進行說明。如圖所示，自主機2所給予之寫 入資料存儲於卡控制器12之緩衝器26中。又，位址給予至 卡控制器12。於是，卡控制器12將緩衝器26内之寫入資料 傳送至頁面緩衝器31中。圖8中表示了分別具有位元組 之資料大小之4個資料，亦即2〇48位元組之寫入資料傳送 至頁面緩衝1131中之情況。又，卡控制器12於上述步驟 S12中將列位址傳送至快閃記憶體11内之列解碼器（r〇w )2中。列解碼器3 2根據步驟S12中所給予之列位 址，選擇任一字線WL。圖8中係選擇記憶塊blk〇内之字 線WL繼而，回應第2寫入命令，將頁面緩衝器31内之寫 入資料寫入至連接於由列解碼器32所選擇之字線WL之記 憶胞MC令。 ° 122281.doc 1358020 其次針對圖9進行說明。圖9中表示了，分別具有512位 元組之資料大小之4個資料’亦即2048位元組之寫入資料 依序寫入記憶塊BLK0之2頁面中，繼而，針對連續之位 址’分別具有5 12位元組之資料大小之3個資料，亦即15 3 6 位元組之寫入資料寫入記憶塊BLK0中，並傳送至頁面緩 衝器31肀之情況。此處，僅說明與圖8之情形之不同之 . 處。於步驟S12中，假定給予至快閃記憶體u之列位址相 • 备於記憶塊BLK0中之字線WL。卡控制器12之MCU 22判 定為緩衝器26(亦即頁面緩衝器31)内之資料未滿頁面大小 • 0536位元組< 2048位元組）之後，將列位址變更命令輸出 至快閃記憶體11，進而發出新的列位址並輸出至列解碼器 32中。假定該新的列位址相當於記憶塊BLKi内之字線 WL。於是，列解碼器32根據新的列位址，選擇記憶塊 BLK1内之字線WL而非記憶塊BLK〇。繼而回應第2寫入 命令，將頁面緩衝器31内之1536位元組之寫入資料寫入至 • 連接於由賴碼1132所選擇之字線WL的記憶胞Mc中。 若為上述結構之記憶體系統，則可獲得下述效果。 (1)可南資料之寫入速度。 ' 若為本實施態樣之記憶㈣統，則於頁面緩衝器31内之 ' ㈣小於頁面大小之情形時，係寫人與至此為止寫入有資 料之記憶塊BLK不同的記憶塊BLK中。亦即，無須等待寫 入動作至頁面緩衝器内之資料達到頁面大小為止。因此， 可提高寫入速度。亦即，可避免因變更寫入列位址而發出 重置命令並再次輸入資料進行寫入，與採取等到頁面大小 122281.doc 1358020 份之資料存儲至控制器之緩衝器中之後進行寫入之方法之 情形相比，只要是使用了列位址變更之本方式，則無須將 頁面大小份之資料存儲於控制器之緩衝器中，可立即將資 料傳送至NAND型快閃記憶體中，故而可提高寫入速度。 又，若為本實施態樣之記憶體系統，則卡控制器丨2發出 列位址變更命令及新的列位址。繼而，快閃記憶體丨丨在給 予有列位址變更命令時，根據新的列位址選擇記憶胞陣列 30之列方向。因此，可將傳送至頁面緩衝器31中之資料高 速地寫入記憶塊BLK中。 此點’當卡控制器12不具有列位址變更命令之情形時， 欲將頁面緩衝器31内之資料寫入不同的記憶塊BLK中時， 則必須再次自卡控制器向頁面緩衝器傳送資料。具體而 言，於變更列位址之情形時，首先為取消（cancel)寫入命 令，卡控制器輸出重置（reset)命令。繼而發出第i寫入命 令，指定新的列位址。再繼而，卡控制器再次向頁面緩衝 器輸入資料》最後發出第2寫入命令。如此，必須再次向 頁面緩衝器傳送資料，從而導致時間之損耗。若為本實施 態樣，則無須資料之再次傳送，故而可提高資料之寫入速 度。 [第2實施態樣] 其次，說明本發明之第2實施態樣之記憶體系統。本實 施態樣係關於一種方法，係於上述第丨實施態樣之結構 中，將具有未滿1頁面之資料大小之複數個資料彙集構成j 頁面（以下將其稱為資料彙集）。圖1〇係本實施態樣之記憶 122281.doc 體系統之資料彙集方法的流程I再者，本實施態樣之 NAND型快閃記憶體u，係於第丄實施態樣中所說明之圖8 =圖9所不結構中’更具備資料快取記憶區（心^咖㈣。 資料快取記憶區與頁面緩衝器同樣，暫時保持頁面單位 資料。 如圖所示，首先’卡控制器12之MCU 22將讀出命令輸 出至快閃記憶體11(步驟S3())。該讀出命令亦可為作為資 料彙集命令之-部分的讀出命令，而非通常之僅僅讀出資 料之命令。位址與讀出命令一起自卡控制器12給予至快閃 記憶體11。繼而，快閃記憶體η選擇與步驟S3〇中所給予 之位址相對應的頁面’並以頁面為單位將資料讀出至資料 緩衝器中（步驟S3D。其後，將讀出至頁面緩衝器中之資 料傳送至資料快取記憶區中（步驟S32) ^繼而，將傳送至 資料快取記憶區中之資料傳送至卡控制器12之緩衝器26中 (步驟S33)。 上述步驟S30至S33之情況如圖u所示。圖u係卡控制器 12及决閃„己憶體丨丨之方塊圖。如圖所示，於記憶塊blk〇 中保持具有2頁面份之資料大小、亦即4〇96位元組之資料 大小的資料D1，於記憶塊]81^1中保持具有未滿頁面大小 之資料大小、例如1536位元組之資料大小的資料D2，於記 憶塊BLKn中保持具有未滿頁面大小之資料大小、例如512 位元組之資料大小的資料D3。以下述情形為例進行說明， 即.於如此之結構中，將1536位元組之資料1)2與512位元 組之資料D3彙集而構成具有2048位元組、亦即1頁面之大 122281.doc 19 1358020 因此參照該表選擇適當之資料。又，於圖12之例中係自不 同於記憶塊BLK0之記憶塊BLKn讀出資料，但亦可自同一 記憶塊BLK0内之其他頁面讀出。 返回圖ίο繼續進行說明。於步驟S34之後，快閃記憶體 僅將步驟S34中讀出至頁面緩衝器31中之資料中的必要之 資料傳送至資料快取記憶區33中（步驟S35)。此時，於資 料快取記憶區33中保持有步驟S32中所傳送之未滿頁面大 小之資料。即，於資料快取記憶區33中存在空白區域。換 而言之，由於在步驟S32中係以頁面為單位而讀出資料 的，故而於資料快取記憶區33中除了保持有必要之資料以 外’亦保持有與該資料位於同一頁面之多餘資料。同樣， 由於在步驟S34中資料亦係以頁面為單位而讀出的，因此 多餘之資料亦一起被讀出至資料緩衝器中。因此，於步驟 S35中，僅將於步驟S34中所讀出之頁面單位之資料中的必 要之資料傳送至資料快取記憶區33中保持有多餘資料之區 域中。其結果’於資料快取記憶區33中保持有步驟M2中 所讀出之未滿頁面大小之資料、及步鄉S34中所讀出之未 =頁面大小之資料，將兩者合併剛好成為與1頁面相同之 資料大小（步驟S36)。亦即，2個資料彙集成頁面大小。其 後，將步驟S35中傳送至資料快取記憶區33中之資料傳送 至記憶體控制器12之緩衝器26中(步驟S37)。繼而,Mcu 22進行錯誤檢測及錯誤訂正（步驟S38)。 人^述步驟S35至S38之情況如圖13所示。如圖所示在包 3 4出至資料緩衝器31中之資料D3的頁面資料中，僅將必 122281 .doc -21 · 1358020 要之資料D3傳送至資料快取記憶區33中。亦即，由於在資 料快取記憶區33中保持有1536位元組之資料n 在剩一元組份之空白區域。因此二= 之資料D3傳送至該以區域中。其結果，於f料快取記 憶區33中保持有資料D2及資料D3，將資料D2與資料⑺合 併而成之資料大小剛好成為丨f面之f料大小綱位: 組》繼而’將資料快取記憶區33内之資料的傳送至 26中。 再次返回圖ίο繼續進行說明。於步驟S38之後，mcu Μ 對任-資料進行錯誤檢測，並在訂正了所檢測出之錯誤之 情形時（步驟S39,是），將已訂正之資料傳送至資料快取 §己憶區33中（步驟S40)。此時，MCU 22僅將已訂正之資料 傳送至資料快取記憶區33,並與訂正前之資料進行替換。 繼而’快閃記憶體11以頁面為單位將資料快取記憶區^中 所保持之資料寫入記憶胞MC中（步驟1)。 j述步驟S39至S41之情況如圖14所示。如圖所示於存 在貝料訂正之情形時’資料快取記憶區33内之資料替換成 訂正後之資料。繼而’豸資料快取記憶區33内之資料（資 料D2與資料⑴彙集而成之綱位元組之資料）傳送至資料 緩衝器33中’進而寫入記憶胞陣列3〇中。亦即，列解碼器 3^於記憶塊BLK0中選擇對應於與資料㈣連續之位址的 子線WL藉此，將資料D2、D3寫入記憶塊BLK0之同一頁 面内。再者’列解碼器32用以選擇字線WL之列位址可於 步驟⑷中自卡控制器12給予至列解碼器32，亦可於步帮 122281.doc -22· 1358020 S30或步驟S40中給予。 若為如上所述之記憶體系統，則可獲得下述（2)之效 果0 (2)可使未滿頁面大小之資料之彙集簡便，從而可實現 高速化。 於本實施態樣之記憶體系統中，在頁面緩衝器31與資料 快取記憶區3 3之間，係以未滿頁面單位之單位進行資料之

發送接收。因此，可使資料之彙集簡便，從而可使資料之 彙集速度高速化。

一般而s，頁面緩衝器與資料快取記憶區之間的資料之 發送接收係以頁面大小為單位而進行的。然而，若為此方 法，則將未滿頁面大小之資料彙集成丨頁面之處理必須由 卡控制器丨2中之緩衝器26來進行。又，例如於彙集以2次 讀出動作所讀出之2個資料之情形時，資料快取記憶區僅 保持後讀出之資料，而無法保持先讀出之資料。因此，不 管所凟出之資料中是否有錯誤，彙集後之資料均必須自卡 控制器12之緩衝器26傳送至資料快取記憶區”中。此傳送 於彙集處理中會導致時間之損耗。 然而若為本實施態樣’則在頁面緩衝器31與資料快取記 憶區33之間以未滿頁面單位的單位來進行資料之發送接 枚。亦即’可於資料快取記憶區33上將複數個資料囊集成 1頁面。因此，雖於資料中存在錯誤之情形時，必須將已 訂正之資料自緩衝器26傳送至資料快取記憶區W，但於無 錯誤之情形時則無須傳送。因此，可使 122281.doc •23· ^58020 便’從而可實現高速化。 [第3實施態樣] 其次，說明本發明之第3實施態樣之記憶體系統。本實 施態樣係將上述第2實施態樣之方法應用於資料寫入時 者。亦即’本實施態樣係關於一種方法，當在寫入資料時 寫入資料為未滿頁面大小之資料大小時，藉由進行資料囊 集而使應寫入之資料成為頁面大小。首先.，使用圖15，對

卡控制器12成為主體而進行之處理進行說明。圖15係表示 卡控制器12之處理之流程圖。 如圖所示，由於步驟S10至S17之處理與上述第丨實施態 樣相同’因此省略其說明。#步驟Sl5之判定結果為寫二 資料之資料大小未滿頁面大小之情形時（步驟s】6，否）， 制器12之MCU 22將寫人取消命令輸出至快閃記憶體 (-物)。所謂寫入取消命令，係指使快閃記憶體η

體寫入動作的命令。繼而，MCU 22向快閃記憶 =出貝料讀出命令(步輝叫應讀出之資料之位址 驟出命令-起自Mcu 22給予至快閃記憶體Η。 驟以1中應讀出之資料與在牛 面大……： 6中判定為未滿頁 料。㈣集’藉此成為剛好為！頁面大小之資 當快閃記憶體11中螬屮咨 讀出資料進行錯詩㈣，卿22針對該 將進仃了錯誤訂正之資料傳 後僅 快閃記憶體寫入資料伊取/入5己憶體U，進而命令 、s己憶區3 3内之資料（步驟 122281 .do! •24· 1358020 S53)。 其-人，使用圖16，對]^八]^〇型快閃記憶體u成為主體而 進行之處理進行說明。本實施態樣中，對在上述步驟S50 中輸入有寫入取消命令時之動作進行說明。其他動作與第 1實施態樣相同。圖16係表示快閃記憶體i丨之處理的流程 圖。 如圖所示，首先’快閃記憶體i i自卡控制器12接收寫入 取消命令（步驟S60) ^當接收到寫入取消命令時，快閃記 隐體11中止資料之寫入，並一直保持資料快取記憶區33内 之資料（步驟S61)。繼而，根據步驟S51中自卡控制器以所 ν.β予之6賣出命令，以頁面為單位將資料讀出至頁面緩衝器 31中（步驟S62)。繼而，僅將讀出至頁面緩衝器31中之資 料中的必要之資料傳送至資料快取記憶區33中（步驟 535) 。其結果，於資料快取記憶區33中保持有未滿頁面大 小之寫入資料、及於步驟S62中所讀出之未滿頁面大小之 資料，將兩者合併剛好成為與丨頁面相同之資料大小（步驟 536) 。亦即，2個資料彙集成頁面大小。其後，將步驟§35 中傳送至資料快取記憶區33中之資料傳送至記憶體控制器 12之緩衝器26中（步驟S37)。步驟S35至S37之處理係如第2 實施態樣中所說明般。 其後，當對於資料而言存在錯誤訂正之情形時，自mcu 22接收訂正後之資料（步驟S63)之後，將資料快取記憶區 33内之資料寫入與最初之列位址相對應的頁面中（步驟 S41)。 122281.doc •25- 1358020 使用圖17至圖19說明上述寫入動作之情況。圖17係記憶 體系統之方塊圖，圖18及圖19係記憶卡之方塊圖。再者， 於圖17至圖19中表示了，1頁面之資料大小為2048位元 組’且卡控制器12將512位元組單位之資料傳送至快閃記 憶體11中之情形，於圖中，斜線所示之區域表示寫入資 料°如圖17所示’於在記憶塊BLKn中寫入有未滿頁面大 小之資料大小、例如5 12位元組之資料大小之資料D4之狀 況下’假定以下情形’即’將具有2頁面份之資料大小 (2048x2=4096位元組）之資料D5以及未滿頁面大小之資料 大小例如1536位元組之資料D6依序寫入記憶塊Blk〇中。 繼而考慮以下情形，資料D5已寫入記憶塊Blko中，而資 料D6寫入與資料〇5相連續的位址上。 首先如圖17所示，由於資料D6未滿頁面大小，因此 MCU 22將寫入取消命令輸出至快閃記憶體丨丨。於是，快 閃記憶體11之列解碼器32不選擇字線WL，中止將已傳送 至資料快取記憶區33中之資料〇6寫入記憶塊BLK〇中之寫 入動作。 其次，如圖18所示，MCU 22向快閃記憶體丨丨輸出例如 自記憶塊BLKn讀出資料D4之讀出命令及位址。快閃記憶 體11回應此動作，自記憶塊BLKna頁面為單位將包含資 料D4之頁面之資料讀出至資料緩衝器31中。又，在讀出至 資料緩衝器31中之頁面資料中，僅將512位元組之資料大 小之資料D4傳送至資料快取記憶區33中。此時，由於在資 料决取„己憶區33中保持有i 536位元組之資料加，因此存在 122281.doc -26· 1358020 剩餘之川位疋組份之空白區域。因此將5i2位元組之資 =傳送至該空白區域中。其結果，於資料快取記憶區η ’資料D6與資料D4彙集而合併成剛好ι頁面之資料大 J進而’資料快取記憶區33内之資料以傳送至卡控制器 12之緩衝㈣卜進行錯誤檢敎錯誤訂正。 其後，如圖19所示，於進行了錯誤訂正之情形時，將已 訂正之資料覆寫至資料快取記憶區33中，保持於資料快取 :憶區33中之資細與資料〇4寫入至記憶塊職〇中之同 一頁面内。資料D^„D6所寫入之頁面㈣料加最初 應寫入且對應於與資料D5相連續之位址的區域。 若為上述結構之記憶體系統，則除了第2實施態樣中所 說明之（2)之效果以外，亦可獲得下述（3)之效果。 (3)可使資料之彙集處理效率化。 若為本實施態樣之記憶體系統，利用頁面緩衝器3ι與資 料快取記憶區33之間的以未滿頁面單位之單位進行的資料 之發送接收’而於資料寫入時進行資料彙集。可高效地進 行資料之彙集處理。 如上所述，若為本發明之第〗至第3實施態樣之結構，則 可提高NAND型快閃記憶體之動作速度。再者，於上述 第2、第3實施態樣中進行資料之彙集時，讀出哪個資料 並彙集則可剛好成為1頁面份之資料大小之類的資訊，係 由卡控制器12自身作為表而保持於例如RAM 25等中。亦 即卡控制器12莩握有於何位址上寫入有何種資料大小 之資料，因此可選擇其中之任一適當者而發出讀出命 122281.doc •27· 1358020 Ο 進而，上述第2、第3實施態樣藉由應用於檔案系統（出6 system)中而獲得顯著之效果。以下，對檔案系統進行簡單 δ兑明。所謂檔案系統，係指對記錄於記憶體中之檔案（資 料）進行管理之方式。以下舉FAT(Fne AU〇cati〇n Table， 擋案配置表）檔案系統為例進行說明。於檔案系統中，決 定了記憶體中之檔案（file)或檔案夾（f〇lder)等之目錄 (directory)資訊之製作方法、檔案或檔案夾等之移動方法 或刪除方法、資料之記錄方式、管理區域之部位或利用方 法等。圖20係上述實施態樣之NAND型快閃記憶體丨丨之記 憶體空間的概念圖。 如圖所示，記憶體空間粗略地分為用戶資料（user data) 區域40及管理區域41。用戶資料區域4〇係存儲由用戶寫入 之實質資料的區域。 管理區域41例如包含啟動（b〇〇t)區域42、分區（partiti〇n) 資訊區域43、FAT1(44)及FAT2(45)、以及根目錄項（r〇〇t directory entry)區域46。啟動區域42例如記憶啟動資訊。 分區資訊區域43記憶分區資訊。FAT1及FAT2記憶資料係 記憶於哪個位址上。以下，對FAT1、FAT2進行簡單說 明。 用戶-貝料區域40包含被稱為簇（ciuster)之複數個區域。 並且’當所寫入之資料大於簇大小（cluster size)之情形 時，將資料分割成簇單位進行記憶。此時，有資料所寫入 之簇不連續之情形。亦即，丨個資料寫入至在位置上彼此 122281.doc •28· 枣離之簇中。此時，用以管理資料係分割寫入至哪個簇中 之管理資料記憶於FAT1、FAT2中。 ' 根目錄項區域46記憶根目錄項之資訊。並且，與檔案名 或檔案夾名、檔案大小、屬性及檔案之更新曰期等—起， s已憶FAT1、FAT2所示之表示哪個簇為檔案之先頭簇之標 記。 、不 —般而言，上述管理區域内之各資料（以下稱為管理資 料），尤其FAT1、FAT2係頻繁更新之資料，且該資料大小 係較小且未滿1頁面之資料大小。由於NAND型快閃記憶體 中禁止資料之覆寫，故而如此頻繁更新之資料係暫時寫入 任擦除記憶塊（將其稱為快取區塊（cache block))中。並 且’每當更新資料時，依序寫入快取區塊中。並且，快取 區塊内之最新資料以特定之時序轉錄至其他記憶塊中（將 其稱為快取記憶區之撤收）。就該快取記憶區之撤收之高 速化之觀點而言’較理想的是使用上述實施態樣之方法。 以下對該點進行說明。 圖21係記憶塊BLK0之概念圖。如圖所示，記憶塊BLK0 具備128頁面’並針對各頁面中之每512位元組單位而分配 有位址"000"、"001"、"〇〇2„、…"1FF"。考慮對該記憶塊 BLK0進行5次寫入a〜E之情形。寫入A係針對位址"000"的 5 12位元組之資料之寫入。寫入B係針對位址"005"的1024 位元組之資料之寫入。寫入C係針對位址"03F"的2048位元 組之資料之寫入。寫入D係針對位址"000"的1024位元組之 資料之寫入。寫入E係針對位址"〇〇3 ”的1 〇24位元組之資料 122281.doc -29- 之寫入。假定該等寫入資料例如係管理資料等頻繁更新之 資料，且首先寫入至快取區塊t。 首先使用圖22,對先前方法中之快取記憶區之撤收進 行說明。圖22係快取區塊與記憶塊BLKO之概念圖，係表 示快取記憶區之撤收情況。 。首先’於快取區塊之頁面1中進行寫入A。其次，於快取 區塊之頁面2中進订寫人Ββ再其次’橫跨快取區塊之頁面 3、4進行寫人繼而，於快取區塊之頁面6中進行寫入 其後’進行快取記憶區之撤收。首先，應寫入位址 ’’〇〇〇"上之資料係於寫入D中所寫入之資料。亦即，寫入A 中所寫入之資料覆寫至寫入D中之資料上，從而成為多 餘。因此，首先自快取區塊之頁面5讀出資料。其次，由 於對記憶塊BLK0之位址"002"進行了更新，因此，為直接 使用原本之資料，讀出記憶塊BLK〇之位址"002”之資料。 進而，由於位址"003"之資料係於寫入£中所寫入之資料， 因此自快取區塊之頁面6讀出資料。以上3次資料讀出之結 果為，應寫入記憶塊BLK0之頁面i中之資料得到彙集。 其次，使用圖23 ,對應用了上述實施態樣之情形時之快 取記憶區之撤從進行說明。圖23係快取區塊與記憶塊 BLK0之概念圖，係表示快取記憶區之撤收情況。 首先’與先前同樣，於快取區塊之頁面1中進行寫入A。 其次’於快取區塊之頁面2中進行寫入b。再其次，橫跨快 取區塊之頁面3、4進行寫入c。繼而，於快取區塊之頁面6 122281.doc •30· 1358020 中進仃寫入D。該寫入動 劫作時’與先前方法之不同之虚A 於，進行對快取_ 卜處在 。° 之寫入的係，與記憶塊BLK0内之資 料彙集而叙U面大小之㈣。 —亦即二於對頁面1之寫入時，將寫入A中所給予之512位 7〇組之貧料、a ^ ^ 記憶塊BLK0起位址"〇〇1"〜"〇〇3"之1536 位元組之資料憂隼接皆 集後寫入頁面丨中。對頁面2以後之寫入時 亦同樣。於對頁面皆 了貝面6之寫入時，係將寫入E中所給予之512 位元組之資料、盥夾白

〇采自决取Q塊之資料D及位址·ι〇〇2"之資 料彙集。 ’、後進行快取記憶區之撤收。與記憶塊BLK0之頁面1 相對應的資料係保持於快取區塊之頁面卜$、6中。其 中’讀出保持有最新資料之頁面6,並寫入記憶塊财〇之 頁面1中又’快取區塊之頁面2之資料轉錄至記憶塊 BLK0之頁面2中。 即，於使用了本實施態樣之情形時，在向快取區塊寫入 資料之時刻，將寫入資料與原本之記憶塊内之其他資料彙 集而成I頁面大小之資料，並將該資料寫入至快取區塊 中。因此，於快取記憶區之撤收時，係以頁面為單位進行 資料之更新。因此，快取記憶區之撤收時之讀出動作，每 1頁面進行1次即可’可使快取記憶區之撤收高速化。 又’就記憶塊BLK0與快取區塊之對應而言，於圖22之 情形時’必須對應每一 512位元組之區域而採取對應，其 資訊量龐大。然而，於應用了上述實施態樣之圖23之情形 時’可以頁面為單位採取對應，從而可減少對應資訊。 122281.doc -31 · ▲進而π僅就上述快取記憶區之撤收或對應關係方面而 而且就由主機進行之讀出之觀點而言，上述方法亦較 好。即’為高效地進行FAT之更新等㈣系統之操作，一 般於主機中對資料進行某程度之彙集並預先讀人。亦即， 於快閃記憶體中1FAT區域等中會發生資料大小較小之 隨機（random)寫入，並且有時會將該等彙集而發生固定之 較大資料量的讀出。於如此之情形時，若為本實施態樣之 方法’則可以頁面為單位而將資料大小較小之資料彙集.， 故而母1頁面進行1次讀出動作即可，從而可提高動作速 度。 熟習此項技術者將易想到另外優勢及改質體。因此，本 發明在其更廣闊之態樣中並不限於本文所示及描述之特定 細卸及代表性實施例H可進行各種修改而不偏離藉 由隨附_請專利範圍及其等效體所界定之普遍發明概念的 精神或範嘴。 【圖式簡單說明】 圖1係本發明之第1實施態樣之記憶體系統的方塊圖。 圖2係表示針對本發明之第丨實施態樣之記憶卡之信號插 腳的信號分配的圖解。 圖3係本發明之第1實施態樣之記憶卡所具備之卡控制器 的方塊圖。 圖4係本發明之第1實施態樣之快閃記憶體的方塊圖。 圓5係表示本發明之第1實施態樣之快閃記憶體之資料寫 入方法的流程圖，係表示卡控制器之處理的圖。 122281.doc •32· 圖6係本發明之第i實施態樣之快閃記憶體之卡控制器所 輪出的信號的時序圖。 圖7係表示本發明之第1實施態樣之快閃記憶體之資料寫 入方法的流程圖，係表示NAND型快閃記憶體之處理的 圖0 圖8、圖9係本發明之第1實施態樣之記憶體系統的方塊 圖’係資料寫入時之情況的圖。 圖10係表示本發明之第2實施態樣之快閃記憶體的資料 寫入方法的流程圖。 圖11至圖14係本發明之第2實施態樣之記憶體系統的方 塊圓，係表示資料彙集時之情況的圖。 圖15係表示本發明之第3實施態樣之快閃記憶體之資料 彙集方法的流程圖，係表示卡控制器之處理的圖。 圖係表示本發明之第3實施態樣之快閃記憶體之資料 寫入方法的流程圖，係表示nand型快閃記憶體之處理的 圖。 圖Π至圖19係本發明之第3實施態樣之記憶體系統的方 塊圖’係表示資料彙集時之情況的圖。 ^係表示本發明之第2、第3實施態樣之記憶體系統所 ”之NAND型快閃記憶體之記憶體空間的概念圖。 圖21係快閃記憶體之方塊圖。 圖圖22係快閃記憶體之方塊圖，係表示資㈣集之情況的 圖23係本發明之第2、第3實施態樣之變形例之快閃記憶 122281.doc 1358020 體的方塊圖，係表示資料彙集之情況的圖。

【主要元件符號說明】 1 記憶卡 2 主機 11 NAND型快閃記憶體 12 卡控制器 13 信號插腳 14 匯流排介面 21 主機介面模組 22 MPU 23 快閃控制器 24 ROM 25 RAM 26 緩衝器 30 記憶胞陣列 31 頁面緩衝器 32 列解碼器 33 資料快取記憶區 40 用戶資料區域 41 管理區域 42 啟動區域 43 分區資訊區域 44 FAT1 45 FAT2 122281.doc -34- 1358020 46 根目錄項區域 A、B、C、D、E 寫入

Dl、D2、D3、D4、D5、D6 資料 BLK0〜BLKn 記憶塊

122281.doc •35-

Claims (1)

1358020 第096123646號專利申請案 中文申請專利範圍替換本(1〇〇年9月） 十、申請專利範圍： I年月 Q修正本i 1. 一種記憶體系統，其包含： ！_______I 非揮發性半導體記憶體，其包括分別包含可保持資料 之記憶胞的複數個記憶塊，各個記憶塊内之資料係可一 概地消除，且於各個上述記憶塊内，上述資料係以複數 個上述記憶胞之集合即頁面單位一概地寫入；及 控制器’其係對上述非揮發性記憶體，依序輸出第1 寫入命令、第1列位址、寫入資料及第2寫入命令，且發 出所輸入之上述第1列位址之變更命令以及與該第丨列位 址不同之第2列位址，上述非揮發性半導體記憶體於上 述變更命令未發出時，將上述寫入資料寫入與上述第i 列位址相對應之上述記憶胞，而於發出有上述變更命令 時，不再度接收上述寫入資料，而將上述寫入資料寫入 與上述第2列位址相對應之上述記憶胞； 其中，上述第1寫入命令係針對上述非揮發性半導體 記憶體’識別資料寫入動作之開始的命令； 上述第2寫入命令係針對上述非揮發性半導體記憶 體，使上述寫入資料寫入上述記憶胞區塊内之命令。 2. 如請求項1之記憶體系統，其中上述控制器於上述寫入 資料之資料大小未滿頁面大小（page size)時，發出上述 變更命令及上述第2列位址； 上述第2列位址係對應於與對應於上述第丨列位址之上 述記憶塊不同的上述記憶塊。 3. 如請求項1之記憶體系統，其中上述控制器 12228M000927.doc 1358020 於發出上述變更命令時，在向上述非揮發性半導體記 憶體輸出上述寫人資料之後’向上述非揮發性半導體記 憶體依序輪出上述變更命令及上述第2列位址，· 上述第2寫入命令係於上述第2列位址輸出之後被輸 出至上述非揮發性半導體記憶體。 4. 如明求項1之記憶體系統，其令上述控制器於自主機接 收到上述資料之寫入存取之結束或中斷命令時，判定上 述資料之資料大小是否未滿頁面大小。 5. 如明求項丨之記憶體系統，其中上述寫入資料係檔案 系統中之管理資料。 6· 一種記憶體系統，其包含： 上述非揮發性半導體記憶體，其包括分別包含可保持 資料之記憶胞的複數個記憶塊，各個記憶塊内之資料係 可一概地消除，且於各個上述記憶塊内，上述資料係以 複數個上述記憶胞之集合即頁面單位一概地寫入；及 控制器，其控制上述非揮發性半導體記憶體之動作； 上述非揮發性半導體記憶體包含： * 上述記憶塊； 第1緩衝電路，其在與上述記憶塊之間根據上述頁面 單位而授受資料，且可保持1頁面份之資料；及 第2緩衝電路，其在與上述第丨緩衝電路及上述控制器 之間根據1頁面份之資料大小以下的資料單位而授受資 料’且可保持1頁面份之資料。 7.如"月求項6之記憶體系統，其中上述控制器係對上述非 . V 122281-1000927.doc 1358020 揮發性半導體記憶體發出資料之讀出命令以及第1列位 址及第2列位址； 上述非揮發性半導體記憶體將對應於上述第丨列位址 且包含未滿上述頁面大小之第1資料的第1頁面資料讀出 至上述第2緩衝電路’並將對應於上述第2列位址且包含 未滿上述頁面大小之第2資料的第2頁面資料讀出至上述 第1緩衝電路； 上述第1緩衝電路僅將上述第2頁面資料中之上述第2 資料傳送至上述第2緩衝電路中保持上述第丨資料以外之 區域。 8.如請求項7之記憶體系統，其中上述第2緩衝電路將上述 第1資料及上述第2資料傳送至上述控制器； 上述控制器針對被傳送之上述第〗資料及第2資料進行 錯誤檢測，於檢測出上述錯誤時進行錯誤訂正，並將進 行了上述錯誤訂正之至少上述第i、第2資料中之任一者 傳送至上述第2緩衝電路； 於上述控制器進行了上述錯誤訂正之情形時，將經錯 :訂正之上述至少第i、第2資料中之任一者寫入上述非 揮發性半導體記憶體。 9.如請求項8之記憶體 檢測出上述錯誤時， 傳送上述第2資料； 系統，其中於上述錯誤檢測結果未 上述控制器不向上述第2緩衝電路 第2資料被寫入 保持於上述第2緩衝電路之上述 上述非揮發性半導體記憶體。 122281-1000927.doc 1358020 1()^&項6之記憶㈣統’其中上述控制器於資料寫入 時發出第1列位址，並且對上述第2緩衝電路傳送第1資 料； 迷控制器於傳送至上述第2緩衝電路之上述第丨資料 之資料大小未滿頁面大小時，發出寫人中止命令、資料 讀出命令及第2列位址； 上述非揮發性|導體記憶體回應上述寫入中止命令而 將上述第1資料保持於上述第2緩衝電路並且中斷寫入動 作，回應上述讀出命令而將對應於上述第2列位址且包 含未滿上述頁面大小之第2資料的頁面資料讀出至上述 第1緩衝電路； 上述第1緩衝電路僅將上述頁面資料中之上述第2資料 傳运至上述第2緩衝電路中保持上述第丨資料以外之區 域； 上述第2缓衝電路將上述第1、第2資料一概地寫入對 應於上述第1列位址之頁面。 11.如請求項H)之記憶體系統，其中上述第2緩衝電路將自 上述第i緩衝電路所傳送之上述第2資料傳送至上述控制 m · SS ， 上述控制器針對被傳送之上述第2資料進行錯誤檢 測，於檢測出上述錯誤時進行錯誤訂正，並將亨行了上 述錯誤訂正之上述第2資料傳送至上述第2緩衝電路； 上述控制 保持於上述第2緩衝電路之上述第丨資料及自 器傳送至上述第2緩衝電路之上述第2資料被寫入上述非 12228M000927.doc 1358020 揮發性半導體記憶體β 12. 如請求項11之記憶體系統，其中於上述錯誤檢測結果未 檢測出上述錯誤時，上述控制器不向上述第2緩衝電路 傳送上述第2資料； 保持於上述第2缓衝電路之上述第丨、第2.資料被寫入 上述非揮發性半導體記憶體。 13. 一種卡控制器’其係控制非揮發性半導體記憶體者，且 包含： 主機介面，其可連接於主機，且自上述主機接收寫入 資料及第1列位址；及 運算處理裝置，其對具備分別包含可保持資料之記憶 胞的複數個s己憶塊之上述非揮發性半導體記憶體，依序 輸出第1寫入命令、上述第丨列位址、上述寫入資料及第 2寫入命令，且發出上述第丨列位址之變更命令及與該第 1列位址不同之第2列位址； 上述5己憶塊内之資料係可一概地消除，且於該各個上 述記憶塊内，上述寫入資料係以複數個上述記憶胞之集 合即頁面單位而一概地寫入，上述運算處理裝置根據上 述變更命令，而對上述非揮發性半導體記憶體命令不再 度接收上述寫入資料，而將上述寫入資料寫入對應於上 述第2列位址之上述頁面； 上述第1寫入命令係針對上述非揮發性半導體記憶 體，識別資料寫入動作之開始的命令； 上述第2寫入命令係針對上述非揮發性半導體記憶 122281-1000927.doc ^58020 體’使上述寫人資料寫人上述記憶胞區塊内之命令。 如請求項13之卡控制器，其t上述運算處理裝置於上述 寫入資料之資料大小未滿頁面大小時，發出上述變更命 令及上述第2列位址，並且 上述第2列位址係與不同於對應於上述第〗列位址之上 述記憶塊的上述記憶塊相對應。 15. 如請求項π之卡控制器，其中上述運算處理裝置 於發出上述變更命令時’在向上述非揮發性半導體記 憶體輸出上述寫入資料之後，向上述非揮發性半導體記 憶體依序輸出 >上述變更命令及上述第2列位址； 上述第2寫入命令係於上述第2列位址被輸出後，輸出 至上述非揮發性半導體記憶體。 16. 如請求項13之卡控制器，其中上述運算處理裝置於自上 述主機接收到上述資料之寫入存取之結束或中斷命令 時’判定上述資料之資料大小是否未滿頁面大小。 122281-1000927.doc