TWI354370B - - Google Patents

Download PDF

Info

Publication number
TWI354370B
TWI354370B TW096113849A TW96113849A TWI354370B TW I354370 B TWI354370 B TW I354370B TW 096113849 A TW096113849 A TW 096113849A TW 96113849 A TW96113849 A TW 96113849A TW I354370 B TWI354370 B TW I354370B
Authority
TW
Taiwan
Prior art keywords
film
electrode
variable resistor
electrodes
insulating film
Prior art date
Application number
TW096113849A
Other languages
English (en)
Other versions
TW200746403A (en
Inventor
Yasunari Hosoi
Kazuya Ishihara
Takahiro Shibuya
Tetsuya Ohnishi
Takashi Nakano
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW200746403A publication Critical patent/TW200746403A/zh
Application granted granted Critical
Publication of TWI354370B publication Critical patent/TWI354370B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/023—Formation of the switching material, e.g. layer deposition by chemical vapor deposition, e.g. MOCVD, ALD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H10N70/028—Formation of the switching material, e.g. layer deposition by conversion of electrode material, e.g. oxidation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/068—Patterning of the switching material by processes specially adapted for achieving sub-lithographic dimensions, e.g. using spacers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H10N70/8265—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices on sidewalls of dielectric structures, e.g. mesa or cup type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49082—Resistor making

Description

1354370 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種具備：一方電極、另一方電極及可變 電阻體，前述可變電阻體位於前述一方電極與前述另一方 電極之間，藉由在兩電極間施加電壓脈衝，而電阻變化之 可變電阻元件與其製造方法。 【先前技術】
近年來，取代快閃記憶體之可高速動作的下一代非揮發 性隨機存取記憶體（NVRAM :非揮發性隨機存取記憶體）， 提出有FeRAM (鐵電隨機存取記憶體（Ferr〇e丨⑽士 RAM))、MRAM (磁性 RAM (Magnetic RAM))、pRAM (相 變RAM (Phase Change RAM))等各種裝置構造，從高性能 化、高可靠性化、低成本化及處理整合性之觀點，而進行 激烈的開發競爭。但是，目前此等記憶體裝置各有優缺 點’達到兼具SRAM、DRAM、快閃記憶體之各優點的 「通用記憶體」之理想還很遙遠。 t對此等現有技術，而提出有：使用藉由施加電壓脈後 電阻可逆地變化之可變電阻元件的電阻性非揮發性吃憶韻 ⑽AM (電阻性隨機存取記憶體）（登錄商標）。該結構顯 於圖27。 ’ ’
^ / FIT 、、 艾以兀件為依序層積 部電極203、可變電阻體202及上部電極2〇1之構造， 有藉由在上部電極2()1及下部電極2〇3之間施加電^脈 可使電阻值可逆地變化之性質。其係藉由讀取藉由該 H9150.doc 1354370 性電阻變化動作(以下，稱為「切換動作」）而變化之電阻 值，可實現新型非揮發性半導體記憶裝置之結構。 該非揮發性半導體記憶裝置係分別肖具備可變電阻元件 之複數個記憶胞在列方向及行方向排列成矩陣狀，而形成 記憶胞陣列，纟且配置周邊電路，控制對該記憶抱陣列之 ‘ 各記憶胞寫入、删除及讀取資料之動作而構成。而該記憶 - 胞由於其構成要素之差異，而有：1個記憶胞由1個選擇 φ 電晶體T與1個可變電阻元件R構成（稱為「1T/1R型」）之記 憶胞，及僅由1個可變電阻元件尺構成（稱為「1R型」）之記 憶胞等。其中，1T/1R型記憶胞之結構例顯示於圖28。 圖28係顯示11[7111型記憶胞之記憶胞陣列一種結構例的 等價電路圖。各記憶胞之選擇電晶體τ的閘極連接於字元 線（WL1〜WLn)，各記憶胞之選擇電晶體丁的源極連接於源 極線（SL1〜SLn)(n係自然數）。此外，各記憶胞之可變電阻 元件R的一方電極連接於選擇電晶體丁之汲極，可變電阻元 • 件R之另一方電極連接於位元線（BL1〜BLm)(m係自然數）。 此外，各字元線WL1〜WLn分別連接於字元線解碼器 206，各源極線SL1〜SLn分別連接於源極線解碼器2〇7，各 位元線BL1〜BLm分別連接於位元線解碼器2〇5。而構成依 位址寫入（圖上未顯示），選擇特定之位元線、字元線及源 極線，對記憶胞陣列204内之特定記憶胞進行寫入、刪除 及讀取動作。 圖29係構成圖28中之記憶胞陣列2〇4的一個記憶胞之剖 面模式圖。本結構係由選擇電晶體τ與可變電阻元件R形成 M9150.doc 1354370 一個記憶胞。選擇電晶體T由：閘極絕緣膜2 13、閘極電極 214、及沒極擴散層區域215與源極擴散層區域216而構 成’而形成於形成元件分離區域212之半導體基板211的上 面。此外，可變電阻元件尺由：下部電極218、可變電阻體 2 1 9及上部電極220而構成。另外’本實施形態係作為將可 變電阻體219分配於配置在下部電極218與上部電極22〇之 間的開口部内的構造。不過，如圖2 7所示，亦可將其作為 自上起依序階梯式的構造。 此外，電晶體Τ之閘極電極2 1 4構成字元線，源極線佈線 224經由接觸插塞222而與電晶體τ之源極擴散層區域216電 性連接。此外，位元線佈線223經由接觸插塞221而與可變 電阻元件R之上部電極220電性連接，另外，可變電阻元件 R之下部電極218經由接觸插塞217而與電晶體Τ之汲極擴散 層區域215電性連接。 如此，藉由串聯配置選擇電晶體Τ與可變電阻元件尺之 結構，而成為藉由字元線之電位變化而選出之記憶胞的電 晶體成為接通狀態，再者，構成可選擇性僅寫入或刪除藉 由位元線之電位變化而選出之記憶胞的可變電阻元件R。 圖3 0係顯示1R型記憶胞一種結構例之等價電路圖。各呓 憶胞僅由可變電阻元件R構成，可變電阻元件R之一方電 極連接於字元線（WL1〜WLn)，此外，另一方電極連接於位 元線（BL1〜BLm)。此外，各字元線WL1〜WLn分別連接於 字元線解碼器233，各位元線BL1〜BLm分別連接於位元線 解碼器232。而構成依位址寫入（圖上未顯示），選擇特定之 H9l50.doc (S > 1354370 位元線及字元線，對記憶胞陣列23 1內之特定記憶胞進行 寫入、刪除及讀取動作。 圖3 1係顯示構成圖30中之記憶胞陣列23 1的記憶胞之— 例的立體構造模式圖。如圖3 1所示，上部電極佈線243與 下部電極佈線24 1分別交叉而排列，此等之一方形成位元 線’另一方形成字元線。此外，成為在各電極之交點（通 常稱為「交叉點（Cross point)」）分配可變電阻體242。圖 3 1之例，權宜上係將上部電極243與可變電阻體242加工成 相同形狀’不過，對可變電阻體242之切換動作電性貢獻 之部分’為上部電極243與下部電極241交叉之交叉點區 域0 另外，用於上述圖29中之可變電阻體219或是圖31中之 可變電阻體242的可變電阻體材料，由美國休斯頓大學之
Shangquing Liu及Alex Ignatiev等人提出之藉由在已知具有 超巨大磁性電阻效應之鈣鈦礦材料中施加電壓脈衝，而使 電阻可逆地變化之方法’揭示於下述專利文獻1及非專利 文獻1中。該方法係使用已知具有超巨大磁性電阻效應之 _材料，即使不施加磁場，而在室溫下仍出現複數個 位數之電阻變化的極具劃時代意義者。另外，例示於專利 :獻1之兀件構造令，可變電阻體之材料係使用_型 膜化物之結晶性镨、約、猛氧化物~ΛΧΜη03 (PCM0) 此外，具他可變電阻體材料 獻2耸蝽鈕B 〜外兮刊又獻2及專 獻專瞭解，即使是欽氧化（Ti〇2)膜、錄氧化_膜 Η 9丨 50.doc 1354370 化鋅（ZnO)膜、氧化鈮（Nb205)膜等之過渡金屬元素氧化 物’仍顯示可逆之電阻變化。其中，使用NiO之切換動作 的現象詳細報告於非專利文獻3中。 [專利文獻1]美國專利第6204 139號說明書 [非專利文獻 l]L.iu, S · Q.等人"Electric-pulse-induced reversible Resistance change effect in magnetoresistive films" > Applied Physics Letter 5 vol. 76, pp. 2749-2751, 2000 年 [非專利文獻 2]Η· Pagnia 等人"Bistable Switching in Electroformed Metal-Insulator-Metal Devices" » Phys. Stat.
Sol.(a)，vol. 108, pp. 11-65，1988年 [專利文獻2]曰本特表2002-537627號公報 [非專利文獻3]Baek，I. G.等人"Highly Scalable Nonvolatile Resistive Memory using Simple Binary Oxide
Driven by Asymmetric Unipolar Voltage Pulses" > IEDM 04, PP· 587-590, 2004年 【發明内容】 (發明所欲解決之問題） 再者’上述之非揮發性記憶裝置的資訊重寫動作時，亦 P 在上部電極與下部電極之間施加電性脈衝，使可變電 阻體之電阻達到特定電阻值之前，在可變電阻元件R中流 入瞬變電流。該電流依電阻之變化方向，而稱為寫入電流 或刪除電流》如可變電阻體之材料使用過渡金屬元件之氧 化物時，在使用Ni0之非專利文件3中報告有：於 H9150.doc -10- 1J54370 OJxO.Twm2之電極面積時，寫入電流及刪除電流係】mA裎 度。由於該電流之多寡係依可變電阻體之電性貢獻區域的 積因此，縮小该面積時，可抑制寫入電流及刪除電 流，而可抑制非揮發性記憶裝置之消耗電流。 此外，一般而言，可變電阻體之結晶性良好時，雖可重 • 現性良好地達成穩定切換動作之記憶體元件，不過，該結 • 晶性提高，相對地降低可變電阻體之電阻值。由於可變電 • 阻體之電阻值與可變電阻體之電性貢獻區域的面積成反 比，因此該面積大時，可變電阻元件尺的電阻變小。此種 障況下，1T1R型之記憶胞，於可變電阻元件R之電阻顯著 低於控制電晶體T之接通電阻時，無法在可變電阻體中施 加充分之電壓，而發生無法寫入等之問題。此外，即使是 1R型之記憶胞，亦會發生流入連接於選出之位元佈線或字 兀佈線之非選擇胞的寄生電流變大，供給至該佈線之電壓 不足，而無法寫入的同樣問題。 籲 ®此’只要可縮小可變電阻體之電性貢獻區域的面積， 即可抑制消耗電流，且可重現性良好地製作不致發生無法 寫入而進行穩定之切換動作的記憶體元件。但是，上述之 先前的記憶胞中，可變電阻體之電性貢獻區域的面積，如 1T1R型之g己憶胞，係以圖29之可變電阻體2 19部分之面積 或圖27之上部電極201的尺寸來規定，而iR型之記憶胞係 以圖31之上部電極佈線243與下部電極佈線241交又之交叉 點區域白勺面積來規定。目&，由於可變電阻體之電性貢獻 區域的面積受到此等電極等之製程所規定的最小加工尺寸 1I9150.doc 1354370 (由先痛；影之解γ爱台^ 士 ^ ., 象犯力或蝕刻之加工能力等的製 '線寬尺寸或最小可形成之加工間隔尺 寸）制.力’因此，在縮小化上， .^ J這成之面積有限制。 有鐘於上述問題，本發明之 之雷酞ru 的為獒供—種可變電阻體 -貝獻區域之面積係比製程所制約之最Μ加 微細之面稽的福1 1_ ' 面積 積的構k之可邊電阻元件及其製造方法。 (解決問題之技術手段） 為了達成上述目的，本發明之 乃之了邊電阻兀件之特徵為： ，、係在2個電極間設置可變電阻體， 施加電·脈衝，使前述2個電極門 在“2個電極間 β 1更月J述2個電極間之電阻變化者，且在前 ΓΛ電了極變間雷施加電厂堅脈衝時，在前述2個電極間，電流經 形狀，_ ”線寬都細的線寬形成；前述剖面形狀之 線寬比製程中之最小加卫尺寸小。 狀之 二:，本發明之可變電阻元件的第二特徵為：除了上述 =一特徵外’由比前述2個電極之任一線寬都細的線寬形 成’且為比製程中之最小加工尺寸 η·繈Φ 的線寬之區域係前述 可變電阻體之至少一部分。 〜^ 上述第一及第二特徵之可變電咀 # nr# f 4 P兀件，係不致增大上部 或下。卩電極之佈線電阻，而僅縮小可 雙免阻體之電性首獻 區域之面積的結構。藉此，可減 , 冩入時及刪除時之消耗 電^，可重現性良好地形成不致因 低電阻發生不能寫入而 進订穩疋之切換動作的記憶體元件。 此外’本發明之可變電阻元件的一 的第二特徵為：除了上述 H9l50.doc •12· 135437〇 第二将微，刖 A厶电拽之任一 線寬都細的線寬形&，且為比製程中之最小加工尺寸小的 線寬之區域的平面形狀形成環狀或線狀。 此外’本發明之可變電阻元件的第四特徵為：除了上述 第三特徵外’包含開…其係露出前述2個電極中形成 於下部區域之電極的下部電極上面 心王面或一部分’沿著 前述開口部之内側側壁，或是填充前述開口部内而形成有 前述可變電阻體。 此外，本發明之可變電阻元件的第五特徵為：除了上述 第三特徵外，在前述2個電極中形成於下部區域之電極的 下部電極上部包含絕緣膜’沿著前述絕緣膜之外側側壁而 形成有前述可變電阻體。 上述第四及第五特徵之可變電阻元件，係並非僅依賴曝 光技術所制約之微細化，而藉由自對準之製程以微細之線 寬形成可變電阻體，可使可蠻雷 愛冑阻體之電性貢獻區域的面 積比製程所規定之可加工面積 檟小的結構。藉此，可減低寫 入時及刪除時之消耗電流，可 成低罵 #竹 垔現性良好地形成不致因低 電阻發生不能寫入而進行穩定之切換動作的記憶體元件； /此外，為了達成上述目的，本發明之製造方法的第一特 徵為·其係如上述第四特徵 行伋之本發明之可變電阻元件的製 造方法，且包含··第一步驟， 件的製 材料來層積第—電極膜 曰▲板上沉積電極 、而开少成别述2個電極中形成於下 部區域之電極的下部電極· 、 ^ ^電極’第二步驟，其係在前述下部電 極之上部區域形成第一絕 m s亥第—絕緣膜包含到達該 119150.doc 13
(S 1354370 下。p電極之電極面的開口部；第三步驟，其係沿著前述第 -步帮所形成之前述開口部的内側側壁，或是填充前述開 口部内而形成前述可變電阻體；及第四步驟，其係藉由沉 積電極材料來層積第二電極膜，而形成前述2個電極中形 成於上部區域之電極的上部電極。 上述第一特徵之製造方法，可以比2個電極之任―線寬 都細的線寬而形成，此外，以比製程中最小加工尺寸小之 線寬形成存在於2個電極間之記憶材料體的可變電阻體。 亦即，可以比2個電極之任一線寬都細，且比製程中最小 加工尺寸小，而形成在2個電極間，電流經由可變電阻體 而>’iL動之電流路徑的剖面带业 —_ 扪。j面形狀，而可製造可變電阻體之雷 性貢獻區域的面積被縮小化之可變電阻元件。 ㈣:本發明之製造方法的第二特徵為：.除上述第一特 ^ "述第二步驟包含以下步驟：在前述開口部及 第一絕緣膜上沉積可變電阻體用材〜“ 體用材料膜上沉積第二絕緣膜；除去前述變電阻 述可變電阻體用材料膜之上面露出；及藉_ =膜至前 述開口部之上部區域以外的區域之前述可變雷切積於前 膜，而在前述開口部内形成前述可變電阻冑阻體用材料 此外’本發明之製造方法的第三特徵為··二 特徵外’前述第二步驟係形成前述第—絕上述第- 第-絕緣膜包含到達前述下部電極之至少—，之步驟，該 的開口部’且隔著該開口部，包括在與：^分電極上面 方向上交互連續地排列之第三絕緣膜與^下部電極平行 、四絕緣膜，且前 J19l50.doc 述第一步驟包含以下步驟：在前述複數個下部電極上沉積 前述第三絕緣膜；在前述第三絕緣膜内形成預備開口部， 其係涵蓋前述複數個下部電極中鄰接之2個前述下部電極 的上部區域而形成’且以對該鄰接之2個下部電極的各個 :丨達至少一部分之電極上面之方式貫通；在前述預備開口 部内及前述第三絕緣膜上沉積包含與前述第三絕緣膜不同 材料之虛擬膜；藉由除去層積於前述第三絕緣膜上之前述 虛擬膜，而在前述預備開口部側壁形成包含前述虛擬膜之 $擬側壁膜；在前述虛擬側壁膜之上沉積第四絕緣膜；將 月J述第四絕緣膜平滑化至前述虛擬側壁膜之頂端部分露 出，及藉由除去前述虛擬側壁膜，而形成前述開口部。 。此外’本發明之製造方法的第四特徵為：除了上述第一 ^第三j徵外，前述第三步驟包含以下步驟：在前述開口 P内及刖述第一絕緣膜上沉積可變電阻體用材料膜；及藉 由除去層積於前述第—絕緣膜上之前述可變電阻體用材料 臈，而沿著前述開口部之内側側壁，或是填充前述開口部 内’形成前述可變電阻體。 此外，為了達成上述目的，本發明之製造方法 徵為：並係釦…+.姑 符 ^ 上边第五特徵之本發明之可變電阻元件的製 2法’ 2包含m其係在基板上沉積構成前述 不之第—電極膜及第一絕緣膜，藉由進行前述 電極膜及前述第—^ , 、、’邑緣膜之加工，而形成前述2個電極中 形成於下部 二、 £域之電極的下部電極；第二步驟，其係沿著 月1J 卜te. 之外側側壁及則述第一絕緣膜之外側側壁而 H9l50.doc 15 1354370 形成前述可變電阻體；及 + 料來層積第··電極# . — ^ ’，、係错由沉積電極材 區域之電極的上部電極。 電極中形成於上部 上述第五特徵之製造方法盥 地，可以比2個電極之任方法同樣 .、 線寬都細的線寬而形成，此 極門：比製私中最小加工尺寸小之線寬形成存在於2個電
:間之記憶材料體的可變電阻體。亦即，可製 體之電性貢獻區域的面積被縮小化之可變電阻元件。 此外，：發明之製造方法的第六特徵為··除了上述第五 ’微外’前述第二步驟包含以下步驟：在包含前述第—絕 緣膜之上面的全面上沉積可變電阻體用材料膜；藉由除去 形成於前述第-電極膜之外側側壁及前述第一絕緣膜之外 側側壁以外區域的前述可變電阻體用材料膜，而將前述可 變電阻體形成於前述第-電極膜之外側側壁及前述第—絕 緣膜之外側側壁；在包含前述可變電阻體及前述第一絕緣 膜之上面的全面上沉積第二絕緣膜；及將前述第二絕緣膜 平滑化至前述可變電阻體之上面露出。 此外，為了達成上述目的，本發明之製造方法的第七特 徵為·纟係如上述第二特徵之|發明之可變電p且元件的製 造方法，且可變電阻元件係在2個電極間設置可變電阻 體，藉由在前述2個電極間施加電壓脈衝，使前述2個電極 間之電阻變化，其製造方法包含以下步驟：形成前述2個 電極中任一方之電極；形成前述可變電阻體，其係至少一 部分之平面形狀以比製程中最小加工尺寸小之線寬所形 119150.doc -16 · 丄 354370 成；及形成前述2個電極中之另一方電極。 上述第七特徵之製造方法，由於無須縮小上部或下部電 極之佈線寬，而可以比製程中最小加工尺寸小之線寬形成 至少可變電阻體之一部分的平面形狀，因此可製造可變電 阻體之電性貢獻區域的面積被縮小化之可變電阻元件。 【實施方式】 (發明之效果）
本發明之可變電阻元件’由於將可變電阻體之電性貢獻 區域之在上下電極間施加電壓時，經由可變電阻體而流動 之電流路徑的剖面形狀形成比上下電極之任一電極的線寬 都細，此外’ α比製程中最小加工尺寸小之方式形成其線 寬’因此’可減低寫人時及刪除時之消耗電流，可重現性 良好地形成不致因低電阻發生不能寫人而進行敎之切換 動作的記憶體元件。 以下，參照圖式^說明本發明之可變電阻元件（以下，適 當地簡稱為「本發明元件」）及其製造方法（以下，適當地 簡稱為「本發明方法」）的實施形態。 本發明70件係在上部電極與下部電極之2個電極間設^ 可變電阻體的結構，不過係藉由以比2個電極之任一線， 都’田的線寬形成在2個電極間電流經由可變電阻體而流重 之電机路徑’且將該剖面形狀之線寬形成比製程中之加J =小，而將經由可變電阻體而流動之電流路徑限制為勒 二：：的結構。以·F，特別針對該電流路徑之剖面形狀 刖、’。構縮小化之可變電阻體的製造步驟進行說明。 il9150.doc -17- 1354370 <第一種實施形態> 參照圖1〜圖5 實施形態（以下，
圖1係顯示本實施形態之本發明元件的剖面模式圖。如 圖1所示’本實施形態之本發以件之構造包含：形成於 基底基板5上之下部電極佈線丨與上部電極佈線4,及在上 下電極佈線間作為記憶材料體之可變冑阻體3，並且包含 導電性材料之突起電極物2與下部電極i連接，並在突起電 極物2之頂端部形成有可變電阻體3。 將如此構成之本發明元件適用於1R型之記憶胞的情況為 例說明如下。圖2係顯示1R型之記憶胞陣列之平面模式 圖。此外，圖3及圖4係顯示本實施形態中之本發明元件的 之X-X1線’亦即沿著上部電極佈線TE的剖面模式圖，與沿
說明本發明元件及其製造方法的第—種 適當地稱為「本實施形態」）。 製造步驟之圖，並藉由圖3(a)〜圖4(g)依各步驟順序顯示 (受紙面限制而分成2個圖式）。圖3及圖4中，將沿著圖2中 著Y-Y’線’亦即沿著下部電極佈線BE的剖面模式圖分別顯 示於左右。 以下，參照圖3及圖4，說明本實施形態中之本發明元件 的製造步驟。 首先，在適當地形成周邊電路等（圖上未顯示）之半導體 基板16上形成基底絕緣膜1 5。本實施形態係以膜厚1 5 〇 〇 nm之厚度沉積BPSG (硼磷矽酸玻璃）膜15後，進一步藉由 將其表面以所謂CMP法（化學機械研磨法：chemical Mechanical Polishing Method)，研磨至半導體基板16表面 119150.doc -18· 1354370 上之BPSG膜15之厚度為8〇〇 nm,而將其表面予以平坦 化。繼續，在其上沉積成為下部電極佈線之材料膜丨丨。本 實施形態係以濺鍍法分別依序沉積：厚度5 nm之鈦（Ti) 膜、厚度20 nm之氮化鈦（TiN)膜、厚度2〇〇⑽之鋁銅 (AICU)膜、厚度5⑽之鈦膜及厚度刚nm之氮化鈦膜者 (氮化鈦/鈦/鋁-銅/氮化鈦/鈦之疊層構造）。進一步，在成 為下部電極佈線之材料膜11上，以CVD (化學汽相沈積)法 • 沉積15〇nm之氮化石夕膜17。其後，藉由將藉由光微影之方 法，圖案化成圖2之下部電極佈線扯所示之L/s (線&空間） 形狀的抗蝕層（圖上未顯示）作為遮罩，蝕刻氮化矽膜”及 成為下部電極佈線之材料膜n，而形成下部電極佈線。而 後，如圖3(a)所示，在其上，以CVD法沉積_⑽之氧化 矽（Si02)臈 18。 其次’如圖3(b)所示，藉由以CMp法將氧化石夕膜^研磨 至氮化矽膜17之表面程度，而將表面予以平坦化，並且使 ♦ 氮化石夕膜17表面露出。平坦化方法並不限定於CMP法，亦 可使用包含：旋塗法、旋塗法與回敍法之組合的任意適切 的平坦化技術。 其-人，如圖3(c)所示，藉由使用下游（D_ 型之 二氟化氮（NF3)電漿的乾式餘刻法，對氧化石夕膜^及成為 下部電極佈線之材料㈣選擇性除去氮化石夕❹，而形成 開口。P A。氮化石夕膜17之除去方法並不限定於乾式钱刻 法’亦可藉由包含熱磷酸處理之濕式蝕刻法來除去。 其次，如圖3(d)所示，以賤鍵法全面沉積4〇⑽厚度之
119150.doc -19· 1354370 成為突起電極物之一種材料膜的氮化鈦膜12。此時，沿著 開口部A内之内側側面而形成之氮化鈦膜12的厚度如可為 20 nm。而後，以CVD法全面沉積6〇〇 nrn厚度之氧化矽膜 19 °另外，由於氮化鈦膜12係沿著開口部A而形成，因此 並非填充開口部A内。 其次’藉由以CMP法研磨氧化矽膜19至氮化鈦膜12之表 面程度’將表面予以平坦化，並且使氮化鈦膜12表面露 出。其後’如圖4(e)所示’藉由回蝕法除去開口部a以外 之氧化石夕膜18上的氮化鈦膜12，而形成包含氮化鈦膜之突 起電極物12。 其次’藉由在包含氧之250〜45(TC的氣氛下進行熱氧 化’而如圖4(f)所示’形成使包含氮化鈦膜之突起電極物 12露出的頂端部分氧化所形成之一種可變電阻體的氧化鈦 膜13。本實施形態之可變電阻體為氧化鈦膜，不過，藉由 適當地調整氡化溫度、氧濃度等之氧化條件，亦可為具有 可變電阻特性之Ti02.xNx膜。 其次，全面沉積成為上部電極佈線之材料膜14。本實施 形態係以藏鍍法分別依序沉積：厚度2〇 nm之氮化欽膜、 厚度200 nm之鋁銅膜、厚度5 nm之鈦膜及厚度1〇〇 nm之氮 化鈦膜（氮化鈦/鈦/紹-銅/氮化鈦之疊層構造卜其後，藉由 將藉由光微影之方法，圖案化成圖2之上部電極佈線丁£所 示之L/S (線&空間）形狀的抗蝕層（圖上未顯示）作為遮罩， 钮刻成為上部電極佈線之材料膜14，而形成上部電極佈線 14。進一步如圖4(g)所示’沉積層間絕緣膜2〇，而形成對 119150.doc •20· 上部電極佈線14及下部電極佈線u之接點及金屬佈線（圖 上均未顯示）。 如此形成之可變電阻元件，可比先前結構縮小可變電阻 體與電極之接觸面的面積。就這一點，參照圖式說明如 下。 圖5係比較先前結構之可變電阻元件與本實施形態中之 可變電阻元件的平面模式圖。圖5(a)顯示先前結構者，圖 5(b)顯示本實施形態之結構。 如圖5(a)所示，先前之1R型之記憶胞中，下部電極佈線 121與上部電極佈線122交又之區域si (圖中之斜線部）的交 又點部分，係可變電阻體之電性貢獻的區域。 而本實施形態之可變電阻元件，因為係下部電極佈線 1 23之佈線上區域中，僅在邊界側的一部分區域形成突起 電極物而與上部電極佈線電性連接的結構，所以該突起 電極物與上部電極佈線124之交又點部分的區域S2 (圖中之 斜線部）為可變電阻體之電性貢獻的區域。 區域S2雖形成至少具有突起電極物之膜厚部分寬度的線 狀之形狀，不㉟，比&前可變電阻元件中之區域si縮小其 面積。由於突起電極物可以自對準之製程而形成，因此可 藉由調整膜厚而任意改變其面積。 亦即，本實施形態之結構，因為與先前結構之接觸面積 比較’可縮小接觸面積，所以藉由該元件構成非揮發性記 憶裝置，可抑制消耗電流，且可重現性良好地製作不致發 生不能寫入而進行穩定之切換動作的記憶體元件。 JI9i50.doc -21 - 1354370 另外’上述沉積之絕緣 巴緣膜為乳化矽膜18及氧化矽膜19， 不過’絕緣膜並不限定於急彳μ 氧化矽膜’亦可使用包含氮化矽 膜、聚酿亞胺膜、氧氣彳卜功+ 夕（SiOF)膜之任何適切的絕緣 膜。另外，絕緣膜之沉積可# # Up _ u 谓J便用脈衝化雷射沉積、射頻濺 鍍、電子束蒸發、熱蒸路、古地 〜有機金屬沉積、旋塗沉積及包 含有機金屬化學氣相生長之杯彳 我之任何適切的沉積技術來沉積。
以下之各種實施形態中亦同。 <第二種實施形態> 參照圖6〜圖9說明本發明元件及其製造方法之第二種實 施形態(以下，適當地稱為「本實施形態」）。另外，就與 第一種實施形態重複之步驟，圮葡苴匕 ^ 圯戰具要曰，並且適當地省 略其詳細之說明。
圖6係顯示本實施形態之本發明元件的剖面模式圖。如 圖6所示’本實施形態中之本發明元件的構造包含：形成 於基底基板55上之下部電極佈線51與上部電極佈㈣，以 及在上下電極間作為記憶材料體之可變電阻體53，並且包 含導電性材料之突起電極物52與下部電極51連接突起電 極物52與上部電極54經由可變電阻體幻而連接。 其次，將本實施形態之本發明元件之製造方法適用於圖 2所示之1R型之記憶胞之情咖而說明如了。圖7及圖8 係顯不本實施形態中之本發明元件的製造步驟圓，並藉由 =⑷〜圖8(g)依各步驟順序顯示（受紙面限制而分心個曰圖 圓7及圖8中’將沿著顯示^型之記憶胞陣列之圖2中 的X-X線’亦即沿著上部電極佈線TE的剖面模式圖，與沿 U9l50.doc •22· 1354370 著γ-γι線，亦即沿著下部電極佈線BE的剖面模式圖分別顯 示於左右。 首先’在適當地形成周邊電路等（圖上未顯示）之半導體 基板66上形成基底絕緣膜65。本實施形態與第一種實施形 態同樣地’係以膜厚1 500 nm之厚度沉積BPSG膜65後，進 一步藉由將其表面以所謂CMP法研磨至半導體基板66表面 上之BPSG膜65之厚度為800 nm，而將其表面予以平坦 化繼續’在其上沉積成為下部電極佈線之材料膜61。本 實施形態係以濺鍍法分別依序沉積：厚度5 nm之鈦膜、厚 度20 nm之氮化鈦膜、厚度2〇〇⑽之銘銅膜、厚度5 _之 鈦膜及厚度100 nm之氮化鈦膜者（氮化鈦/鈦/鋁銅/氮化鈦/ 鈦之疊層構造）。進一步，在成為下部電極佈線之材料膜 61上，以CVD法沉積150 nm之氮化矽膜67 ^其後，藉由將 藉由光微影之方法，圖案化成圖2之下部電極佈線BE所示 之L/S (線&空間）形狀的抗蝕層（圖上未顯示）作為遮罩，蝕 刻氮化矽膜67，抗蝕層除去後，藉由將氮化矽膜67作為遮 罩，及蝕刻成為下部電極佈線之材料膜61，而形成圖7(a) 所示之下部電極佈線。 其次’如圖7(b)所示’以濺鍍法全面沉積成為突起電極 物之種材料膜的氮化欽膜62達40 nm之厚度。此時，可 將形成於下部電極61之側壁的氮化鈦膜62的厚度如形成約 20 nm ° 其-人’進行回蝕加工至完全除去基底絕緣膜65上及氮化 夕膜67上的氮化欽膜62。藉由該步驟，而如圖7(c)所示， H9l50.doc -23- 1354370 涵蓋下部電極61與氮化矽膜67之側壁而保留氮化鈦膜62。 其次，如圖7(d)所示，以CVD法全面沉積氧化矽膜68達 600 nm之厚度。 其次’如圖8(e)所示，藉由以CMP法將氧化矽膜68研磨 至氮化鈦膜62之上面程度，將表面予以平坦化，並且使氮 化鈦膜62之一部分露出。平坦化方法並不限定於cMp法，
亦可使用包含：旋塗法、旋塗法與回蝕法之組合的任意適 切之平坦化技術。 其次，如圖8(f)所示，藉由在包含氧之25〇〜45〇。〇的氣氛 下熱氧化包含氮化鈦膜之突起電極物62的露出部分，而形 成作為一種可變電阻體之氧化鈦膜63。 其次，全面沉積成為上部電極佈線之材料膜64。本實施 形態係以濺鍍法分別依序沉積：厚度2〇 nm之氮化鈦膜、 厚度2〇0nmi鋁銅膜、厚度5nm之鈦膜及厚度i〇〇nm之氮 化鈦膜（氮化鈦/鈦/鋁-銅/氮化鈦之疊層構造）。其後，藉由
將藉由光微影之方法’圖案化成圖2之上部電極佈線册斤 不之L/S (線&空間）形狀的抗蝕層（圖上未顯示）作為遮罩， 姓刻成為上部電極佈線之材料膜64，而形成上部電極佈線 64。進-步如圖8(g)所*，沉積層間絕緣膜69，而形成對 上部電極佈線64及下部電極佈線61之接點及金屬佈線（圖 上均未顯示）。 本實施形態之結構係上部電 由可變電阻體53而連接，突起 側壁連接。如此形成之可變電 極佈線54與突起電極物52經 電極物52與下部電極51在其 阻元件與上述各種實施形態 U9l50.doc -24- 相同 可比先前結構縮小可變 積。 電阻體與電極之接觸面的 面 電阻元件與本實施形態中之 圖9(a)顯示先前結構者，圖 另外，圖9(a)與圖5(a)所示之 圖9係比較先前結構之可變 可變電阻元件的平面模式圖。 9(b)顯示本實施形態之結構。 結構相同。 本貫施形態之可變雷阻 力件’因為係僅在下部電極佈線 12 5之外側侧面區域报忐* & & - $成大起電極物，而連接該突起電極 物’、上#電極佈線126之結構，所以該突起電極物與上部 電極佈線126之父又點部分的區域s3 (圖中之斜線部）成為 可變電阻體之電性貢獻區域。 區域S3雖形成至少具有突起電極物之膜厚部分的寬度之 線狀的形狀，但是比先前之可變電阻元件中的區域si縮小 其面積。由於突起電極物可以自對準之製程形成，因此可 藉由調整膜厚而任意改變其面積。 亦即’本實施形態之結構與上述各種實施形態之結構相 同^為與先前結構之接觸面積比較，可縮小接觸面積， 所以藉由該7C件構成非揮發性記憶裝置，可抑制消耗電 流’且可重現性良好地製作不致發生不能寫入而進行穩定 之切換動作之記憶體元件。 另外，本實施形態係藉由使突起電極物62之露出部分氧 化’而形成可變電阻體，不％，亦可為藉由在突起電極物 62之上面形成作為可變電阻體之材料膜之如氧化鈦膜，而 形成可變電阻體者。 119150.doc • 25· 1354370 <第三種實施形態> 參照圖10〜圖13，說明本發明元件及其製造方法的第三 種實把形態（以下，適當地稱為「本實施形態」）。 圖10係顯示本實施形態之本發明元件的剖面模式圖。如 圖10(a)所示，本實施形態中之本發明元件的構造包含：形 • 成於基底基板104上之下部電極佈線103與上部電極佈^ 101，以及在上下電極佈線間作為記憶材料體之可變電阻 • 體102，並且與下部電極佈線103連接之可變電阻體1〇2形 成下部電極佈線103之兩端上方的區域部分向上部電極佈 線101犬出之犬起形狀。藉此，成為可變電阻體與上部 電極佈線101之接觸面的剖面形狀形成比下部電極佈線 之線寬細，流經可變電阻體102之電流以與上部電極佈線 101接觸之狹窄剖面限制，且具有微細之電流路徑的適合 可變電阻體。 此外’如圖10(b)所示’本實施形態中之本發明元件的 • 構造包含：形成於基底基板108上之下部電極佈線ι〇7與上 部電極佈線105，以及在上下電極佈線間作為記憶材料體 之可變電阻體106 ’並且可變電阻體1〇6僅形成於下部電極 佈線107之兩端上方的區域。藉此，可變電阻體1()6與上部 電極佈線1〇5及下部電極佈線1〇7之各個接觸面的剖面形狀 均形成比下部電極佈線1 〇 7之線寬細。 將如此構成之本發明元件適用於圖2所示之汉型之記憶 胞之情況，以圖10⑷所示之可變電阻元件為例說明如下。 圖11及圖12係顯示本實施形態中之本發明元件的製造步驟 119l50.doc -26- < s 1354370 圖，並藉由圖11(a)〜圖12⑴依各步驟順序顯示（受紙面限制 而分成2個圖式）。圓丨丨及圖12中，將沿著圖2中的χχ| 線，亦即沿著上部電極佈線ΤΕ的剖面模式圖，與沿著γ_Υ， 線，亦即沿著下部電極佈線ΒΕ的剖面模式圖分別顯示於左 七。
/ W 以下，參照圖11及圖i2說明本實施形態中之本發明元件 的製造步驟。 首先，在適當地形成周邊電路等（圖上未顯示）之半導體 基板11 5上形成基底絕緣膜114。本實施形態係以膜厚1500 nm之厚度沉積BPSG (硼磷矽酸玻璃）膜114後，進一步藉由 將其表面以所謂CMP法（化學機械研磨法；chemical Mechanic^ P〇丨ishing Meth〇d)，研磨至半導體基板表面 上之BPSG膜114之厚度為800 nm，而將其表面予以平坦 化。繼續，在其上沉積成為下部電極佈線之材料膜US。 本實施形態係以濺鍍法分別依序沉積：厚度5 nm之鈦膜' 厚度20 nm之氮化鈦膜、厚度2〇〇 nmi鋁銅膜、厚度$打爪 之鈦膜及厚度100 nm之氮化鈦膜者（氮化鈦/鈦/鋁銅/氮化 鈦/鈦之疊層構造p進一步，在成為下部電極佈線之材料 臈Π3上，以CVD (化學汽相沈積）法沉積i5〇 氮化矽 膜U6。其後，藉由將藉由光微影之方法，圖案化成圖二之 下部電極佈線BE所示之L/S (線&空間）形狀的抗蝕層（圖上 未顯示）作為遮罩，蝕刻氮化矽膜116及成為下部電極佈線 之材料膜1Π，而形成下部電極佈線。而後，如圖u⑷所 示，在其上，以CVD法沉積600 nm之氧化矽膜117。 H9150.doc -27- 1354370 其次，如圖11(b)所示，藉由以CMP法將氧化矽膜117研 磨至氮化矽膜116之表面程度，而將表面予以平坦化，並 且使氮化矽膜116表面露出。平坦化方法並不限定於 法亦可使用包含·权塗法、旋塗法與回姑法之組合的任 意適切的平坦化技術。 其次，如圖11(c)所示，藉由使用下游型之三氟化氮電漿 的乾式勉刻法，對氧化矽膜117及成為下部電極佈線之材 料膜113選擇性除去氮化矽膜116，而形成開口部118 ^氮 化石夕膜11 6之除去方法並不限定於乾式蝕刻法，亦可藉由 包含熱磷酸處理之濕式蝕刻法來除去。 其次，將可變電阻體之一種材料膜的氧化鈦膜112予以 全面成膜。該成膜方法之一例，本實施形態係在基板溫度 350°C〜400°C下，使四氯化鈦（TiC14)與氧反應，而沉積氧 化鈦膜的CVD法來製作。沉積於氧化矽膜丨丨7上之氧化鈦 膜Π2的厚度為25 nm，可將沿著開口部us内之内側側面 所形成之氧化鈦膜112的厚度如形成20 nm。此外，由於係 沿著開口部11 8而形成氧化鈦膜1，因此並非填充開口部 118内。而後’如圖11(d)所示，進一步在其上以cvd法全 面沉積氧化矽膜119達600 nm之厚度。 其次’藉由以CMP法研磨氧化矽膜119至氧化鈦膜112之 表面程度’將表面予以平坦化，並且使氧化鈦u 2表面露 出。其後，如圖12(e)所示，藉由回蝕法除去開口部丨丨8以 外之氧化矽膜Π7上的氧化鈦膜112，而形成包含氧化鈦 膜’且下部電極佈線113之兩端上方的區域部分突出之形 H9150.doc -28- 1354370 狀的可變電阻體〗12。
八人王面/儿積成為上部電極佈線之材料膜ui。本實 ，例係以滅鍍法分別依序沉積：厚度20 nm之氮化欽膜、 厚度200 nm之鋁銅膜、厚度5 nm之鈦膜及厚度1〇〇订111之氮 化鈦膜（氮化鈦/敍/链.鋼/氮化欽之疊層構造）。其後，藉由 將藉由光微影之方法’圖案化成圖2之上部電極佈線職 丁之L/S (線&空間)形狀的抗蝕層(圖上未顯示)作為遮罩， 蝕刻成為上部電極佈線之材料膜lu，而形成上部電極佈 線hi。進-步如圖12(f)所示，沉積層間絕緣膜i2G，而形 成對上uP電極佈線i丨丨及下部電極佈線丨丨3之接點及金屬佈 線（圖上均未顯示）。 以上之製造步驟的說明，係以適用圖10(a)之可變電阻元 件為例。就圖H)⑻之可變電阻元件，可藉由將圖u⑷之 步驟，作為於全面沉積氧化鈦膜112後，#由進行回蝕之 加工至完全除去氧化妙膜117上之氧化欽膜112，而僅在開 口部118之内側側面，以所謂側壁狀地保 而後，進-步在其上™全面沉積氧切膜119而 形成。 如此形成之圖H)⑷及圖10⑻所*的可變電阻元件，可 比先前結構缩小可變電阻體與電極之接觸面 一點，參照圖式說明如下。 的面積◊就這 圖1 3係比較先前結構之可變 可變電阻元件的平面模式圖。 1 3 (b)顯示本實施形態之結構。 電阻元件與本實施形態中之 圖13(a)顯示先前結構者，圖 另外，圖13(a)與圖5(a)所示 H9150.doc -29- 1354370 之結構相同。 如圖13(a)所示，先前之以型之記憶胞巾，下部電極佈 m與上部電極佈線122交又之區域Sl (圖巾之斜線部）的 父又點部分，係可變電阻體之電性貢獻的區域。 而本實施形態之可變電阻元件，因為係下部電極佈線91 之佈線上區域中’僅在邊界側的—部分區域（圖中之虛線 區域）形成可變電阻體’而與下部電極佈線電性連接的結 構’所以該可變電阻體與上部電極佈線92之交又點部分的 區域S4 (圖中之斜線部)顯示在上下電極間，經由可變電阻 體而机動之電流路徑的剖面區域，且形成可變電阻體之電 性貢獻的區域。 區域S4雖形成至少具有形成於下部電極佈線”之兩端區 域上的可變電阻體之膜厚部分寬度的線狀之形狀，不過， 比先前可變電阻元件中之區域81縮小其面積。此外，由於 該可變電阻體可以自對準之製程而形成，@此可藉由調整 膜厚而任意改變其面積。 亦即，本實施形態之結構，因為與先前結構之接觸面積 比較’可縮小接觸面積，所以藉由該元件構成非揮發性記 憶裝置，可抑制消耗電;泉，且可重現性良好地製作不致發 生不能寫入而進行穩定之切換動作的記憶體元件。 另外，本實施形態於圖12(e)之步驟中，係形成可變電阻 體之氧化鈦膜112的頂端與氧化矽膜丨17表面概略相同水平 面，不過並不限定於此。基於調整上下電極相對之方向的 可變電阻體厚度之目的，亦可對氧化鈦膜112進一步實施 119150.doc -30. 1354370 蝕刻，藉由使氧化鈦膜112之頂端在氧化矽膜117表面之下 面，而減少該可變電阻體之厚度。此種結構就圖1〇〇>)亦 同0 <第四種實施形態> 參照圖14〜圖1?，說明本發明元件及其製造方法的第四 種實施形態（以下’適當地稱為「本實施形態」）。
圖14係顯不本實施形態之本發明元件的剖面模式圖。如 圖14所示，本實施形態中之本發明元件的構造包含：形成 於基底基板134上之下部電極佈線133與上部電極佈線 13 1，以及在上下電極間作為記憶材料體之可變電阻體 132，並且與下部電極佈線133連接之可變電阻體132形成 向上部電極佈線131突出之形狀。藉此，形成可變電阻體 132與上部電極佈線131之接觸面的剖面形狀比下部電極佈 線133之線寬細。 其次，將本實施形態之本發明元件的製造方法適用於圖
2所示之1R型之記憶胞之情況為例說明如下。圖15及圖Μ 係顯示本實施形態中之本發明元件的製造步驟圖，並藉由 圖15⑷〜圖16(f)依各步驟順序顯示（受紙面限制而分成2個 圖式)。圖15及圖16中，將沿著顯示_之記憶胞之圖2中 的X-X，線，亦即沿著上部電極佈線TE的剖面模式圖，與沿 著W線’亦即沿著下部電極佈線BE的剖面模式圖分別= 示於左右® ‘ 首先，在適當地形成周邊電路等（圖上去 _ 、口上禾顯不）之半導體 基板145上形成基底絕緣膜144。本實施形熊盘_ 罘二種實施 119l50.doc -31 · 1354370 形態同樣地，係以膜厚1500 nm之厚度沉積Β·膜i44 後’進-步藉由將其表面以所謂CMp法，研磨至半導體基 板145表面上之51>8(}膜144之厚度為8〇〇 nm，而將表面予 以平坦化。繼續，在其上沉積成為下部電極佈線之材料膜 ⑷。本實施形態係以_法分別依序沉積：厚度5⑽之 鈦膜、厚度20 nm之氮化鈦膜、厚度2〇〇 nm之鋁銅膜厚 度5 nm之鈦膜及厚度100 nm之氮化鈦膜者（氮化鈦/鈦/紹_ 銅/氮化鈦/鈦之疊層構造p進一步，在成為下部電極佈線 之材料膜143上，以CVD法沉積15〇 nm之氮化矽膜146。其 後，藉由將藉由光微影之方法，圖案化成圖2之下部電極 佈線BE所示之L/S (線&空間）形狀的抗姓層（圖上未顯示） 作為遮罩，蝕刻氮化矽臈146，抗蝕層除去後，藉由將氮 化矽膜146作為遮罩，蝕刻成為下部電極佈線之材料膜 143，而形成圖i5(a)所示之下部電極佈線。 其次，如圖15(b)所示，以CVD法全面沉積成為可變電 阻體之一種材料膜的氧化鈦膜142達25 nm之厚度。此時， 可將形成於下部電極143之側壁的氧化鈦膜142之厚度如形 成約20 nm。 其次，進行回蝕之加工至完全除去基底絕緣膜144上及 氮化矽膜146上的氧化鈦膜142。藉由該步驟，如圖15(幻所 示，涵蓋下部電極143與氮化矽膜146之側壁，而突起狀地 保留包含氧化鈦膜之可變電阻體142。 其次，如圖15(d)所示，以CVD法全面沉積氧化矽膜147 達600 nm之厚度。 119150.doc -32- 1354370 其次，如圖16(e)所示，藉由以CMP法將氧化矽膜ίο研 磨至氧化鈦膜142及氮化矽膜146之上面程度，而將表面予 以平坦化，並且使氧化鈦膜142之一部分露出。平坦化方 法並不限疋於CMP法，亦可使用包含：旋塗法、旋塗法與 回钱法之组合的任意適切的平坦化技術。 其次，全面沉積成為上部電極佈線之材料膜141。本實 施例係以濺鍍法分別依序沉積：厚度2〇 nm之氮化鈦膜、
厚度200 nmt鋁銅膜、厚度5 nm之鈦膜及厚度1〇〇 nm之氮 化鈦膜（氮化鈦/鈦/鋁-銅/氮化鈦之疊層構造卜其後，藉由 將藉由光微影之方法，圖案化成圖2之上部電極佈線丁£所 示之L/S (線&空間）形狀的抗蝕層（圖上未顯示）作為遮罩， 蝕刻成為上部電極佈線之材料膜141，而形成上部電極佈 線⑷。進-步如圖16(f)所示，沉積層間絕緣膜148，而形 成對上部電極佈線141及下部電極佈線143之接點及金屬佈 線（圖上均未顯示）。 本實施形態之結構，係可變雷舻 丁 J更電阻體自下部電極佈線向上 部電極佈線突出之形狀，且突妞 五犬起狀之可變電阻體與下部電 極佈線以其側壁連接之fcb i签 ,, 接之、4。如此形成之可變電阻元件， 與上述各種實施形態相同，卜春义 比先刖結構可縮小可變電阻體 與電極之接觸面的面積。 圖17係比較先前結構之可變 5電阻7C件與本實施形態中之 可變電阻元件的平面模式圖。 ^圖17(a)顯不先前結構者，圖 1 7(b)顯示本實施形態之社播 “<、.。構。另外，圖17(a)與圖13( 示之結構相同。 119l50.doc • 33 - 1354370 本實施形態之可變電阻元件，因為係僅在下部電極佈線 93之外側側面區域（圖中之虛線區域）形成突起狀之可變電 阻體，且連接該可變電阻體與下部電極佈線93之結構，所 以該了邊電阻體與上部電極佈線94之交又點部分的區域 S5 (圖中之斜線部）成為可變電阻體之電性貢獻區域。 區域S5雖形成至少具有突起狀之可變電阻體之膜厚部分 寬度的線狀之形狀，不過，比先前可變電阻元件中之區域 S1縮小其面積。由於突起狀之可變電阻體可以自對準之製 程而形成，因此可藉由調整膜厚而任意改變其面積。 亦即，本實施形態之結構，與上述各種實施形態之結構 相同，因為與先前結構之接觸面積比較，可縮小接觸面 積’所以藉由該元件構成非揮發性記憶裝置，可抑制消耗 電流，且可重現性良好地製作不致發生不能寫入而進行穩 定之切換動作的記憶體元件。 <第五種實施形態> 參照圖18及圖19說明本發明元件及其製造方法之第五種 實施形態（以下’適當地稱為「本實施形態」）。 上述第三及第四實施形態係以適用於汛型之記憶胞的情 況為例作說明，不過本發明並不限定於此。本實施形態係 以適用於1T/1R型之記憶胞之情況的可變電阻元件及其製 造方法為例，而說明如下。 圖18係顯示本實施形態中之本發明元件的製造步驟圖， 並藉由圖18(a)〜圖18(g)依各步驟順序顯示。 首先，如圖18(a)所示，按照熟知之順序，在半導體基板 119150.doc •34· 1354370 1 5 1上形成選擇電晶體T。亦即，在形成元件分離區域1 52 之半導體基板1 5 1上形成由閘極絕緣膜丨53、閘極電極1 54 及擴散層之汲極區域155以及源極區域156而構成的選擇電 晶體Τ。其後’在其上形成基底層間絕緣膜丨5 7。本實施形 態係以膜厚為1200 nm之厚度沉積BPSG膜後，進一步藉由 以所谓CMP法研磨其表面至閘極電極154上之BPSG膜的厚 度成為400 nm，而使表面平坦化者。 φ 其次’如圖18(b)所示，形成連接下部電極159與汲極區 域155之接觸插塞158。該接觸插塞158藉由如將藉由熟知 之光微影之方法予以圖案化的抗蝕層作為遮罩，而蝕刻基 底層間絕緣膜157，來開設到達選擇電晶體丁之汲極區域 155的接觸孔158，而後，於沉積導電性多晶矽膜後，藉由 CMP法實施研磨，完全除去基底層間絕緣膜】$ 7上之導電 性多晶矽膜，僅在接觸孔158内保留導電性多晶矽膜而形 成。此外，下部電極159藉由以濺鍍法沉積15〇 nm之氮化 • 鈦膜，將藉由光微影之方法而圖案化之抗钱層作為遮罩， 將其貫施加工而形成。 其次，以CVD法全面沉積氧化矽膜16〇達6〇〇 nm之厚度 後’進-步藉由以所謂CMp法研磨其表面至下部電極二 上之氧切膜16〇的厚度為2⑽nm，而將表面予以平坦 化。平坦化之方法並不限定於CMp法，亦可使用包含旋塗 法、旋塗法與回敍法之組合的任意適切之平坦化技術予以 平坦化。而後’藉由光微影之方法與蝕刻將氧化矽膜⑽ 予以圖案化，而如叫)所示，形成到達下部電極I”之 119150.doc -35 . 1354370 開口部1 6 1。 其次’如圖1 8(d)所示’以CVD法全面沉積成為可變電 阻體之—種材料膜的氧化鈦膜162達25 nm之厚度。此時， 如可將形成於開口部16 1内之側面的氧化鈦膜1 62之厚度形 成約20 nm。其後，以cvd法全面沉積氧化矽膜163達6〇〇 nm之厚度。
其次’藉由以CMP法研磨氧化矽膜163至氧化鈦膜i62表 面程度’而將表面予以平坦化，並且使氧化鈦膜162露 出。其後’如圖18(e)所示’藉由回蝕法除去開口部ι61以 外之氧化矽膜16〇上的氧化鈦膜162，而形成包含氧化鈦膜 之可變電阻體162。 八人，全面沉積成為上部電極佈線之一種材料膜的氮化 鈦膜164 ^本實施形態係以濺鍍法形成膜厚i5〇 nm之氮化 鈦膜者。而後’如圖18(f)所示’藉由光微影之方法與蝕刻 予以圖案化’ #包含氮化鈦膜之上部電極164予以加工，
而形成包含上部電極164、可變電阻體162及下部電極159 的可變電阻元件R。 ，其次’可變電阻元似上之層間絕_，係藉由⑽ 形成氧化石夕膜165，其後，如圖18(g)所示，形成：盘上 電㈣4經由接觸插塞166而電性連接之位元佈線⑹， 與源極區域156經由接觸插塞167而電性連接之源極佈 1 69 〇 119150.doc •36· 1354370 圖19係1T/1R型之記憶胞中，比較先前結構之可變電阻 元件與本實施形態中之可變電阻^件的平面模式圖。圖 19(a)顯示先前結構者，圖19(b)顯示本實施形態之結構。 先前結構之情況，可變電阻體之電性貢獻區域的面積， 如圖27之構造，係相當於上部電極或下部電極之任何一方 電極的面積，圖29之構造係相當於形成於上下電極間之開 口部分的面積。亦即如圖19⑷所示，藉由加卫尺寸而規定 之開口部區域127與可變電阻體之電性貢獻區域％ (圖中之 斜線部）大致一致。 而本實施形態之可變電阻元件，因為形成具有沿著圖 19⑻所示之開口部區域95之内側而突起之部分的可變電阻 體，所以該突起部分之可變電阻體與上部電極或下部電極 之重邊。P釦的區域S7 (圖中之斜線部），形成可變電阻體之 電性貢獻區域。區域S7雖形成至少具有突起狀部分之可變 電阻體之膜厚部分的寬度的方形環狀之形狀，但是其面積 比先前之可變電阻元件中的區域S6縮小。由於突起狀部分 之可變電阻體可以自對準之製程而形成因此可藉由調整 膜厚而任思改變其面積。此外，依開口部之形狀，即使可 變電阻體之突起狀部分的平面性形狀為矩形環狀或輪環 狀’其效果相同。 另外，本實施形態係以在開口部内形成具有突起之部分 的可變電阻體之方法作說明，但是，亦可藉由與第三種實 細形態之圖10(b)相同之結構而僅在開口部161之内側側面 形成可變電阻體i 62 ^此外，其他變形例之結構，亦可藉 J19150.doc •37· 1354370 由與第四種實施形態相同之順序，而在下部電極⑹之側 壁突起狀地形成可變電阻體。 <第六種實施形態> 參照圖20〜圖25，說明本發明元件及其製造方法的第六 種實施形態（以下，適當地稱為「本實施形態」 圖20係顯示本實施形態之本發明元件的剖面圖。如圖 2〇⑷所示，本實施形態中之本發明元件的構造包含：形成 於基底基板174上之下部電極佈線173與上部電極佈線 171，以及在上下電極間作為記憶材料體之可變電阻體 m ’並且與上部電極佈線171連接之可變電阻m形成 向下部電極佈線173突出之突起形狀。藉此，形成可 阻體m與下部電極佈線173之接觸面的剖面形狀比 極佈線173之線寬細。 电 此外’如圖尋）所示，本實施形態中之本發明 構造包含··形成於基底基板178上之下部電極佈 上 料極佈線175，以及在上下電極間作為記憶材料體之 變電阻體176，並且可變雷 亚且了避電阻體176僅形成於下部電極 m上的-部分區域。藉此’形成可變電阻體 電 減㈣5及下部電極佈線177之各個接心= 比下部電極佈線1 77之線寬細。 句
將如此構成之本發明元件適用於1R 例，以圖20⑷所示之可㈣β 之。己隐胞之情況為 固W所不之可變電阻元件說明如下 係顯示本實施形態中之本㈣元件的製造u 圖21⑷〜圖23⑴依各步驟順序顯示(受紙面限制‘ 119150.doc
-38- 圖式）圖21〜圖23中’將沿著顯示1R型之記憶胞陣列之圖 中的X-X線’亦即沿著上部電極佈線TE的刻面模式圖， /、〜著γ-γ線’亦即沿著下部電極佈線be的剖面模式圖分 別顯不於左右。此外，圖24係顯示圖21(c)之製造步驟中使 …之開口圖案WBE佈局的平面模式圖。 首先，在適畲地形成周邊電路等（圖上未顯示）之半導體 基板185上形成基底絕緣膜184。本實施形態與第三種實施 形態同樣地，係以膜厚15〇〇 m之厚度沉積]31>§〇膜184後， 進步藉由將其表面以CMP法，研磨至半導體基板185表 面上之BPSG膜184之厚度為8〇〇 nm，而將表面予以平坦 化繼續，’，儿積成為下部電極佈線之材料膜丨83。本實施 形態係以濺鍍法分別依序沉積：厚度5 nm之鈦膜、厚度2〇 nm之氮化鈦膜、厚度2〇〇 nm之鋁銅膜厚度5 之鈦膜 及厚度105 nm之氮化鈦膜者（氮化鈦/鈦/鋁銅/氮化鈦/鈦之 疊層構造）。其後，藉由將藉由光微影之方法，圖案化成 圖2之下部電極佈線BE所示之L/S (線&空間）形狀的抗蝕層 (圖上未顯示）作為遮罩，蝕刻成為下部電極佈線之材料膜 183，而形成圖21(a)所示之下部電極佈線183。進一步在 其上’以CVD法全面沉積氧化矽膜186達600 nm之厚度。 其次’藉由以CMP法將氧化矽膜186研磨至下部電極佈 線183之表面程度，將表面予以平坦化。進一步在其上， 如圖21(b)所示，以CVD法全面沉積三氧化二鋁（ai2〇3)膜 187達15〇nm之厚度。 其次’藉由將藉由光微影之方法圖案化成圖24之虛線區 119150.doc -39- 1354370
域WBE所示之開口圊案形狀的抗蝕層（圖2丨中未顯示）作為 遮罩，來敍刻三氧化二紹膜187，❼如圖21(c)所示，在鄰 接之二氧化二鋁膜187圖案之間形成開口部188。圖Μ中， BE圖案係與圖2所示之下部電極佈線即相同之結構，開口 圖案WBE係延伸於與下部電極料肌相同方向之圖案， ^以其紐邊側之兩邊分別位於相鄰之2個下部電極佈線BE 區域上之方式佈局。而後’開σ圖案WBE具有放置2個下 部電極佈線BE之間距，而與下部電極佈線M平行地重複 排列。此處H案WBE之短邊侧的兩邊（短邊側之邊 界）無須分別在下部電極佈線BE之中心線上，只要是至少 在下。卩電極佈線BE區域上，在任何處均可。 其次’ 所示’以CVD法全面沉積絕緣材料之 氧化矽膜189達25 nm之厚度。此時，沿著開口部之内 側側面而形成氧化石夕膜189之厚度如可形成2〇⑽。另外， 由於氧化矽膜189係沿著開口部188而形成，因此並非填充 開口部1 8 8内。 ' 其次’進行回餘之加工至完全除去絕緣膜187及186上之 氧化矽膜189。藉由該步驟’而如圖22⑷所示，僅在開口 部⑻之側面保留氧化石夕膜189。進—步在其上，以⑽法 全面沉積氮化矽臈19〇達600 nmi厚度。 其次’如圓22(f)所示，藉由以CMp法研磨氮化石夕膜⑽ 至，氧化二紹膜187表面程纟’將表面予以平坦化，並且 :形成於開口部188之内側側面的氧化矽膜Up的頂端部露 出。此外，進行該步驟之結果，同樣如圖22(f)所示，成為 < S > I19150.doc -40· 1354370 絕緣膜187及190夹著氧化矽膜189而交互排列的形狀β 其次’如圖22(g)所示’藉由包含氟酸之濕式蝕刻法， 對二氧化一紹膜187、氮化石夕膜190及下部電極佈線183選 擇性僅除去氧化石夕膜189。藉由該步驟，僅下部電極佈線 18 3表靣上之一部分區域，露出沿著開口部i 8 8之内側側面 而形成之氧化矽膜189之厚度部分程度，而形成具有三氧 化一銘膜187及氮化石夕膜190之高度的開口部191。 其次’如圖22(h)所示，全面沉積可變電阻體之一種材 料膜的厚度為25 iim之氧化鈦膜182。本實施形態係藉由在 基板溫度350°C〜400°C下，使四氣化鈦與氧反應，而沉積 氧化鈦膜之CVD法來製作。藉由該步驟，而在形成於下部 電極佈線183表面上之一部分的開口部191内埋入成為可變 電阻體之氧化鈦膜182。 其次，全面沉積成為上部電極佈線之材料膜丨8 1。本實 施形態係以濺鍍法分別依序沉積：厚度2〇 nm之氮化鈦 膜、厚度200 nm之鋁銅膜、厚度5 nm之鈦膜及厚度1〇〇 nm 之氮化欽膜（氮化鈦/鈦/鋁-銅/氮化鈦之疊層構造）。其後， 藉由將藉由光微影之方法，圖案化成圖2之上部電極佈線 TE所不之L/S (線&空間）形狀的抗蝕層（圖上未顯示）作為 遮罩，來姓刻成為上部電極佈線之材料膜8丨，而形成上部 電極佈線181。進一步如圖23⑴所示，沉積層間絕緣膜 192，而形成對上部電極佈線丨8丨及下部電極佈線丨83之接 點及金屬佈線（圖上均未顯示）。 以上製造步驟之說明係以適用圖2〇(a)之可變電阻元件為 119150.doc -41 · 1354370 例。就圖20(b)之可變電阻元件，可藉由在圖22⑻之步驟 中，全面沉積氧化鈦膜182後，進行回蝕之加工至完全除 去三氧化二鋁膜187及氮化矽膜19〇上之氧化鈦膜182，而 僅在開口部191内保留氧化鈦膜182來形成。另外此時，並 不限定於氧化鈦膜182之頂端係與三氧化二鋁膜187及氮化 矽膜19〇表面概略相同水平面之形狀，基於調整上下電極 相對之方向的可變電阻體厚度之目的，亦可為藉由對氧化
鈦膜182進一步實施蝕刻，使氧化鈦膜182之頂端在三氧化 二紹膜及氮化矽膜190表面的下面’而減少該可變電阻 體之厚度的結構。 如以上形成之圖20(a)及圖20〇3)所示的可變電阻元件， 比先前結構可縮小可變電阻體與電極之接觸面的面積。就 這'點’參照圖式說明如下。
圖25係比較先前結構之可變電阻元件與本實施形態中之 可變電阻元件的平面模式圖。圖25⑷顯示先前結料，圖 25(b)顯示本實施形態之結構。另外，圖25⑷與圖η⑷及 圖1 7(a)所示之結構相同。 本實施形態之可變電阻元件，因為係於下部電極佈線％ 之佈線上區域中，僅在圖24之開口圖案WBE的邊界側之一 部分區域形成可變電阻體（圖25中之虛線區域），並與下部 電極佈線電性連接之結構，所以，該可變電阻體與上部電 極佈線97之交叉點部分的區域S8 (圖中之斜線部)形成可變 電阻體之電性貢獻區域。 區域S8雖係形成至少具有形成於下部電極佈線％上之一 119150.doc .42· 部分區域的可變電阻體之膜厚部分之寬度的線狀形狀，不 過’比先前之可變電阻元件中的區域81縮小其面積。此 外’由於該可變電阻體可以自對準之製程而形成，因此可 任意改變其面積。 亦即，本實施形態之結構與上述各種實施形態同樣地， 因為與先前結構之接觸面積比較，可縮小接觸面積，所以 藉由該元件構成非揮發性記憶裝置，可抑制消耗電流，且 可重現性良好地製作不致發生不能寫入而進行較之切換 動作的記憶體元件。再者，本實施形態之結構，因為每一 個可變電阻體之接觸面係i條線狀的形狀，所以，雖新増 開口圖案WBE之光微影步驟及蝕刻步驟，仍可使每—個可 變電阻體之接觸面，比2條線狀形狀之第三及第四種實施 形態進一步縮小接觸面積。 另外，本實施形態中，形成於開口部188上之膜為氧化 矽膜189,不過並不限定於此，亦可使用其他之材料獏。 此外’由於該膜係以圖22(g)之步驟除去之虛擬膜，因此無 需為絕緣性材料膜，亦可為導電性材料膜。但是，須為可 對絕緣膜187與190及下部電極佈線183選擇性蝕刻而除去 之材料。此外，本實施形態中，該選擇性之蝕刻為藉由氧 處理之濕式蝕刻，不過並不限定於此❶此外，就絕緣膜 186、187及190，其膜種亦不限定於本實施形態中之材 料。 以上，如以第一至第六種實施形態作說明，因為本發明 元件係將經由連接於上部電極或下部電極之可變電阻體而 119150.doc -43- 1354370 流動之電流路徑的剖面形狀性成比上下電極之任一電極的 線寬細，此外，其線寬比製造步驟中之最小加工尺寸小的 結構，所以，無須縮小上部電極及下部電極之線寬。因 此，本發明元件可避免欲藉由某些方法將上部電極或下部 電極之線寬縮小至曝光技術之制約以上，來解決先前之問 題時，發生之上部電極及下部電極之佈線電阻增大的問 題。這表示對於依記憶胞之積體化，要求更長電極佈線長 之1R型之s己憶胞陣列結構，本發明元件係更有效者。 另外，上述本發明之各種實施形態，係以沿著絕緣膜而 形成之可變電阻體的厚度為概略一定之形狀為例，不過， 本發明之可變電阻元件的可變電阻體並不限定於此等形 狀。只要是縮小本發明元件之特徵的可變電阻體之電性貢 獻區域的面積之結構，如亦可為圖26(a)&(b)所示之變形 例0 圖26(a)之構造包含：形成於基底基板196上之下部電極 佈線195與上部電極佈線193，以及在上下電極佈線間作為 記憶材料體之可變電阻體194，並且形成與下部電極佈線 195連接之可變電阻體194隨著接近上部電極佈線丨”而變 細之形狀。藉此，形成僅可變電阻體194與上部電極佈線 193之接觸面的形狀比下部電極佈線195之線寬細。 此外，圖26(b)之構造包含··形成於基底基板2〇〇上之下 部電極佈線丨99與上部電極佈線〗97，以及在上下電極佈線 間作為記憶材料體之可變電阻體198，並且在與上下部電 極佈線連接之可變電阻體198的一部分形成比下部電極佈 H9l50.doc • 44 - 線199之線宽細的細頸部。而後’在上下電極佈線間經由 可變電阻體而流動之電流路徑受到上下電極間之可變電阻 體的剖面積最小部位之該細頸部分的剖面區域制約。亦 即’可變電阻體之電性貢獻區域的面積之縮小，無須在與 上下電極佈線之任何—方接觸之面上進行，而只須如本變 形例’縮小可變電阻體之至少一部分之平面形狀的面積即 可。 此外上述本發明之各種實施形態，可變電阻體為氧化 鈦膜，不過可變電阻體膜並不限定於此。如亦可為其他過 渡金屬元素之氧化物或過渡金屬元素之氧氮化物。或是， 即使應用PCMO等鈣鈦礦型氧化物作為可變電阻體，本發 明之有效性並無任何改變。此外，上述各種實施形態之可 變電阻體係藉由CVD法而成膜之氧化鈦膜，不過成膜方法 並不限定於此。如包含其他材料膜，即使為濺鍍法、蒸鍍 法及旋轉塗布法等其他成膜方法’仍不損及本發明之有效 性。 此外’上述本發明之各種實施形態，上部電極及下部電 極為氮化鈦膜，或是氮化鈦膜、鈦膜與鋁銅膜之疊層構 造膜’不過並不限;t於此。b可任意選擇其他過渡金屬或 包含此等元素之合纟’或鉑、銥、釕、锇 '铑、鈀等貴重 金屬或鋁等金屬元素及其他合金類等。 此外，以上說明之本發明的實施形態，係將氮化欽註記 為痛，肖氧化欽註記為Ti〇2#，不過這是簡略記載，並 不嚴格限定各元素之組成比。特別是就氧減，只要係具 -45-
Il9J50.doc 1354370 有可變電阻性之組成比’不妨礙作為可變電阻體而適用於 本發明。再者，各種實施形態中說明製造步驟時記載之尺 寸為一種範例’而並不限定於該尺寸。 (產業上之可利用性） 本發明之可變電阻元件及其製造方法可利用於非揮發性 半導體記憶裝置 【圖式簡單說明】
圖1係顯示本發明第—種實施形態之可變電阻元件之結 構的概略剖面圖。 圖2係顯示1R結構之記憶胞陣列的平面模式圖。 圖3(a)〜⑷係依製造步驟順序顯示本發明第一種實施形 態之可變電阻元件的概略剖面圖。 圖4⑷〜(g)係依製造步驟順序顯示本發明第一種實施形 態之可變電阻元件的概略剖面圖。
圖5⑷，抑）係顯示先前結構及本發明第—種實施形態 中之可變電阻體之電性貢獻區域的平面模式圖。 圖6係顯示本發明第二種實施形態之可變電阻 構的概略剖面圖。 午、 圖7⑷〜(dH系依製造步驟順序顯示本發 ^ 態之可變電阻元件的概略剖面圖。 -種實施形 圖仏）〜(g)係依製造步驟順序顯示本 態之可變電阻元件的概略剖面圖。 第-種實施形 圖9⑷，9(b)係龄先前結構及本發 中之可變電阻體之電性貢獻區域的平面模式：種貫施形態 H9150.doc • 46 · 1354370 圖⑷，i〇(b)係顯示本發三 阻元件的概略剖面圖。 ㈣Μ態之可變電 造步驟财顯示本發 態之可變電阻元件的概略剖面圖。 種實Μ 圖12⑷〜(f)係依製造步驟順序 態之可變電阻元件的概略剖㈣。彳U二種實施形 圖⑷13(b)係顯 離φ ·> ·5Γ嫩·*· ^ η ^ _種實施形 〜、 電阻體之電性貢獻區域的平面模式圖。 圖U係顯示本發明第四種實施 略剖面圖。 J交电丨且兀件的概 、：可(變VO係依製造步驟順序顯示本發明第四種實施形 之可變電阻兀件的概略剖面圖。 圖16(e) (f)係依製造步驟順序顯示 態之可變電阻元件的概略剖面圖。月第四種實㈣ 圖 17(a) ’ l7(b)係顯 態中之可變電阻… 本發明第四種實施形 性貢獻區域的平面模式圖。 離之可I/雷(g)係依製造步驟順序顯示本發明第五種實施形 〜、之可1電阻7〇件的概略剖面圖。 圖 19(a)，19(b)係顯 + 止 & ^ …先刖結構及本發明第五種實施形 癌中之可變電阻體之電性貢獻區域的平面模式圖。 圖 20(a)，20(b)係顧千 士 ~ .’、/、本發明第六種實施形態之可變電 阻元件的概略剖面圖。 圖川:二)係依製造步驟順序顯示本 態之可變電阻元件的概略剖面圖。
119150.doc -47· 1354370 圖22(e)〜(h)係依製造步驟順序顳干* 外丨只汁顯不本發明第六種實施形 態之可變電阻元件的概略剖面圖。 圖23(i)係依製造步驟順序顯示本發明第六種實施形態之 可變電阻元件的概略剖面圖。
圖_2 4係顯击太發明當亡餘音Λ A .....嗯檀貫鈿形態之可變電阻元件的製 . 造步驟中之開口圖案佈局的平面模式圖。 • △圖25(a) ’ 25(b)係顯示先前結構及本發明第六種實施形 φ 態中之可變電阻體之電性貢獻區域的平面模式圖。 圖26(a)，26(b)係顯示本發明其他變形例之概略 圖。 圖27係顯示先前可變電阻元件之基本構造的立體圖。 圖28係模式顯示具備可變電阻元件與選擇電晶體之 1T/1R型5己憶胞之記憶胞陣列一種結構例的電路圖。 圖29係顯示ιτ/lR型記憶胞構造之先前一種結構例的剖 面模式圖。 # 圖30係模式顯示具備可變電阻元件之1R型記憶胞之記恃 胞陣列一種結構例的電路圖。 圖3 1係模式顯示1R型記憶胞構造之先前一種結構例的立 體圖° 【主要元件符號說明】 R 可變電阻元件 T 選擇電晶體 Τ* Τ7 Λ ’，丨4, 54, 64, 92, 94，上部電極
119150.doc •48- 1354370
97, 101， 105, 111， 122, 124, 126, 131， 141， 164, 171， 175, 181， 193, 197, 201， 220, 243 BE, 1, 11, 51, < 51, 91 ,93, 下部電 極 96, 103， 107, 113, 121, 123, 125, 133, 143, 159, 173, 177, 183, 195, 199, 203, 218, 241 2, 12, 52, 62 突起電 極物 3, 13， 53, 63, 102, 106， 可變電 阻體 112, 132, 142, 162, 172, 176, 182, 194, 198, 202， 219, 242 A, 1 95, 1 18, 161， 188， 開口部 191 5, 55, 104, 108, 134, 基底基板 174, 178, 185, 196, 200, 244 16, 66, 1 15， 145, 151, 半導體 基板 211 15, 65, 1 14， 144, 157, 基底層 間絕緣膜 184 17, 67, 116, 146, 190 SiN膜 119150.doc • 49· 1354370 18，19，68，117， 119, Si〇2 膜 147, 160, 163, 186, 189 187 Al2〇3 膜 20, 69，120，148.， 192 165， 層間絕緣膜 WBE 開口圖案 152, 212 元件分離區域 153, 213 閘極絕緣膜 154, 214 問極電極 155,215 〉及極區域 156, 216 源極區域 1 58, 166, 167, 217, 222 221, 接觸插塞 168, 223 位元佈線 169, 224 源極佈線 127 開口部或電極尺寸 SI, S2，S3，S4，S5, S6, 可變電阻體之電性' S7, S8 或是電流經由可變， 流動之電流路徑的剖 204, 231 記憶胞陣列 205, 232 位元線解碼器 206, 233 字元線解碼器 207 源極線解碼器 BL1, BL2, · · · , BLm 位元線 域 119150.doc 50- 1354370 WLl, WL2, · · ·，WLn 字元線 SL1, SL2, · · ·，SLn 源極線
119150.doc -51 -

Claims (1)

1354370 .，第096^13849號專利申請案 中文申請專利範圍替換本(99年11月） ' +、.申請專利範圍： 一種可變電阻元件，其特徵為： 其係在2個電極間設置可變電阻體， 藉由在前述2個電極間施加電壓脈衝，使前述2個電極 間之電阻變化者，且
在别述2個電極間施加電壓脈衝時，在前述2個電極 間，電流經由前述可變電阻體而流動之電流路徑的剖面 形狀由比前述2個電極之任一線寬都細的線寬形成； 刖述剖面形狀之線寬比製程所決定之最小可形成之加 工線寬尺寸或最小可形成之間隔尺寸小。 如請求項1之可變電阻元件，其中由比前述2個電極之任 一線寬都細的線寬形成，且為比製程所決定之最小可形 成之加工線寬尺寸或最小可形成之間隔尺寸小的線寬之 區域係前述可變電阻體之至少一部分。 如叫求項2之可變電阻元件，其中前述可變電阻體之由 比別述2個電極之任一線寬都細的線寬形成，且為比製 私所決疋之最小可形成之加王線寬尺寸或最小可形成之 間隔尺寸小的線寬之區域的平面形狀形成環狀或線狀。 如請求項3之可變電阻元件，其中包含開口部，其係露 出别述2個電極中形成於下部區域之電極即下部電極上 表面之全面或一部分； A著則述開口部之内側側壁，或是填充前述開口部内 而形成有前述可變電阻體。 5.如請求項3之可變電阻元件，其中在前述2個電極中形成 119150-99lll0.doc 1354370 於下部區域之電極即下部電極上部包含絕緣膜；： 沿著前述絕緣膜之外側側壁而形成有前述可變電阻 體。 6· -種製造方法，其特徵為：其係如請求項4之可變電阻 元件的製造方法，且包含： 第一步驟，其係藉由在基板上沉積電極材料來層積第 一電極膜，而形成前述2個電極中形成於下部區域之電 極即下部電極； 第二步驟，其係在前述下部電極之上部區域形成第一 絕緣膜’該第-絕緣膜包含料訂部電極之電極面的 開口部； 第三步驟，其係沿著前述第二步驟所形成之前述開口 邰的内側側壁’或是填充前述開口部内而形成前述可 電阻體；及 第四步驟，其係沉積電極材料而層積第二電極膜，藉 此形成前述2個電極Alrr- 成於上部區域之電極即上部電 極。 .如請求項6之製造方法，纟中前述第三步驟包含 驟： 在月J述開口部及刚述第一絕緣膜上沉積可變電阻體用 材料膜； 在别述可變電阻體用材料膜上沉積第二絕緣膜； 除去則述第一絕緣臈至前述可變電阻體用材料膜之上 表面露出；及 119150-991110.doc 藉由除去層積於前述開 前述可變電阻體用材料膜 可變電阻體。 口部之上部區域以外的區域之 ，而在前述開口部内形成前述 如請求項6之製造方法，其中前述第二步驟伟 :成前述第一絕緣膜之步轉，該第一絕緣 别述下部電極之至少—部八兩 .- 刀毛極上表面的開口部，且包 著该開口部在與前 ,,4 r °丨亀棧十仃方向上交互連續 地排列之第三絕緣膜盥 狀〃、罘四絕緣膜，且前述第二步驟包 含以下步驟.· 在則述複數個下部電極上沉積前述第三絕緣膜； 一在刖述第二絕緣膜内形成預備開口部，其係涵蓋前述 "數個下σ卩電極巾鄰接之2個前述下部電極的上部區域 形成，且以對該鄰接之2個下部電極的各個到達至少 一部分之電極上表面之方式貫通： 在則述預備開口部内及前述第三絕緣膜上沉積包含與 月1J述第二絕緣臈不同材料之虛擬膜； 藉由除去層積於前述第三絕緣膜上之前述虛擬膜，而 在前述預備開口部側壁形成包含前述虛擬膜之虛擬側壁 膜； 在别述虛擬側壁膜之上沉積第四絕緣膜； 將前述第四絕緣膜平滑化至前述虛擬側壁膜之頂端部 分露出；及 藉由除去前述虛擬側壁膜，而形成前述開口部。 9.如清求項6或8之製造方法’其中前述第三步驟包含以下 119150-991110.doc 1354370 步驟： 在前述開口部内及前Μ 用材料膜，·及 巴緣膜上，儿積可變電阻愛 藉由除去層積於前述第一絕緣膜 用材料膜，而沿著前述 〗攻了邊電阻儀 述開口部内，形成前述可變電阻體。 I填充前 ίο. —種製造方.法，其特料* 元件的製造方法，且:含::其係如請求項5之可變電阻 !:步驟’其係在基:上沉積構成前述下，… -電極膜及第-絕緣膜，藉由進行前述第：;？極之第 述第-絕緣膜之加工 《極膜及别 而形成前述2個電極中报士仏π 部區域之電極即下部電極； 本中形成於下 第步驟’其係、沿著前述下 第-絕緣膜之外側側壁卜側側壁及前述 可變電阻體；及 一，其係沉積電極材料而層積第二雷搞腔技 極。 中形成於上部區域之電極即上部電 11.如請求項1〇之製造方 驟： 具中則述弟二步驟包含以下步 在包含前述第一絕緣 阻體用材料膜’· 、之上表面的正面上沉積可變電 藉由除去於前述第—蕾/丨 電極膜外側側壁及前述第一絕緣 膜外側側壁以外區域 膜，而將前述可變電阻1變電阻體用材料 书體形成於别述第一電極膜外側側 119150.991110.doc 1354370 壁及前述第一絕緣膜外側側壁； 絕緣膜之上表面的 在包含前述可變電阻體及前述第— 整面上沉積第二絕緣膜；及 將前述第二絕緣膜平滑化至前述可變電阻體之上表 露出 12· 一種可變電^件之製造方法，其特徵為：其係如請求 項2之可變電阻元件的製造方法，且可變電阻元件係 ^ 在2個電極間設置可變電阻體， 藉由在前述2個電極間施加電壓脈衝，使前述2個電極 間之電阻變化； 其製造方法包含以下步驟： 形成前述2個電極中任一方之電極； 形成前述可變電阻體’其係至少一部分之平面形狀 X比製％所决定之最小可形成之加工線寬尺寸或最小 可形成之間隔尺寸小之線寬所形成；及 • 形成前述2個電極中之另一方電極。 119150-991110.doc
TW096113849A 2006-04-28 2007-04-19 Variable resistance element, and its manufacturing method TW200746403A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006125766A JP4061328B2 (ja) 2005-12-02 2006-04-28 可変抵抗素子及びその製造方法

Publications (2)

Publication Number Publication Date
TW200746403A TW200746403A (en) 2007-12-16
TWI354370B true TWI354370B (zh) 2011-12-11

Family

ID=38655209

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096113849A TW200746403A (en) 2006-04-28 2007-04-19 Variable resistance element, and its manufacturing method

Country Status (6)

Country Link
US (1) US8115586B2 (zh)
JP (1) JP4061328B2 (zh)
KR (1) KR101182611B1 (zh)
CN (1) CN101432879B (zh)
TW (1) TW200746403A (zh)
WO (1) WO2007125668A1 (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4017650B2 (ja) 2005-12-02 2007-12-05 シャープ株式会社 可変抵抗素子及びその製造方法
JP4625822B2 (ja) * 2007-03-16 2011-02-02 株式会社東芝 半導体記憶装置及びその製造方法
US20100038619A1 (en) * 2007-03-28 2010-02-18 Ayuka Tada Variable resistance element, manufacturing method thereof, and electronic device
JP5579362B2 (ja) 2007-10-19 2014-08-27 ピーエスフォー ルクスコ エスエイアールエル 縦型相変化メモリ装置の製造方法
US7960775B2 (en) * 2007-11-07 2011-06-14 Imec Method for manufacturing a memory element comprising a resistivity-switching NiO layer and devices obtained thereof
JP5885285B2 (ja) * 2007-11-07 2016-03-15 サイプレス セミコンダクター コーポレーション 不揮発性メモリ用可変抵抗およびその製造方法並びに不揮発性メモリ
JP5374865B2 (ja) * 2007-12-10 2013-12-25 富士通株式会社 抵抗変化素子、これを用いた記憶装置、及びそれらの作製方法
JP5364280B2 (ja) * 2008-03-07 2013-12-11 株式会社東芝 不揮発性記憶装置及びその製造方法
JP5215741B2 (ja) * 2008-06-09 2013-06-19 シャープ株式会社 可変抵抗素子
CN102239557B (zh) 2008-12-03 2014-03-26 松下电器产业株式会社 非易失性存储装置及其制造方法
US8471235B2 (en) * 2008-12-05 2013-06-25 Panasonic Corporation Nonvolatile memory element having a resistance variable layer and manufacturing method thereof
JP5446393B2 (ja) 2009-04-02 2014-03-19 ソニー株式会社 記憶素子とその製造方法および半導体記憶装置
US8188833B2 (en) * 2009-04-14 2012-05-29 Panasonic Corporation Variable resistance element and manufacturing method of the same
CN102272927B (zh) * 2009-08-03 2014-09-10 松下电器产业株式会社 半导体存储器的制造方法
TWI412122B (zh) * 2009-10-29 2013-10-11 Univ Nat Chiao Tung Resistive random access memory and its manufacturing method
US8618526B2 (en) 2010-08-17 2013-12-31 Panasonic Corporation Nonvolatile memory device and manufacturing method thereof
CN103119716B (zh) * 2010-09-27 2016-03-02 松下电器产业株式会社 存储单元阵列、半导体存储装置、存储单元阵列的制造方法及半导体存储装置的读出方法
US8369135B1 (en) * 2010-12-03 2013-02-05 Magsil Corporation Memory circuit with crossover zones of reduced line width conductors
US20120241710A1 (en) 2011-03-21 2012-09-27 Nanyang Technological University Fabrication of RRAM Cell Using CMOS Compatible Processes
US8816314B2 (en) 2011-05-13 2014-08-26 Adesto Technologies Corporation Contact structure and method for variable impedance memory element
US8895953B1 (en) 2011-07-15 2014-11-25 Adesto Technologies Corporation Programmable memory elements, devices and methods having physically localized structure
US8673692B2 (en) 2012-01-19 2014-03-18 Globalfoundries Singapore Pte Ltd. Charging controlled RRAM device, and methods of making same
WO2013111545A1 (ja) 2012-01-25 2013-08-01 パナソニック株式会社 抵抗変化型不揮発性記憶素子とその製造方法
US8698118B2 (en) 2012-02-29 2014-04-15 Globalfoundries Singapore Pte Ltd Compact RRAM device and methods of making same
US9276041B2 (en) 2012-03-19 2016-03-01 Globalfoundries Singapore Pte Ltd Three dimensional RRAM device, and methods of making same
US8847191B1 (en) 2012-03-27 2014-09-30 Adesto Technologies Corporation Programmable impedance memory elements, methods of manufacture, and memory devices containing the same
US8674332B2 (en) 2012-04-12 2014-03-18 Globalfoundries Singapore Pte Ltd RRAM device with an embedded selector structure and methods of making same
US9349950B2 (en) * 2013-03-13 2016-05-24 Microchip Technology Incorporated Resistive memory cell with trench-shaped bottom electrode
US9444040B2 (en) 2013-03-13 2016-09-13 Microchip Technology Incorporated Sidewall type memory cell
US9412945B1 (en) 2013-03-14 2016-08-09 Adesto Technologies Corporation Storage elements, structures and methods having edgeless features for programmable layer(s)
JP6201151B2 (ja) * 2013-03-18 2017-09-27 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置及びその製造方法
US9385313B2 (en) 2014-02-19 2016-07-05 Microchip Technology Incorporated Resistive memory cell having a reduced conductive path area
US9412942B2 (en) 2014-02-19 2016-08-09 Microchip Technology Incorporated Resistive memory cell with bottom electrode having a sloped side wall
US10003021B2 (en) 2014-02-19 2018-06-19 Microchip Technology Incorporated Resistive memory cell with sloped bottom electrode
US9318702B2 (en) 2014-02-19 2016-04-19 Microchip Technology Incorporated Resistive memory cell having a reduced conductive path area
US9269606B2 (en) 2014-02-19 2016-02-23 Microchip Technology Incorporated Spacer enabled active isolation for an integrated circuit device
JP2018500754A (ja) 2014-11-26 2018-01-11 マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ 縮小された伝導性経路面積／増進された電場のためのスペーサ領域を有する抵抗メモリセル
US9985205B2 (en) 2015-09-10 2018-05-29 Toshiba Memory Corporation Layered cross-point semiconductor memory device
TWI619282B (zh) * 2016-01-20 2018-03-21 旺宏電子股份有限公司 記憶裝置與電阻式記憶胞的操作方法
US9640256B1 (en) * 2016-05-26 2017-05-02 Nxp Usa, Inc. Nonvolatile static random access memory (NVSRAM) system having a static random access memory (SRAM) array and a resistive memory array
US10734579B2 (en) 2018-01-03 2020-08-04 International Business Machines Corporation Protuberant contacts for resistive switching devices
CN111427111A (zh) * 2020-03-30 2020-07-17 Tcl华星光电技术有限公司 量子点图案化方法、装置及系统
CN111969109B (zh) * 2020-09-01 2023-09-19 厦门半导体工业技术研发有限公司 阻变存储器、阻变元件及其制备方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6204139B1 (en) 1998-08-25 2001-03-20 University Of Houston Method for switching the properties of perovskite materials used in thin film resistors
US6815744B1 (en) 1999-02-17 2004-11-09 International Business Machines Corporation Microelectronic device for storing information with switchable ohmic resistance
JP3495955B2 (ja) * 1999-03-26 2004-02-09 シャープ株式会社 半導体メモリ装置及びその製造方法
US6605821B1 (en) * 2002-05-10 2003-08-12 Hewlett-Packard Development Company, L.P. Phase change material electronic memory structure and method for forming
WO2004027877A1 (ja) 2002-09-19 2004-04-01 Sharp Kabushiki Kaisha 抵抗変化機能体およびその製造方法
JP2004241535A (ja) 2003-02-05 2004-08-26 Matsushita Electric Ind Co Ltd 抵抗変化素子および製造方法
JP3743891B2 (ja) 2003-05-09 2006-02-08 松下電器産業株式会社 不揮発性メモリおよびその製造方法
KR100773537B1 (ko) * 2003-06-03 2007-11-07 삼성전자주식회사 한 개의 스위칭 소자와 한 개의 저항체를 포함하는비휘발성 메모리 장치 및 그 제조 방법
KR100626381B1 (ko) * 2004-07-19 2006-09-20 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
DE102004059428A1 (de) * 2004-12-09 2006-06-22 Infineon Technologies Ag Herstellungsverfahren für eine mikroelektronische Elektrodenstruktur, insbesondere für ein PCM-Speicherelement, und entsprechende mikroelektronische Elektrodenstruktur
US7589364B2 (en) * 2005-11-02 2009-09-15 Elpida Memory, Inc. Electrically rewritable non-volatile memory element and method of manufacturing the same
US7718989B2 (en) * 2006-12-28 2010-05-18 Macronix International Co., Ltd. Resistor random access memory cell device

Also Published As

Publication number Publication date
CN101432879B (zh) 2011-03-09
WO2007125668A1 (ja) 2007-11-08
US8115586B2 (en) 2012-02-14
JP4061328B2 (ja) 2008-03-19
US20090096568A1 (en) 2009-04-16
KR20080113290A (ko) 2008-12-29
JP2007180474A (ja) 2007-07-12
KR101182611B1 (ko) 2012-09-14
TW200746403A (en) 2007-12-16
CN101432879A (zh) 2009-05-13

Similar Documents

Publication Publication Date Title
TWI354370B (zh)
TW200807689A (en) Variable resistance element, and its manufacturing method
TWI540775B (zh) 電阻變化型非揮發性記憶裝置、半導體裝置及電阻變化型非揮發性記憶裝置之動作方法
TWI401791B (zh) 具有鎢化合物之嵌入式電阻記憶體的記憶體裝置及其製程方法
TWI331793B (en) Method of manufacturing a pipe shaped phase change memory
TWI462357B (zh) 用於高密度記憶體之垂直記憶體單元
TWI311798B (en) Spacer electrode small pin phase change ram and manufacturing method
CN109786549B (zh) 电阻式随机存取存储器器件
TWI403011B (zh) Nonvolatile semiconductor memory device
CN104659206B (zh) 形成电压特性改进的电阻式随机存取存储器及其形成方法
JP5157448B2 (ja) 抵抗記憶素子及び不揮発性半導体記憶装置
JP5039857B2 (ja) 記憶装置およびその製造方法
JP2007184419A (ja) 不揮発性メモリ装置
US20130168634A1 (en) Resistive random access memory device
TW201005936A (en) Fully self-aligned pore-type memory cell having diode access device
KR101187374B1 (ko) 저항 변화 소자 및 그 제조 방법
TW200908313A (en) Phase change memory with dual word lines and source lines and method of operating same
WO2011157096A1 (zh) 阻变随机访问存储器件及制造方法
JP4939324B2 (ja) 可変抵抗素子及びその製造方法
CN101101960A (zh) 一种可降低复位操作电流的电阻存储器
JP5357532B2 (ja) 可変抵抗素子及びその製造方法
JP2015065240A (ja) 電流制御素子およびその製造方法
JP2009043850A (ja) 可変抵抗素子及びその製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees