TWI354326B - - Google Patents

Download PDF

Info

Publication number
TWI354326B
TWI354326B TW093111382A TW93111382A TWI354326B TW I354326 B TWI354326 B TW I354326B TW 093111382 A TW093111382 A TW 093111382A TW 93111382 A TW93111382 A TW 93111382A TW I354326 B TWI354326 B TW I354326B
Authority
TW
Taiwan
Prior art keywords
polishing
substrate
polishing pad
wafer
osl
Prior art date
Application number
TW093111382A
Other languages
English (en)
Other versions
TW200423245A (en
Inventor
Susumu Hoshino
Original Assignee
Nikon Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nikon Corp filed Critical Nikon Corp
Publication of TW200423245A publication Critical patent/TW200423245A/zh
Application granted granted Critical
Publication of TWI354326B publication Critical patent/TWI354326B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1354326 玖、發明說明： 【發明所屬之技術領域】 本發明係關於，對於在介電常數2以下材料間形成有 配線圖案之基板以CMP研磨來進行研磨之方法，及使用此 方法之半導體元件之製造方法。 【先前技術】 隨著半導體積體電路的高集成化、微細化，半導體製 造作業的製程不僅增加也愈趨複雜。隨之，半導體元件的 表面狀態變得不一定平坦。存在於表面的高低差，會導致 配線呈梯狀、局部電阻值的增大等，並造成斷線及電流容 量降低等情形。又，亦與絕緣膜的耐壓惡化及漏洩的發生 有關。 另一方面，隨著半導體積體電路的高集成化、微細化 ，光微影光源之波長會變短、數值孔徑也就是所謂的NA會 又大伴蚁於此，半導體曝光裝置的焦點深度實質上也變 淺了。為了對應於焦點深度變淺，因此元件表面被要求需 較以前更平坦化。 在因應此要求之高精度平坦化技術方面，研磨技 術（Chemicai Mechanical Polishing； Chemical Mechanical Pianarizati〇n)已實用化。 CMP裝置的基本構造如圖5所示。u為邊保持研磨對 =物、即晶圓12邊使其旋轉之$部，並具有旋轉驅動機構 13 L此頭部11之對面為貼設有研磨墊14之旋轉平台15及 ”方疋轉艇動機構16。這些研磨* 14、旋轉平台15及旋轉 1354326 驅動機構16，▲被旋轉式擺動臂17賦予擺動，同時被驅 動成可上昇下降。 使用此CMP研磨裝置進行研磨之際，使晶圓12及研磨 塾^進行高速旋轉’以未圖示之上下驅動機構使旋轉式擺 動臂17下降，而以研磨墊14對晶圓12加壓、然後，在晶 圓12及研磨墊14間供給研磨劑漿料。並藉由未圖示之上 下擺動驅動機構而使旋轉式擺動们7㈣線箭號所示擺動 。如此，利用晶圓12與研磨墊14的相對旋轉及擺動，來 進行晶® 12的研磨，並使表面平坦化。即是說，利用研磨 墊14與晶圓12間相對運動之機械研磨、及漿料之化學研 磨兩者之相乘作用’進行良好的研磨。 【發明内容】 半導體元件所要求之圖案的線寬愈趨微細化，最近線 寬在50 rrn之程度者已邁入實用化。但是，線寬如此微細 化時，由配線圖案之電阻（R )與絕緣物之靜電容的 乘積所決定之配線延遲，將比半導體元件的延遲大，結果 無法藉由微細化來達成高速化，而產生問題。因而演變成 使用介電常數2以下之絕緣物（Ultra Low-k)。與此數值 相較，一般在晶圓上形成之絕緣物Sit的介電常數相當高 ，在3. 9〜4. 5程度之間。因此，關於使用Si〇2作為絕緣 物仍能使介電常數下降之方法，係採用將Si〇2多孔化之方 法。 但是，對S i 〇2進行多孔化後，會使機械強度相對變弱 ，在進行CMP研磨時，易發生剝離現象，而無法進行良好 1354326 研磨，此為問題所在。因此，期望能開發對具uitra l〇w_ k絕緣材之基板進行良好研磨之方法。 本發明有鑑於此，其課題在於提供一種研磨方法，即 使將介電常數2以下之Ultra Low_k材料、特別是多孔質 材料當作絕緣材使用的情況下仍能進行良好研磨；並提供 使用此研磨方法之半導體元件之製造方法。 解決上述課題的帛i手段為—種CMp研磨方法，盆特 徵在於，係對於在介電常數2以下之材料間形成有配線圖 案之基板，以研磨壓力〇.〇卜〇·2 psi進行研磨（請求項 1) ° 解決上述課題之第2手段，係在前述第丨手段中，介 電常數2以下之材料係多孔質絕緣材，且基板係以下述方 式進行研磨：使用較基板直徑小之研磨墊，在研磨墊表面 之巨觀平坦度保持在5 μηι以下、』.基板表面之巨觀平坦 度保持在3 μπι以下之狀態下進行研磨（請求項2)。 本發明人，針對將Ultra Low_k材料進行良好研磨之 方法進行調查之結果發;見’若成為前述脆質的材料，則將 在習知的CMP裝置並不會造成問題的研磨墊表面之巨觀平 坦度與研磨對象物基板之巨觀平坦度皆維持在一定值以下 為必要之條件。上述所云之巨觀平坦度，並不是指微小的 凹凸狀況，而是指將此微小凹凸平均化的情形下，平面高 度的最高值與最低值的差。此為必要的理由並不明確，2 一般認為乃因若平坦度差，則研磨時壓力無法均一的施行 之故。因此，發現若研磨墊表面之巨觀平坦度不在5 _ ⑽以下時，則無 以下，而基板表面之巨觀平坦度不在 法進行良好的研磨。 結果發現在此條件下，將研磨厘力設定纟_ PS1之間為必要條件。在窗力未滿Ulpsi時，要將 研磨令之屋力做均一的控制會變得函難。，，當研磨壓力 超過〇.2Psi時，絕緣材會產生剝離而 =力 Π， 異於以往所使用之範圍，為顯著低之數 值，特別疋理想的研磨壓力是在〇. 1 psi以下。 解決上述課題之第3手段 得研磨墊與基板間以相對速度 請求項3)。 係在前述第2手段中，使 5 m/sec以下進行研磨（ 式（1)所示之Preston式為廣為所知之求算研磨對象物 其研磨量之公式。 [研磨量]=1^-乂.？.1：.(1) k為常數，V為研磨體與研磨對象物之相對速度，p為 研磨對象物施予研磨體之壓力，t為時間。 .是以，當研磨壓力p較小時，研磨量會變小，所需之 研磨時間就會變長。為了防止研磨時間的增長，必須提高 研磨體與研磨對相物基板間的相對速度v。但是，當相對 速度V提高到一定程度以上時，存在於研磨墊與基板間的 漿料會發生打滑（hydro-planing)的現象，使研磨量達到飽 和狀.¾'’再提高相對速度V也無意義。因此，基於實驗的 、-。果’限疋研磨塾與基板間的相對速度V在6. 5 m/sec以 下。 0354326 以在所未知者在於’若依前述之低研磨壓力進行研磨 ，並如前述般將研磨速度提高至因打滑現象而使得研磨量 達飽和程度時’研磨速率會依基板的部位而有所不同，而 使研磨無法得到良好的均一性。因此，實際上研磨墊與基 板間的相對速度，以進一步壓低為佳。本發明人發現，當 研磨墊與基板間的相對速度為6. 5 m/sec以下時，則研磨， 速率的偏差並不會成為實用上的問題。但當研磨速率太低 時會增長研磨時間，因此，實用上希望研磨墊與基板間的 相對速度能在3. 〇 m/sec以上。 ^ 解決上述課題之第4手段為一種半導體元件之製造方 法，其特徵為，具有以第i至第3手段中任一之CMp研磨 方法’來進行晶圓研磨之製程（請求項4)。 在本方法中，因具有以第i至第3手段中任一的CMp 研磨方法來研磨晶圓之製程，而能夠對具有Ultra L〇w_k 絕，材之晶圓進行良好之研磨。因此，能夠高良率製造出 具微小線寬之高密度圖案的半導體元件。 【實施方式】 籲 進行晶圓之CMP研磨，該晶圓在—面形成有直徑3〇〇 _、25 mm見方之π區域，各IC區域均形成有線寬/線距 0·1 之圖案。線以Cu形成，線距部分以介電常數2以 下之多孔質si〇2構成。研磨墊使用羅德魯公司之Icl〇〇〇 ( 商名）製造之在直徑266 mm之中心部分穿設著直徑84 :孔之環型墊。漿料則使用富士米有限公司之pL7i〇2 (商 名）’以150 ml/min之速度供給。晶圓以251 rpm轉速 10 (1354326 、與研磨墊之旋轉呈反向旋轉，而研磨墊之擺動速度為4〇 mm/sec，擺動範圍為晶圓中心起3〇〜8〇咖之間。 圖1為研磨塾之轉速（rpm)與研磨速度（研磨墊與晶 圓之相對速度）及研磨速率之關係圖。此時的研磨壓力為 〇.〇1 psi。研磨墊轉速上升的同時研磨速度也上升，研磨 速率雖亦上升’但當研磨速度增加到6· 5 m/sec (研磨墊 的轉速為550 rpm)時，研磨速率達飽和。這是因打滑現 象所致。又’因研磨速度會隨研磨墊擺動位置不同而不同 ’故取其平均值。 圖2為與圖1相同條件調查下，以研磨墊之轉速（rpm )為參數來表示晶圓半徑方向的研磨速率之分布之圖。由 此看出’研磨頭的轉速為551 rpm與601 rpm時，研磨速 率幾乎無差異，可知如上述般當研磨墊之轉速為550 rpm ’也就是研磨速度在6.5 m/sec以上時，研磨速率達飽和 狀態》 又了解到’即使轉數更低’至研磨墊之轉速達4〇1 rpm為止，晶圓整體之研磨速率並沒有差異，但轉速超過 451 rpm時，晶圓整體研磨速率之差異增大。與圖1對應 時’研磨墊之轉速為401 rpm (約400 rpm)時，對應研磨 速度約為5· 5 m/sec。由圖2可了解，一般來說研磨速度 低時，可維持晶圓各部分研磨速率之均一。 再者，在圖2所示之數據範圍中，即使將u 1 tra Low-k之多孔質S i 〇2當絕緣性材料使用，仍無絕緣材之破碎及 剥離現象，可進行良好之研磨。 1354326 圖3係顯不以與上述相同條件，將研磨墊的轉速設為 3〇1 rPm、也就是研磨速度設為4 4 m/sec時，晶圓半徑方 向研磨速率之另一實驗數據圖。了解此條件下可在整體晶 圓上得到大致均一之研磨速率。 以同樣方法，而將研磨壓力改為〇 〇5 psi、〇.丨psi ，其他條件相同來進行研磨時，Ultra Low-k之絕緣材不. 會產生破碎及剝離，而能進行良好之研磨。但是，當研磨 C力超過〇· 2 psi時，絕緣材會發生破碎現象，而使研磨 狀態惡化。 | 圖4為本發明實施形態之一例丰導體元件製造程序之 流程圖。開始半導體元件之製造程序時，首先為步驟si〇〇 ，再由所不步驟S101〜si 04中選擇適當之處理製程，根 據選擇再往S101 ~ S104中其他步驟進行。 步驟S1 01為使矽晶圓表面氧化之氧化製程。步驟 S1 02為以CVD等，在矽晶圓表面形成絕緣膜之製程。 f驟S103為在矽晶圓上以蒸鍍等製程形成電極之電極形成 製程。步驟S1 04在為矽晶圓上植入離子之離子植入製程。籲 CVD製程或電極形成製程之後，往步驟& 〇5前進。在 步驟S1 05判斷是否實施CMp製程，需實施的情況下往步驟 S1 06之CMP製程前進。不實施CMp製程的情況下，則跳過 步驟S1 06。CMP製程係以本發明之研磨方法進行研磨之研 磨裝置，進行層間絕緣膜之平坦化，並以半導體元件表面 金屬膜之研磨來進行金屬鑲嵌物（damascene )之形成。 CMP製程或氧化製程之後往步驟S107前進。步驟sl〇7 12 為光微影製程。光微影製转 y t /展秩，係在矽晶圓上進行光 佈，使用曝光裝置曝光以4 P之塗 庀以在矽晶圓上形成電路圖案 光後之矽晶圓進行顯影。下 將曝 下—步驟S108係蝕刻製程，1 顯影後光阻影像之外的部八& 具將 收卩刀予以蝕刻，之後進行光阻剝離 ，將元成蝕刻後不要的光阻去除。 下一步驟S109，判斷祕+ >⑸ 斤之製程是否全部完成，若 則返回步驟S100，反覆推γ + …、 電路圖案。若於步驟S 1 〇 9 ϋ g 成 。 09判斷所有製程皆完成則製程結束 發明效果 依據以上所說明之本發 —货月，可如供一 CMP研磨方法， 即使以介電常數在2以 τ· 夕7，所从乂下之Ultra L〇w-k材料、特別是以 ^貝才科作為絕緣材使用場合時，仍可進行良好研磨· 亚提供使用該研磨方法之半導體元件製造方法。 【圖式簡單說明】 (一）圖式部分 系”’1示本叙明貫施例之研磨方法中研磨塾之轉速 (ΓΡΠ1)與研磨速度（研磨塾與晶圓之相對速度）及研磨速 率之關係圖。 圖2係在本發明實施例之研磨方法中，以研磨墊之轉 速（聊）為參數來表示晶圓半徑方向的研磨速率之分布之 圖。 圖3係顯示本發明實施例之研磨方法中晶圓半徑方向 研磨速率之另一實驗數據圖。 1354326 圖4為本發明實施形態之一例之半導體元件製造程序 之流程圖。 圖5係CMP裝置之基本構造圖。 (二）元件代表符號 11 頭部 12 晶圓 13 旋轉驅動機構 14 研磨墊 15 旋轉平台 16 旋轉驅動機構 17 旋轉式擺動臂 14

Claims (1)

1354326 . . __ ----—— 100年6月碎曰替換頁 拾、申請專利範圍： --一·-_ 1.種研磨方法，其特徵在於：係對於在介電常 數 '下之材料間开》成有配線圖案之基板，以研磨壓力， 〇· 01〜〇· 2 pS1進行研磨，該研磨墊與該基板間之相對速 度設定在6· 5 m/sec以下。 “ 2.如申δ青專利範圍第1項之CMP研磨方法，其中，該. 二电吊數2 w下之材料係多孔質絕，緣材，且使用較基板直- :小之研磨墊，在研磨墊表面之巨觀平坦度保持在5 _ 、下且基板表面之巨觀平坦度保持在3 μπ]以下之狀態 下進行該基板之研磨。 β 以3. 一種半導體元件之製造方法，其特徵在於：係具有 申凊專利範圍第1或2項之CMP研磨方法來研磨晶圓之 拾壹、圖式： 如次頁
15 1354326 [19 (09s/lu) 滕 ®
0S9 009 OSS EdJ)®s«®^ oos0S17 . 0? οιηε οοε osfNI 0 oln 00 L OSL oofs osfN οοε osrn 00寸 0UO17 ooLn oorsl (uE/luu) 0 滕 » 1354326 u 2 w
osro 00寸 OSL 001 os 0 EdJLOvo EdJLSS EdJLOS EdJLS寸 EdJLOS EdJ Lsrn EdJLOro UJdJLlnfN _翩劍翻制刹刹剔Η + Η Η } OS 00 L OSLoorsl osfNοοε (Ue/EU) 0撖變 OS— 00L. OSL-0 1354326 1 - J 3
001 001· OSl os 0 os- 009 oos I οοε ooz 001 OSL_ 0 (UE/EU) 讲 滕 變 1354326 u 4 Iffl
I354326 衡5；
TW093111382A 2003-04-23 2004-04-23 CMP polishing method and method for manufacturing semiconductor device TW200423245A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003117771A JP2004327566A (ja) 2003-04-23 2003-04-23 Ｃｍｐ研磨方法及び半導体デバイスの製造方法

Publications (2)

Publication Number Publication Date
TW200423245A TW200423245A (en) 2004-11-01
TWI354326B true TWI354326B (zh) 2011-12-11

Family

ID=33308050

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093111382A TW200423245A (en) 2003-04-23 2004-04-23 CMP polishing method and method for manufacturing semiconductor device

Country Status (7)

Country Link
US (1) US20060046491A1 (zh)
EP (1) EP1617465A4 (zh)
JP (1) JP2004327566A (zh)
KR (1) KR20050118667A (zh)
CN (1) CN100369212C (zh)
TW (1) TW200423245A (zh)
WO (1) WO2004095558A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI715539B (zh) * 2014-09-11 2021-01-11 日商荏原製作所股份有限公司 處理模組、處理裝置、及處理方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
PL2121242T3 (pl) * 2006-12-28 2012-07-31 Saint Gobain Ceramics Podłoża szafirowe i metoda ich wytwarzania

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000000757A (ja) * 1998-06-12 2000-01-07 Nikon Corp 研磨装置及び研磨方法
US6303507B1 (en) * 1999-12-13 2001-10-16 Advanced Micro Devices, Inc. In-situ feedback system for localized CMP thickness control
US6475072B1 (en) * 2000-09-29 2002-11-05 International Business Machines Corporation Method of wafer smoothing for bonding using chemo-mechanical polishing (CMP)
JP4507457B2 (ja) * 2001-05-30 2010-07-21 ソニー株式会社 半導体装置の製造方法
US6821881B2 (en) * 2001-07-25 2004-11-23 Applied Materials, Inc. Method for chemical mechanical polishing of semiconductor substrates
JP2003068683A (ja) * 2001-08-22 2003-03-07 Hitachi Chem Co Ltd 金属用研磨液及び研磨方法
JP2003324088A (ja) * 2002-04-30 2003-11-14 Sony Corp 研磨方法及び研磨装置
US7037174B2 (en) * 2002-10-03 2006-05-02 Applied Materials, Inc. Methods for reducing delamination during chemical mechanical polishing

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI715539B (zh) * 2014-09-11 2021-01-11 日商荏原製作所股份有限公司 處理模組、處理裝置、及處理方法

Also Published As

Publication number Publication date
TW200423245A (en) 2004-11-01
EP1617465A4 (en) 2007-07-04
JP2004327566A (ja) 2004-11-18
US20060046491A1 (en) 2006-03-02
CN100369212C (zh) 2008-02-13
EP1617465A1 (en) 2006-01-18
KR20050118667A (ko) 2005-12-19
WO2004095558A1 (ja) 2004-11-04
CN1777979A (zh) 2006-05-24

Similar Documents

Publication Publication Date Title
JP6030703B2 (ja) 誘電性ＣＭＰスラリーにおけるＣｓＯＨの使用
KR101260597B1 (ko) 금속용 연마액 및 피연마막의 연마 방법
US5861054A (en) Polishing slurry
JP4537010B2 (ja) 化学機械的ポリシングスラリー及びこれを用いた化学機械的研磨方法
JP2005175498A (ja) スラリー組成物及びそれを用いる化学機械的研磨工程を含む半導体素子の製造方法
JP4253141B2 (ja) 化学機械研磨用スラリおよび半導体装置の製造方法
KR100508838B1 (ko) 반도체 장치의 제조 방법 및 그의 연마액
US5968239A (en) Polishing slurry
JPH0822970A (ja) 研磨方法
JP4768335B2 (ja) 有機膜の化学的機械的研磨方法、半導体装置の製造方法、およびプログラム
TW569330B (en) Forming a semiconductor structure using a combination of planarizing methods and electropolishing
WO2009071351A1 (en) A method for chemically-mechanically polishing patterned surfaces composed of metallic and nonmetallic patterned regions
TWI294456B (zh)
JP2004363191A (ja) 有機膜用化学的機械的研磨スラリー、有機膜の化学的機械的研磨方法および半導体装置の製造方法
JP3033574B1 (ja) 研磨方法
JP4719204B2 (ja) 化学機械研磨用スラリおよび半導体装置の製造方法
US8585465B2 (en) Planarization of a material system in a semiconductor device by using a non-selective in situ prepared slurry
TWI354326B (zh)
Saif Islam et al. Ultra-smooth platinum surfaces for nanoscale devices fabricated using chemical mechanical polishing
JP2007053214A (ja) 研磨用組成物
JP2000311874A (ja) 有機アルカリを含有する半導体用研磨剤
KR100646775B1 (ko) Ｃｍｐ용 슬러리 및 그의 제조방법
JP2005082791A (ja) 研磨用組成物
JP2000290637A (ja) 金属膜用研磨剤および研磨方法
JP2005183738A (ja) 化学機械研磨方法及び化学機械研磨装置

Legal Events

Date Code Title Description
MK4A Expiration of patent term of an invention patent