WO2004095558A1 - Ｃｍｐ研磨方法及び半導体デバイスの製造方法 - Google Patents

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Susumu Hoshino
Yuko Kitade
Norio Yoshida
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    • H01L21/31051—Planarisation of the insulating layers
    • H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step

Definitions

  • the present invention relates to a method for polishing a substrate having a wiring pattern formed between materials having a dielectric constant of 2 or less by CMP polishing, and a method for manufacturing a semiconductor device using this method.
  • the surface condition of semiconductor devices is not always flat.
  • the presence of a step on the surface causes disconnection of the wiring, a local increase in the resistance value, etc., which leads to disconnection and a reduction in current capacity.
  • the insulation film may lead to deterioration of withstand voltage and generation of leak.
  • the light source wavelength of optical lithography has been shortened with the increase in the degree of integration and miniaturization of semiconductor integrated circuits, and the numerical aperture, or NA, has been increasing. Is coming. In order to cope with the shallow focal depth, flattening of the device surface is required more than ever.
  • FIG. 5 shows the basic configuration of the CMP system.
  • Reference numeral 1 denotes a head for rotating while holding the wafer 12 to be polished, and has a rotary drive mechanism 13. are doing.
  • the polishing pad 14, rotary platen 15 and rotary drive mechanism are provided.
  • the rotation of the rotary arm 16 is performed by the rotary rocking arm 17, and the rotary rocking arm 17 is driven up and down.
  • the wafer 12 and the polishing pad 14 are rotated at a high speed, and the rotary swing arm 17 is lowered by a vertical drive mechanism (not shown). Then, the wafer 12 is pressurized by the polishing pad 14. Then, a slurry as an abrasive is supplied between the polishing pad 14 and the wafer 12. Further, the rotary swing arm 17 is swung by a swing drive mechanism (not shown) as shown by a broken arrow. Then, the wafer 12 is polished by the relative rotation and swing of the polishing node 14 and the wafer 12, and the surface is flattened. That is, good polishing is performed by the synergistic action of mechanical polishing by the relative motion of the polishing pad 14 and the wafer 12 and chemical polishing by the slurry.
  • the line width of patterns required for semiconductor devices is becoming finer and smaller, and a line width of about 50 nm has recently been put into practical use.
  • the wiring delay determined by the product of the electric resistance (R) of the wiring pattern and the capacitance (C) of the insulator becomes larger than the delay of the semiconductor device.
  • insulators with a dielectric constant of 2 or less Ultra Lowk are being used.
  • the dielectric constant of SiO 2 is an insulator which is formed on the wafer is about 3.9 to 4.5, much higher than this. Therefore, as a method of lowering the dielectric constant while using SiO 2 as an insulator, a method of making SiO 2 porous has been used. .
  • the present invention has been made in view of such circumstances, and provides excellent polishing even when an Ultra Low-k material having a dielectric constant of 2 or less, particularly a porous material is used as an insulating material.
  • An object of the present invention is to provide a method for performing the polishing, and a method for manufacturing a semiconductor device using the polishing method.
  • a first invention for achieving the above object is a CMP polishing method characterized in that a substrate having a wiring pattern formed between materials having a dielectric constant of 2 or less is polished at a polishing pressure of 0.01 to 0.2 psi. is there.
  • a second invention for achieving the above object is the CMP method according to the first invention, wherein the polishing is performed at a polishing pressure of 0.01 to 0.1 psi.
  • a third invention for achieving the above object is the first invention or the second invention, wherein the material having a dielectric constant of 2 or less is a porous insulating material, and the substrate has a smaller diameter than the substrate.
  • the polishing is performed while maintaining the macro flatness of the surface of the polishing pad at 5 m or less and the macro flatness of the surface of the substrate at 3 m or less using the polishing pad. It is assumed that.
  • the inventor conducted a study on a method of polishing an Ultra Low-k material satisfactorily, and as a result, when such a brittle material was obtained, the macroscopic surface of the polishing pad, which was not much of a problem in a conventional CMP apparatus, was obtained.
  • both the flatness and the macroscopic flatness of the substrate to be polished be kept below a predetermined value.
  • the macroscopic flatness is not the fine irregularities, but the surface height when such fine irregularities are averaged. Is the difference between the highest value and the lowest value. The reason why this is necessary is not necessarily clear, but it is considered that if the flatness is poor, the pressure does not work uniformly during polishing. They found that the macroscopic flatness of the polishing pad surface was 5 ⁇ m or less, and that the polishing could not be performed well unless the macroscopic flatness of the substrate surface was 3 ⁇ m or less.
  • the polishing pressure needed to be 0.01-0.2 psi.
  • the polishing pressure is less than O.Olpsi, it is difficult to control the pressure during polishing uniformly.
  • the polishing pressure exceeds 0.2 psi, the insulating material will peel off, and good polishing cannot be performed.
  • This pressure range is very low, unlike the range used conventionally.
  • the polishing pressure is preferably set to O.lpsi or less.
  • a fourth invention for achieving the above object is the third invention, wherein the polishing is performed with the relative speed between the polishing pad and the substrate set to 6.5 m / sec or less. is there.
  • the Preston formula represented by the formula (1) is widely known.
  • V is the relative speed between the polishing object and the polishing object
  • P is the pressure for pressing the polishing object against the polishing object
  • t is the time.
  • the polishing pressure P is reduced, the polishing amount decreases, and the required polishing time increases.
  • the relative speed V becomes higher than a certain level, the slurry existing between the polishing pad and the substrate causes a planing phenomenon at the opening, and the polishing amount becomes saturated. It is meaningless. Therefore, based on the results of the experiment, the relative speed between the polishing pad and the substrate is limited to 6.5 m / sec or less.
  • the polishing rate is increased.
  • this varies depending on the location of the substrate, and uniformity of polishing cannot be obtained. Therefore, it is preferable that the actual relative speed between the polishing pad and the substrate be further reduced.
  • the inventor found that if the relative speed between the polishing pad and the substrate was 6.5 m / sec or less, variation in the polishing rate would not be a problem in practical use. It should be noted that if the polishing rate is too low, the polishing time becomes longer. Therefore, in practice, the relative speed between the polishing pad and the substrate is preferably 3.0 m / sec or more.
  • a fifth invention for achieving the above object is the semiconductor device according to any one of the first invention to the fourth invention, comprising a step of polishing a wafer by a CMP polishing method. Is the way.
  • the present invention includes a step of polishing a wafer by the CMP polishing method according to any one of the first to fourth inventions, so that a wafer having an Ultra Lowk insulating material can be polished well. Can be. Therefore, a semiconductor device having a high-density pattern with a fine line width can be manufactured with high yield.
  • FIG. 1 is a diagram showing the relationship between the rotation speed (rpm) of the polishing pad, the polishing speed (the relative speed between the polishing pad and the wafer), and the polishing rate in the polishing method according to the embodiment of the present invention.
  • FIG. 2 is a diagram showing the distribution of the polishing rate in the wafer radial direction in the polishing method according to the embodiment of the present invention, using the rotation speed (rpm) of the polishing pad as a parameter.
  • FIG. 3 is a diagram showing a wafer in a radial direction in a polishing method according to an embodiment of the present invention.
  • FIG. 9 is a diagram showing another experimental data indicating the polishing rate of the present invention.
  • FIG. 4 is a flowchart illustrating a semiconductor device manufacturing process according to an embodiment of the present invention.
  • FIG. 5 is a diagram showing a basic configuration of the CMP device. BEST MODE FOR CARRYING OUT THE INVENTION
  • a 300 mm diameter, 25 mm square IC area was formed on one surface, and a wafer having a 0.1 ⁇ m line and space pattern formed in each IC area was subjected to CMP polishing.
  • the lines are made of Cu, and the space portions are made of porous SiO 2 with a dielectric constant of 2 or less.
  • the polishing pad was made of Rodel IC1000 (trade name) and used a donut-shaped pad with a diameter of 266 mm and a hole with a diameter of 84 mm at the center.
  • the slurry was supplied at a flow rate of 150 ml / min using PL7102 (trade name) from Fujimin Incorporated.
  • FIG. 1 is a diagram showing the relationship between the rotation speed (rpm) of the polishing pad, the polishing speed (the relative speed between the polishing pad and the wafer), and the polishing rate.
  • the polishing pressure at this time is O.Olpsi.
  • the polishing rate increases with the rotation speed of the polishing pad, and the polishing rate also increases.However, when the polishing speed reaches 6.5 m / sec (550 rpm of the polishing pad), the polishing rate is saturated. ing.
  • FIG. 2 is a diagram showing the distribution of the polishing rate in the wafer radial direction, which was examined under the same conditions as in FIG. 1, using the rotation speed (rpm) of the polishing pad as a parameter. It can be seen that there is almost no difference in the polishing rate between the case where the rotation speed of the polishing head is 551 rpm and the case where the rotation speed is 601 rpni, and the rotation speed of the polishing pad is 550 rpm, that is, the polishing speed is It can be seen that the polishing rate is saturated when the speed exceeds 6.5 m / sec.
  • Figure 3 shows another experimental data showing the polishing rate in the radial direction of the wafer under the same conditions as above, when the polishing pad rotation speed was 301 rpm, that is, the polishing speed was 4.4 m / sec.
  • FIG. It can be seen that a substantially uniform polishing rate was obtained over the entire wafer.
  • Polishing was carried out under the same conditions except that the polishing pressure was changed to 0.05 psi and O.lpsi in the same manner.However, there was no crash or delamination of the p-porous insulation material of Ultra Law-k. Was able to do. However, when the polishing pressure was set to a pressure exceeding 0.2 psi, a crash of the insulating material occurred and the polishing condition deteriorated.
  • FIG. 4 is a flowchart illustrating a semiconductor device manufacturing process according to an embodiment of the present invention.
  • Starting the semiconductor device manufacturing process first, in step S100, the following steps S101 to S104 To select an appropriate processing step. According to the selection, the process proceeds to any of steps S101 to S104.
  • Step S101 is an oxidation step for oxidizing the surface of the silicon wafer.
  • Step S102 is a CVD step of forming an insulating film on the surface of the silicon wafer by CVD or the like.
  • Step S103 is an electrode forming step of forming electrodes on the silicon wafer by steps such as vapor deposition.
  • Step 104 is an ion implantation step of implanting ions into the silicon wafer.
  • Step S105 it is determined whether or not to perform the CMP step, and if so, the process proceeds to step S106. If the CMP step is not performed, S106 is skipped.
  • a polishing apparatus that performs the polishing method according to the present invention performs planarization of an interlayer insulating film, formation of a damascene by polishing a metal film on the surface of a semiconductor device, and the like.
  • Step S107 is a photolithography process.
  • a resist is applied to a silicon wafer, a circuit pattern is printed on the silicon wafer by exposure using an exposure apparatus, and the exposed silicon wafer is developed.
  • the next step S108 is an etching step of removing portions other than the developed resist image by etching, and thereafter removing the unnecessary resist after the resist is peeled off after etching.
  • step S109 it is determined in step S109 whether all necessary processes have been completed. If not, the process returns to step S100, and the previous steps are repeated to form a circuit pattern on the silicon wafer. If it is determined in step S109 that all steps have been completed, the steps are terminated.

Abstract

　誘電率が２以下の材料間に配線パターンが形成された基板を、研磨圧力を0.01～0.2psiとして研磨する。これにより、誘電率が２以下であるUltra Low-kの材料が絶縁材として用いられる場合であっても、良好な研磨を行うことができる。

Description

明 細 書
C M P研磨方法及び半導体デバイスの製造方法 技術分野
本発明は、 誘電率が 2以下の材料間に配線パターンが形成された基板 を、 C M P研磨により研磨を行う方法、 及ぴこの方法を用いた半導体デ バイスの製造方法に関するものである。 背景技術
半導体集積回路の高集積化、 微細化に伴って半導体製造プロセスのェ 程が増加し、 複雑となってきている。 これに伴い、 半導体デバイスの表 面状態が必ずしも平坦ではなくなつてきている。 表面における段差の存 在は配線の段切れ、 局所的な抵抗値の増大などを招き、 断線や電流容量 の低下等をもたらす。 又、 絶縁膜では耐圧劣化やリークの発生にもつな がる。
一方、 半導体集積回路の高集積化、 微細化に伴って光リソグラフィの 光源波長は短くなり、 開口数いわゆる N Aが大きくなつてきていること に伴い、 半導体露光装置の焦点深度が実質的に浅くなつてきている。 焦 点深度が浅くなることに対応するためには、 今まで以上にデバイス表面 の平坦化が要求される。
このような要求に応える高精度の平坦化技術として、 C M P研磨技術 、 Chemical ecnanical Polishing ま 7こ fま Chemical Mechanical Planarization) が実用化されている。
C M P装置の基本構成を図 5に示す。 1 1は研磨対象物であるウェハ 1 2を保持しながら回転を与えるへッ ド部であり回転駆動機構 1 3を有 している。 このへッ ド都 1 1に対面して研磨パッ ド 1 4が貼り付けられ た回転プラテン 1 5及びその回転駆動機構 1 6があり、 これら研磨パッ ド 1 4、 回転プラテン 1 5、 回転駆動機構 1 6は、 回転式揺動アーム 1 7により揺動を与えられると共に、 上下方向に駆動される。
このような C M P研磨装置を使用して研磨を行う際には、 ウェハ 1 2 及び研磨パッ ド 1 4を高速回転させ、 回転式揺動アーム 1 7を図示され ていない上下駆動機構により下降させて、 研磨パッ ド 1 4により ウェハ 1 2を加圧する。 そして、 研磨パッ ド 1 4とウェハ 1 2間に研磨剤であ るスラリーを供給する。 さらに、 回転式揺動アーム 1 7を、 図示されて いない揺動駆動機構により破線矢印で示す如く揺動する。 すると、 研磨 ノ ッ ド 1 4とウェハ 1 2の相対回転及ぴ揺動により、 ウェハ 1 2の研磨 が行われ、 表面が平坦化される。 すなわち、 研磨パッ ド 1 4とウェハ 1 2の相対運動による機械的研磨と、 スラリーによる化学的研磨の相乗作 用により、 良好な研磨が行われる。
半導体デバイスに要求されるパターンの線幅は、 益々微細化し、 最近 では線幅 50nm程度のものが実用化されつつある。 しかしながらこのよ うに線幅が微細化すると、 配線パターンの電気抵抗 （R ) と絶縁物の静 電容量 （C ) の積で決定される配線遅延が半導体デバイスの遅延より大 きくなり、 結果として微細化による高速化のメ リ ッ トが得られないとい う問題点がある。 よって、 絶縁物の誘電率として 2以下のもの （Ultra Lowk) が使用されるようになってきている。 一般にウェハ上に形成さ れる絶縁物である SiO 2の誘電率は 3.9〜4.5程度であり、 これに比べて かなり高い。 そのため、 絶縁物として SiO 2を使用しながら誘電率を下 げる方法として、 SiO 2をポーラスにする方法が用いられるようになつ てきている。 .
ところが、 Si〇2をポーラスにすると、 それだけ機械的強度が弱くな り、 C M P研磨を行う とき、 剥離が発生したり して、 良好に研磨が行え なくなるという問題点が発生する。 そのため、 Ultra Low-kの絶縁材を 有する基板を良好に研磨する方法の開発が望まれていた。 発明の開示
本発明はこのような事情に鑑みてなされたもので、 誘電率が 2以下で ある Ultra Low-kの材料、 特にポーラスな材料が絶縁材として用いられ る場合であっても、 良好な研磨を行う方法、 及ぴこの研磨方法を使用し た半導体デバイスの製造方法を提供することを目的とする。
前記目的を達成するための第 1の発明は、 誘電率が 2以下の材料間に 配線パターンが形成された基板を、研磨圧力を 0.01〜0.2psiとして研磨 することを特徴とする C M P研磨方法である。
前記目的を達成するための第 2の発明は、 前記第 1の発明であって、 研磨圧力を 0.01〜0.1psiとして研磨することを特徴とする C M P研磨方 法である。
前記目的を達成するための第 3の発明は、 前記第 1の発明又は第 2の 発明であって、 前記誘電率が 2以下の材料がポーラスな絶縁材であり、 前記基板を前記基板より小径の研磨パッ ドを用いて、 前記研磨パッ ド表 面の巨視的な平坦度を 5 m以下に、 前記基板の表面の巨視的な平坦度 を 3 m以下に保った状態で研磨することを特徴とするものである。 発明者は、 Ultra Low-k材を良好に研磨する方法について調查を行つ た結果、 このようなもろい材料になると、 従来の C M P装置ではあまり 問題にされていなかった研磨パッ ド表面の巨視的な平坦度と研磨対象物 である基板の巨視的な平坦度を共に所定値以下に保つことが必須の条件 であることを見いだした。 ここで巨視的な平坦度とは、 微小な凹凸のこ とではなく、 このような微小な凹凸を平均化してみた場合の、 面の高さ の最高値と最低値の差のことである。 このようにする必要がある理由は 必ずしも明らかではないが、 平坦度が悪いと、 研磨中に圧力が均一に作 用しないためと考えられる。 そして、 研磨パッ ド表面の巨視的な平坦度 が 5 μ m以下であり、 基板の表面の巨視的な平坦度が 3 μ m以下でない と研磨が良好に行われないことを見いだした。
そして、 このような条件の下で、 研磨圧力を 0.01〜0.2psiとする必要 があることを見いだした。 研磨圧力が O.Olpsi未満であると、 研磨中の 圧力を均一に制御することが困難になる。 又、 研磨圧力が 0.2psiを超え ると、絶縁材に剥がれが生じ、良好な研磨ができない。 この圧力範囲は、 従来用いられていた範囲と異なり、 著しく低いものである。 特に、 研磨 圧力を O. lpsi以下とすることが好ましい。
前記目的を達成するための第 4の発明は、 前記第 3の発明であって、 研磨パッ ドと基板間の相対速度を 6.5m/sec 以下と して研磨を行う こと を特徴とするものである。
研磨対象物の研磨量を求める式と して、 式 （ 1 ) で示される Preston 式が広く知られている。
[研磨量] = k · V · P · t · · · ( 1 )
ここに、 'kは定数、 Vは研磨体と研磨対象物との相対速度、 Pは研磨 対象物を研磨体に押圧する圧力、 tは時間である。
よって、 研磨圧力 Pを小さくすると研磨量が小さくなり、 必要な研磨 時間が長くなる。 これを防ぐためには、 研磨体と研磨対象物である基板 との相対速度 Vを上げる必要がある。 ところが、 この相対速度 Vがある 程度以上高くなると、 研磨パッ ドと基板間に存在するスラリーがハイ ド 口プレーニング現象を起こすために、 研磨量が飽和してく るので、 それ 以上相対速度 Vを高めても無意味である。 よって、 実験の結果に基づい て、 研磨パッ ドと基板間の相対速度を 6.5m/sec以下に限定する。 従来知られていなかつたことであるが、 前述のような低い研磨圧力で 研磨を行い、 前述のようにハイ ドロプレーニング現象により研磨量が飽 和する程度まで研磨速度を上げよう とすると、 研磨レートが基板の場所 により異なってきて、 研磨の均一性が得られなくなる。 よって、 実際の 研磨パッ ドと基板間の相対速度は、 さらに低く抑えるのが好ましい。 発 明者は、研磨パッ ドと基板間の相対速度が 6.5m/sec以下であれば実用上、 研磨レートのばらつきが問題とならないことを見いだした。 なお、 研磨 レートをあまり低くすると研磨時間が長くなるので、 実用上は、 研磨パ ッ ドと基板間の相対速度を 3.0m/sec以上とすることが好ましい。
前記目的を達成するための第 5の発明は、 前記第 1の発明から第 4の 発明のいずれかであって、 C M P研磨方法により ウェハを研磨する工程 を有することを特徴とする半導体デバイスの製造方法である。
本発明においては、 第 1の発明から第 4の発明のいずれかの C M P研 磨方法により ウェハを研磨する工程を有しているので、 Ultra Lowkの 絶縁材を有するウェハの研磨を良好に行うことができる。 よって、 線幅 が微小な高密度パターンの半導体デバイスを歩留良く製造することがで きる。 図面の簡単な説明
図 1は、 本発明の実施例である研磨方法における、 研磨パッ ドの回転 数 （rpm) と研磨速度 （研磨パッ ドとウェハの相対速度） 及び研磨レー トの関係を示す図である。
図 2は、 本発明の実施例である研磨方法における、 ウェハ半径方向の 研磨レートの分布を、 研磨パッ トの回転数 （rpm) をパラメータとして 示した図である。
図 3は、 本発明の実施例である研磨方法における、 ウェハの半径方向 の研磨レートを示す別の実験データを示す図である。
図 4は、 本発明の実施の形態の一例である半導体デバイス製造プロセ スを示すフローチャートである。
図 5は、 C M P装置の基本構成を示す図である。 発明を実施するための最良の形態
以下、 本発明の実施例及び実施の形態を、 図を用いて説明する。
直径 300mmで、 25mm角の I C領域が一面に形成され、 各々の I C 領域には、 0.1 μ mのラインアンドスペースのパターンが形成されている ウェハの C M P研磨を行った。 ラインは Cuで形成されており、 スぺー ス部分は誘電率が 2以下のポーラスな SiO 2で形成されている。 研磨パ ッ ドはローデル社の IC1000 (商品名） からなり、 直径が 266mm中心部 に直径 84mm の穴のあいたドーナツ型パッ ドを使用した。 スラリ一は、 フジミイ ンコーポレーテツ ド社の PL7102 (商品名） を使用 し、 150ml/minを供給した。 ウェハの回転数は 251rpmで研磨パッ ドの回転 方向と逆方向とし、 研磨パッ ドのオシレーション速度は 40inm/secとし た。 オシレーション範囲はウェハ中心から 30〜80nmiの範囲とした。 図 1は、 研磨パッ ドの回転数 （rpm) と研磨速度 （研磨パッ ドとゥェ ハの相対速度） 及び研磨レー トの関係を示す図である。 このときの研磨 圧力は O.Olpsiである。 研磨パッ ドの回転数の上昇と共に研磨速度が上 昇し、 研磨レートも上昇するが、 研磨速度が 6.5 m/sec (研磨パッ ドの回 転数 550rpm) となったところで、 研磨レートが飽和している。 これは ハイ ドロプレーニング現象によるものである。 なお、 研磨速度は、 研磨 パッ ドのオシレーション位置によっても異なるので平均的な値である。 図 2は、 図 1 と同じ条件で調べた、 ウェハ半径方向の研磨レートの分 布を、研磨パッ ドの回転数（rpm) をパラメータとして示した図である。 これを見ると、 研磨へッ ドの回転数が 551rpmの場合と 601rpniの場合 とで、 研磨レー トの差がほとんど無く、 上述のように研磨パッ ドの回転 数が 550rpm、 すなわち、 研磨速度が 6.5m/sec以上となると、 研磨レー トが飽和していることが分かる。
又、 それ以下であっても、 研磨パッ ドの回転数が 401rpmまでは、 比 較的ウェハ全体に亘つて研磨レー ト の差がないが、 これを超えた 451rpm では、 ウェハ全体での研磨レートの差が大きくなつていること が分かる。 図 1 と対応する と、 研磨パッ ドの回転数が 401rpm (約 400rpm) のときは、 研磨速度が約 5.5m/secに対応する。 図 2力、ら、 一 般的には研磨速度が低い程、 研磨レートはウェハの各部分で均一に保た れることが分かる。
なお、 図 2に示した、 データの範囲では、 Ultra Low-kのポーラスな Si〇 2が絶縁材と して用いられているにもかかわらず、 絶縁材のクラッ シュゃ剥離等がなく、 良好な研磨を行う ことができた。
図 3は、 上記と同じ条件で、 研磨パッ ドの回転数を 301rpm、 すなわ ち研磨速度を 4.4m/sec と した場合の、ウェハの半径方向の研磨レー トを 示す別の実験データを示す図である。 ウェハ全域に亘つて、 ほぼ均一な 研磨レートが得られていることが分かる。
同様な方法で、 研磨圧力を 0.05psi、 O. lpsi に変えて、 他は同じ条件 で研磨を行ったが、 Ultra Law-kの pポーラスの絶縁材のクラッシュや 剥離等がなく、 良好な研磨を行う ことができた。 しかし、 研磨圧力を 0.2psiを超える圧力と したところ、 絶縁材のクラッシュが発生し、 研磨 状態が悪化した。
図 4は、 本発明の実施の形態の一例である半導体デバイス製造プロセ スを示すフローチャートである。 半導体デパイス製造プロセスをスター トして、 まずステップ S100で、 次に挙げるステップ S101〜S104の中 から適切な処理工程を選択する。 選択に従って、 ステップ S101〜S104 のいずれかに進む。
ステップ S101 はシリ コンウェハの表面を酸化させる酸化工程である。 ステップ S102 は C V D等によりシリ コンウェハ表面に絶縁膜を形成す る C V D工程である。 ステップ S103 はシリ コンウェハ上に電極を蒸着 等の工程で形成する電極形成工程である。 ステップ 104はシリ コンゥェ ハにイオンを打ち込むイオン打ち込み工程である。
C V D工程もしくは電極形成工程の後で、 ステップ S105 に進む。 ス テツプ S105 で C M P工程を実施するかどうか判断し、 実施する場合は S106の C M P工程に進む。 C M P工程を行わない場合は、 S106をノ ィ パスする。 C M P工程では本発明に係る研磨方法を実施する研磨装置に より、 層間絶縁膜の平坦化や、 半導体デバイスの表面の金属膜の研磨に よるダマシン （damascene) の开成等が行われる。
C M P工程もしくは酸化工程の後でステップ S107 に進む。 ステップ S107 はフォ トリ ソ工程である。 フォ ト リ ソ工程では、 シリ コンウェハ へのレジス トの塗布、 露光装置を用いた露光によるシリ コンウェハへの 回路パターンの焼き付け、 露光したシリ コンウェハの現像が行われる。 さらに次のステップ S108 は現像したレジス ト像以外の部分をエツチン グにより削り、 その後レジス ト剥離が行われ、 エッチングが済んで不要 となったレジス トを取り除くエッチング工程である。
次にステップ S109 で必要な全工程が完了したかを判断し、 完了して いなければステップ S100 に戻り、 先のステップを繰り返して、 シリ コ ンウェハ上に回路パターンが形成される。 ステップ S109 で全工程が完 了したと判断されれば工程を終了する。

Claims

請 求 の 範 囲
1. 誘電率が 2以下の材料間に配線パターンが形成された基板を、 研 磨圧力を 0.01〜0.2psiとして研磨することを特徴とする CM P研磨方法 c
2. 請求の範囲第 1項に記載の CMP研磨方法であって、 研磨圧力を 0.01〜0.1psiとして研磨することを特徴とする CM P研磨方法。
3. 前記誘電率が 2以下の材料がポーラスな絶縁材であり、 前記基板 を前記基板より小径の研磨パッ ドを用いて、 前記研磨パッ ド表面の巨視 的な平坦度を 5 μ m以下に、 前記基板の表面の巨視的な平坦度を 3 μ m 以下に保った状態で研磨することを特徴とする請求の範囲第 1項に記載 の CM P研磨方法。
4. 前記研磨パッ ドと前記基板間の相対速度を 6.5m/sec以下として研 磨を行うことを特徴とする請求の範囲第 3項に記載の CMP研磨方法。
5. 前記誘電率が 2以下の材料がポーラスな絶縁材であり、 前記基板 を前記基板より小径の研磨パッ ドを用いて、 前記研磨パッ ド表面の巨視 的な平坦度を 5 μ m以下に、 前記基板の表面の巨視的な平坦度を 3 m 以下に保った状態で研磨することを特徴とする請求の範囲第 2項に記載 の CMP研磨方法。
6. 前記研磨パッ ドと前記基板間の相対速度を 6.5m/sec以下として研 磨を行うことを特徴とする請求の範囲第 5項に記載の CMP研磨方法。
7. 請求の範囲第 1項から第 6項のうちいずれか 1項に記載の CM P 研磨方法により ウェハを研磨する工程を有することを特徴とする半導体 デバイスの製造方法。
Figure imgf000012_0001
200 250 300 350 400 450 500 550 600
Pad Rotation Speed (rom)
研磨レー卜（nm/min)
Figure imgf000013_0001
z园
9/Z lCS00/l700Zdf/X3d 8SSS60/1700Z; OAV () ίΜmm
研磨レー卜（nm/min)
Figure imgf000014_0001
U1
o
o
o l
o
o
00
o
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o
o ε
9/2
OUSOO/tOOZdT/lJd 請 OAV
Figure imgf000015_0001
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9 m
OUSOO/tOOZdT/lJd 請 OAV
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