TWI353025B - Semiconductor structure with improved on resistanc - Google Patents

Semiconductor structure with improved on resistanc Download PDF

Info

Publication number
TWI353025B
TWI353025B TW095120221A TW95120221A TWI353025B TW I353025 B TWI353025 B TW I353025B TW 095120221 A TW095120221 A TW 095120221A TW 95120221 A TW95120221 A TW 95120221A TW I353025 B TWI353025 B TW I353025B
Authority
TW
Taiwan
Prior art keywords
region
forming
trenches
conductivity type
trench
Prior art date
Application number
TW095120221A
Other languages
English (en)
Other versions
TW200709303A (en
Inventor
Zia Hossain
Shanghui Larry Tu
Original Assignee
Semiconductor Components Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Ind filed Critical Semiconductor Components Ind
Publication of TW200709303A publication Critical patent/TW200709303A/zh
Application granted granted Critical
Publication of TWI353025B publication Critical patent/TWI353025B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H01L29/7835—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with asymmetrical source and drain regions, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H01L29/0653—Dielectric regions, e.g. SiO2 regions, air gaps adjoining the input or output region of a field-effect device, e.g. the source or drain region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66659—Lateral single gate silicon transistors with asymmetry in the channel direction, e.g. lateral high-voltage MISFETs with drain offset region, extended drain MISFETs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7831—Field effect transistors with field effect produced by an insulated gate with multiple gate structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
    • H01L29/0873—Drain regions
    • H01L29/0878—Impurity concentration or distribution
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Composite Materials (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Description

1353025 九、發明說明： 【發明所屬之技術領域】 本發明大體而言係關於半導體裝置，且更具體而言其係 關於電源切換結構及製造方法。 【先前技術】 金屬氧化物半導體場效電晶體（M0SFET)，諸如橫向 MOSFET ’經常用於高電壓（意即，大於2〇〇伏特）應用中， 諸如切換裝置電信系統或在交流至直流電壓轉換器中之離 線切換調節器。在一典型高電壓橫向M〇SFET中，中間或漂 移區域分離源極與汲極區域。將閘極結構安置於鄰近該裝 置之通道區域處。在開啟狀態中，將電壓施加至閘極以在 源極區域與汲極區域之間形成一允許電流流經該裝置之傳 導通道區域。在關閉狀態中，施加至閘極之電壓充分低， 因此不形成傳導通道，且因此不發生電流。在關閉狀態期 間’裝置必須支持在源極區域與汲極區域之間之高電壓。 開放電阻（R0N)係MOSFET切換裝置之品質（merit)之重要 性能特徵。開放電阻係當開關被關閉且傳遞一訊號時存在 於MOSFET開關之輸入引腳與輸出引腳之間之歐姆電阻。開 放電阻與當訊號通過裝置時將導致多少訊號之衰減相關。 品質之另一重要特徵為比開放電阻（RSP)，其係Ron與表面積 之乘積，或R0N*Area。較低之R〇N*Area允許設計者使用較 小之兩電壓橫向MOSFET來滿足對於一給定應用之開放電 麗要求’其減小功率積體電路之面積及成本。 習知高電壓橫向M〇SFET之一問題為傾向於使崩潰電壓 111664.doc 丄妁3025 (VBD)最大化之技術及結構會不利地影響r〇n且反之亦然。 例如，典型橫向MOSFET需要較低摻雜濃度以支持較高 VBD ’其增加了比開放電壓（Rsp)。 為了克服此問題，已在嘗試中提出若干設計以提供高崩 潰電壓與低R0N*Area之可接受組合。例如，已設計具有一 或多個降低表面場（RESURF)區域及/或局部摻雜區域（亦稱 • 作超級接合或多傳導結構）之裝置。然而，該等設計需要涉 _ 及夕個遮罩及離子植入步驟之昂貴的晶圓處理、經非常深 入擴散之主體區域或接點（例如，3〇至4〇微米深），及/或昂 貝的絕緣體上矽基板，以上會增加晶片製造成本。 因此，存在對改良橫向MOSFET裝置之R〇N*Area性能同 •時維持高阻斷電壓能力及製造靈活性的成本有效之結構及 方法之需要。 ' 【實施方式】 為易於理解’圖中之元件不—定按比例繪製，且在各圖 # 巾適當處使用相同元件號碼。為了圖式之清楚起見，將裴 置結構之換雜區域說明為一般具有直線邊緣及精確角度轉 角’、，、而’熟習此項技術者應理解，歸因於推雜劑之擴散 及活化，摻雜區域之邊緣一般不為直線且轉角不為精確角 度，且通常為圓形。 另外力了描述之簡單起見，省略對熟知步驟及元件之 描述及細節。雖然本文中將裝置解釋為某些城道裝置，但 是熟習此項技術者應理解，根據本發明藉由在所揭示之不 同區域的㈣性類型上作適當改變，P通道及補充裝置亦為 I11664.doc 1353025 可能的。所示實施例適合於700伏特左右之阻斷電壓。 圖1展示一根據本發明具有改良之R〇N*Area性能及高阻 斷電壓能力之絕緣閘場效電晶體（IGFET)、橫向FET、橫向 MOSFET、半導體或切換裝置、結構或單元1()的部分橫截面 視圖。舉例而言，MOSFET單元1〇係許多整合於半導體晶片 中作為功率積體電路之部分的此種單元當中之一。或者， MOSFET單元1〇為單一離散電晶體。 裝置10包括一半導體材料區域或基板丨丨，其包含例如具 有大約1.5x10丨4at〇ms/cm3之摻雜濃度的p型區域或基板。半 導體材料區域1】包括一主要表面14。1置1〇進一步包括一 井狀、經擴散、漂移或延伸之汲極區域13，其在此實施例 中包含n型傳導性。井區13形成於基板Π中且自主要表面14 延伸。舉例而言，井區13具有大約4.0x10"至mo!6 at〇mS/Cm左右之摻雜濃度，及5至1 5微米之深度或厚度。 隔離區域或場區31形成於裝置10之上、裝置1〇上方、裝 置10中或上覆裝置10，以提供局部鈍化區域。隔離區域Η ι έ例局。卩石夕氧化（L〇c〇s)區域、淺溝槽隔離區域、場 氧化區域、其組合或其類似物。在一實施例中，隔離區域 31包含使用LOCOS技術形成之熱場氧化區域，且具〇5至2 〇 微米左右之厚度。 裝置10進一步包括自主要表面14延伸之p型高電壓區域 (HV)主體區域或擴散區域41及η型源極區域43。主體區 域41。卩刀延伸至半導體材料區域η中。ρ型摻雜區域44進一 步形成於主體區域41中且用以減少裝置1〇内之寄生效應。 111664.doc 1353025 >及極接觸區域33形成於井區13之一部分中，且自主要表面 Μ延伸。沒極接觸區域33包含„型傳導性，且經摻雜以提供 充分歐姆接觸。使用習知遮罩及播雜技術形成區域mi 41、43 及 44。 包括-薄閘極介電層53及-閘電極幻之閘極結祕形成 於鄰近主要表面14及主體區域41之_部分處或上覆主要表 面14及主體區域41之一部分。閉極介電層53& + n 具有大約0.01至0·1微米之厚度的二氧化矽。或者，閘極介 電層53包含其他介電質，諸如氣化石夕、五氧化二组、二氧 化鈦 '鈦酸顏銀㈣如㈣刪丨⑽出咖⑷或其組合，包括 與二氧化石夕之組合。閘電極51包含，例如，經擦雜多晶石夕、 铭、紹合金、其組合或其類似物。閘極結構料控制通道Μ 之形成及裝置10中之電流的傳導。 根據本發明，裝置10進一步包括一區域或超級接合結構 6J ’其包含一對、複數個或多個隔開之填充溝槽、鈍化溝 槽或經填充之條狀溝槽或凹槽，其至少部分地（例如，在兩 側上）限制或約束形成於井區13之一部分中具有相反或交 替之傳導性類型的複數個或多個條狀推雜區域。 、在實施例中，4等經填充條狀溝槽及該等條狀推雜區 域大體上彼此平行。區域61為裝置1〇在最小表面積中提供 低：放電阻同時維持高崩潰電麼。區域61與主體區域“隔 離例如，1至4微米左右之距離◊現將結合圖2·9來 描述區域6〗之各種實施例。 圖2展示裝置10之一部分沿圖j中之參考線卜域取的放 111664.doc 1353025 大之部分等角及橫截面視圖以說明區域61之第一實施例。 在此實鉍例中，區域61包含限制複數個條狀摻雜區域以及 66之複數個填充溝槽。具體言之，經摻雜條狀 區域64包含 第一傳導性類型且係夾於具有第二傳導性類型之條狀摻雜 區域66之間。根據本發明之此實施例，區域μ及μ沿側壁 、 在溝槽23之深度方向中伸展，但是該等區域不環繞溝槽23 • 之底°卩部分或壁。即，區域64及66近似地沿溝槽23之側壁 φ 部分終止，且該等區域不毗連或鄰接溝槽23之底部表面。 區域64及66具有近似等於溝槽23之深度的深度。在此實施 例中，條狀區域64包含與區域13相同之傳導性類型，但是 具有更高摻雜濃度。舉例而言，區域64具有ι 〇χι〇]6至 • 3.0幻〇16“〇阳/〇1113左右之淨峰值摻雜濃度，且區域66具有 大、’勺1.0X10至3.0Χ1016 atoms/cm3左右之淨峰值推雜濃 •度。 圖3展示裝置1 〇之一部分之部分橫截面視圖以說明條狀 • 摻雜區域或區域64及66之形成。在此實施例中，首先自裝 置10之主要表面14蝕刻溝槽23至井區13中。在一實施例 中，將溝槽23隔開一大約2至7微米左右之距離，該距離係 由所要RESURF電荷需要確定。溝槽23具有視裝置ι〇之電壓 額定值而定之深度。舉例而言，對於大約7〇〇伏特之崩潰電 壓對於具有60 m〇hm*cm2之R0N*Area之裝置而言，溝槽23 具有大約8至10微米左右之深度及大約1至2微米之寬度。為 了滿足700伏特之崩潰，漂移長度為大約6〇微米左右。使用 習知光微影及餘刻技術來形成溝槽23。舉例而言，使用乾 111664.doc . m. 1353025 式姓刻技術用氟或氯基化學物之（chemistry)來姓刻溝槽 23 〇 接著，於溝槽23之底部形成一介電層或鈍化區域23〇。例 如，首先用一氮化物或遮罩層覆蓋溝槽23之表面，隨後使 用各向異性蝕刻技術移除底部部分以曝露井區13之一部 分。隨即使經曝露部分氧化以形成局部鈍化區域23〇，如在 溝槽23之底部表面處所示。區域咖提供一遮罩或保護層以 防止區域64及66沿溝槽23之底部表面形成。舉例而言，區 域23 0各具有大約〇.3至〇 5微米左右之厚度。 隨即將第-導電性類型之摻雜劑（例如，η型）引入溝扣 之側壁表面中。舉例而言，使用成角度（angied)粒子植入、 氣相摻雜或固體源摻雜將摻雜物質引入井區。中。圖3展示 一成角度植入方法作為一實例’其中箭頭4代表摻雜離子之 間化及近似軌跡。料層16防止摻雜料料主要表面 I。在一實施例中，隨即在熱處理期間將第-傳導性類型 4劑擴散至井區13中以形成第-傳導性類型區域64。舉
Hi奢在Η00攝氏度下使第—傳導性類型摻雜劑擴散大 約3 0分鐘。 之2:表傳導性類型摻雜劑(例如，㈣)引入溝槽23 且隨即在孰處(例如’成角度植入、氣相摻雜或固體源摻雜） ==理期間將其擴散至井㈣中以提供第二傳導 改類i £域66 ’如圖2中所示。 23引入之第—指播k .. 貧轭例中，自鄰近溝槽 導性類型摻雜劑一起擴散 連區域64,如圖2中所示。 擴月欠以形成鄰接或田比 1 "664.doc 1353025 藉由首先擴散第一傳導性類型摻雜劑，而經由溝槽23之 側壁表面將後續第二傳導性類型摻雜劑擴散至第一傳導性 類31區域中，達成沿漂移區域之深度方向及長度方向受良 好控制之η型及P型區域。另外，藉由在井區13與區域66之 間具有區域64，達成適當電荷平衡及改良之崩潰電壓特 性。區域64在開啟狀態操作期間提供電流傳導通道或路 ，彳二在關閉狀態操作期間，區域64及66彼此補償以加強崩 • 潰電壓能力。 在一後續步驟中，用諸如氧化物（例如經熱、沉積或旋 塗）、氮化物、半絕緣多晶矽（SIP〇s)、無摻雜多晶半導體 材料（例如，多晶矽）之材料或介電材料24、其組合或其類似 •物填充溝槽23。此提供一具有複數個（例如，一對）填充溝槽 之超級接合結構61，該等填充溝槽在一第一傳導性類型（例 如，η型）井區内部分地(例如，在兩側上）限制一第二傳導性 類型（例如，ρ型）摻雜條狀區域、一第一傳導性類型（例如， φ 11型）摻雜條狀區域，及一第二傳導性類型（例如，ρ型）摻雜 條狀區域。根據本發明之此實施例，該第二傳導性類型區 域及該第一傳導性類型區域均不完全環繞、圍繞或鄰接該 #填充溝槽之底部表面。在一實施例中，第一及第二傳導 性類型區域及填充溝槽在漂移區域中終止於大體上相等之 深度。在一實施例中’填充材料填充溝槽23直至或超過主 要表面14。 裝置10之模擬分析展示其能夠有大於700伏特之阻斷電 壓同時達成小於60 mohm*cm2之R0N* Area結果。 111664.doc 12 1353025 圖4展不半導體裝置10之一部分沿參考線1-1截取的放大 之部分等角及橫戴面視圖以說明區域61之第二實施例。在 5亥第一實施例中，區域64及66之次序與圖2之第一實施例相 比被反轉。在此實施例+，首先將第二傳導性類型區域66 引入溝槽23之側壁表面中，然後將第一傳導性類型區域64 引入該等側壁表面中。此提供一具有複數個（例如，一對） 填充溝槽之超級接合結構61，該等填充溝槽在一第一傳導 • 性類型（例如，η型）漂移區域内部分地（例如，在兩側上）限 制一第一傳導性類型（例如，11型）摻雜條狀區域、一第二傳 導性類型（例如，Ρ型）摻雜條狀區域，及一第一傳導性類型 (例如，η型）摻雜條狀區域。根據本發明之此實施例，該第 二傳導性類型區域及該第一傳導性類型區域均不完全環 繞、圍繞或鄰接該等填充溝槽之底部表面。在一實施例中， 第一及第二傳導性類型區域及填充溝槽在漂移區域中終止 於大體上相等之深度。 φ 圖5展示根據本發明之第三實施例之半導體裝置10的一 部分之放大之部分等角及橫截面視圖。在此實施例中，將 第一傳導性類型區域64引入溝槽23之一側壁中同時將第二 傳導性類型區域66引入溝槽23之另一側壁中。此提供—單 側超級接合結構6 1，其中第一摻雜條狀區域（例如，區域64) 經形成為毗連或鄰接該對條形填充溝槽之一者，且其中第 二摻雜條狀區域（例如，區域66)經形成為毗連或鄰接該對條 形填充溝槽之另一者，且其中該第一摻雜條狀區域毗連該 第二摻雜條狀區域。根據本發明之此實施例，該第二傳導 111664.doc •13· 1353025 性類型區域及該第-傳導性類型區域均不完全環繞、圍繞 或鄰接該等填充溝槽之底部表面。在一實施例中，第一及 第二傳導性類型區域及填充溝槽在漂移區域中終止於大體 上相等之深度。 圖6展示裝置10之另一實施例之—部分的放大之部分等 角及橫截面視圖。在此實施例中，一絕緣層或介電區域71 形成於基板11中且毗連或鄰近溝槽23之底部或下部表面。 在此實施例中，絕緣層71分離基板丨丨與半導體層lu。如圖 所示，區域61形成於半導體層Ul*，且絕緣層71在主體區 域41下方延伸超過井區13β雖然展示了圖2之區域61實施 例’但應理解本文所示之區域61實施例之任一者（舉例而言） 可與絕緣層71-起使用。舉例而言，絕緣層71包含氧化物， 且具有大約3至4微米左右之厚度，係使用高能離子植入或 其他成長或沉積技術而形成。或者，使用s〇I基板。 圖7展示半導體裝置10之另一實施例之一部分的放大之 部分等角及橫戴面視圖。在此實施例中，一局部絕緣層或 局部介電區域171分離區域61之底部部分與井區13。具體言 之，絕緣層171形成或約束於井區13内，且得、使用敍刻/蟲 晶成長再填充技術或高能離子植入技術而形成。 圖8展示裝置丨0之另一實施例之—部分的放大之部分等 角及橫截面《。在此實施例中，局部純化區域或局部介 電區域271在每-溝槽之底部表面下方且鄰近該等表面處 在溝槽23之橫向方向中伸展。在此實施例中，井區"之部 分橫向地dateraUy)分離鄰近之局部純化區域271。舉例而 111664.doc 14 1353025 g ’在形成溝槽23之後使用各向同性钱刻來形成㈣π， 其在溝槽23之下形成空腔。該等空腔隨即經氧化。在一實 施例中，區域271約束或形成於井區】3内。另外1他實施 例包括溝槽23的僅-部分具有與其鄰近之局部純化區域 271 ° ® 9展示指《為裝置⑽的本發明之額外實施例之一部分 ㈣大之部分等角及橫截面視圖。除了添加有溝槽閘極結 籲構1〇5’裝置⑽類似於裝置1〇，如圖所示，該溝槽閉極結 構105在主體區域41與區域61相對之一側上。在此實施例 中井區113在包括纟體區域41及溝槽閘極結構⑻之主動 式裝置下方延伸。溝槽閘極結構1G5包括—閘極介電層⑽ .及一形成為上覆閉極介電層106之傳導電極107。閘極介電 層包含與閘極介電層53相同之材料或另一材料。溝槽閘極 、D構105提（、垂直通道158以幫助最小化在該表面處擁擠 於通道58中的電流。其進一步提供對區域“之更優使用。 藝在所示實施例中，提供來自圖2之超級接合區域61作為一實 例應理解，本文所示之其他超級接合實施例可併入有溝 槽閘極結構105。 圖10展示根據本發明之另一實施例具有改良之R〇N*Area 性此及.南阻斷電壓能力之絕緣閘場效電晶體（IGFET)、橫向 FET ' &向M〇SFET、半導體或切換裝置、結構或單元 的4刀榼截面視圖。舉例而言，m〇sfet單元21〇係許多整 〇於半導體郎片中作為功率積體電路之部分的此種單元當 中之 或者，M0SFET單元21〇為單一離散電晶體。 I11664.doc 1353025 如圖10中所示’除了漂移或延伸汲極區域213包含一形成 於基板11上方的磊晶層或包含一在主體區域41之下延伸的 擴政井區，裝置210類似於裝置10。或者，當區域213包含 一擴散區域或井時，其終止於主體區域41之下或如圖丨所示 终止為區域13。使用磊晶成長來形成區域213之一益處為提 供一與一擴散井或區域相比更厚且具有更可控之摻雜濃度 ，分佈的層或區域。利用更厚之區域及可控濃度，吾人可使 籲 帛更深之溝槽，其提供更低之開放電阻。舉例而言，基板 11包3具有大約i.5Xl0丨4 atoms/cm3左右之摻雜濃度的p 5!基板，且區域213在超級接合結構下方具有大約〇2χι〇ΐ2 atoms/cm至大約1 ·〇χΙ〇!2 at〇ms/cm2左右之電荷濃度。 • 根據本發明之此實施例，裝置210進一步包括一區域或超 級接合結構261，該區域或超級接合結構％〗包含一對、複 '數個或多個隔開之填充溝槽或經填充之條狀溝槽或凹槽， «亥等填充溝槽或經填充之條狀溝槽或凹槽部分地限制在填 ❿ 充溝槽之間及周圍形成於井區213之一部分中的具有相反 或交替之傳導性類型之複數個或多個條狀摻雜區域。在一 實施例中，該等填充溝槽及該等條狀摻雜區域大體上彼此 平仃。區域261為裝置210提供低開放電阻同時維持高崩潰 電壓。現將結合圖11及12來描述區域261之不同實施例。 圖11展不半導體裝置21〇之一部分沿參考線2_2截取的放 大之。P刀等角及杈截面視圖以說明根據本發明之區域2 6丄 之第一實施例。在此實施例中，區域261包含形成於區域213 中且延伸至區域213令之複數個溝槽223。溝槽223被隔開且 111664.doc •16- 1353025 在區域41與33之間在橫向方向中伸展，且具有小於或等於 區域21 3之深度或厚度之典型深度。汲極接觸區域33在超級 接合區域26丨之一側上，且主體區域41在超級接合區域261 之相對側上。第一傳導性類型或n型區域264經由溝槽223之 側壁及底部或下部表面而形成於區域213中，且第二傳導性 類型或ρ型區域266經由相同之側壁及底部或下部表面而形 成於區域213中。在此實施例中，區域264及266圍繞、完全 環繞溝槽223或形成於溝槽223周圍，而區域264終止於一小 於區域213之深度的深度。即，區域264與基板丨丨隔開。另 外，區域264及266係沿著漂移區域21 3之深度及長度。舉例 而言，η型區域264及ρ型區域266兩者皆具有大約uxio!6 丑1〇〇15/^113至3.0\1016&1〇„18/(；1113左右之峰值摻雜濃度。 舉例而S ’使用成角度離子植入、氣相摻雜或固體源捧 雜來形成區域264及266 »進一步舉例而言，使用成角度離 子植入以大約2.0乂1〇13至大約5.0又10】3"〇1113/£^2左右之劑 里形成£域264及266。進一步舉例而言，當鄰近之溝槽之 間的距離為大約5至7微米時，使用成角度離子植入以大約 2.5X10丨3至大約4.5X1013 atoms/cm2左右之劑量形成區域 2 64及266。在一實施例中，在離子植入之後在攝氏12〇〇度 下將區域264擴散大約30分鐘。隨即完成266之離子植入步 驟，且可同時對區域266與主體區域41進行擴散。 區域264及266圍繞溝槽223形成一自補償超級接合結構 且用以最小化來自在溝槽223之間及下方的區域213之彼等 部分之電荷感應。同樣，因為區域264及266環繞溝槽223之 111664.doc -17· 1353025 底部表面，所以提供額外電流路徑及沿著溝槽223之側壁之 電流路徑，其減少開放電阻。另外，因為區域213之摻雜濃 度大大小於區域264，所以減少了通常發生於n型井區與卩型 主體區域之間的提前崩潰問題。 在一後續步驟中，用諸如氧化物（例如經熱、沉積或旋 塗）、氮化物、半絕緣多晶矽（SIP〇S)、無摻雜多晶半導體 ，材料（例如，多晶矽）之材料或介電材料224、其組合或其類 • 似物來填充溝槽223。 圖12展示半導體裝置21〇之一部分沿參考線2_2截取的放 大之部分等角及橫截面視圖以說明根據本發明之區域26ι 之第二實施例。在此實施例中，區域264經擴散以延伸穿過 區域213以接觸基板U，且/或與鄰接之區域合併在一 起。 圖11及12中展示之裝置210可進一步併入圖9中所示之溝 槽閘極結構105，其中區域43及44之置放經修改，例如，如 • 圖9中進一步所示。另外，在所示兩實施例中，區域261與 主體區域41隔開。舉例而言，區域261被隔開大約丨至々微米 左右之距離。 現轉向圖13-19 ’其描述用於形成本發明之超級接合裝置 之替代方法。圖13展示基板丨丨在早期製造步驟中之部分橫 截面視圖。在此實施例中，基板u包含p型傳導性。接^: 在自主要表面14延伸之基板u中蝕刻溝槽或凹槽323。習知 遮罩及蝕刻技術用於此步驟。 圖14展示在額外處理中之基板u，其中井區13穿過溝槽 111664.doc •18- 比 3025 323之表面形成於基板丨丨中。舉例而言，n型摻雜劑植入該 表面中且擴散至所要之深度。或者，使用氣相或固體源： 雜技術。 圖15展示經進一步處理之後之基板11。在該階段，使用 磊晶成長/回蝕或選擇性磊晶成長技術來形成η型條 或η型磊晶區域364,該等區域填充溝槽32卜接著在基板η ·+在蠢晶區域364内形成第二溝槽423。在一實施例中，溝 % 槽423延伸穿過區域364以曝露井區13之部分。在一替代實 施例中’溝槽423不會一直延伸穿過區域364，將在下文中 更詳細解釋該實施例❶接著，如結合圖3所描述，在溝槽423 之底部或下部表面處形成局部純化區域231，如圖16中所 示。 •圖17展示經更進一步處理之後之基板11，其中㈣條狀區 域366形成於溝槽423之側壁中。區域231在溝槽423之底部 或下部表面遮罩摻雜劑。舉例而言，使用成角度離子植入 鲁來形成區域366 〇或者’使用氣相或固體源換雜技術。在進 :步步驟中’如圖18中所示用氧化物(例如經熱、沉積或旋 塗）、氮化物、半絕緣多晶矽（SIp〇s)、無摻雜多晶半導體 f料（例如，多晶矽）、其組合或其類似物來填充溝槽Μ]以 =供超級接合結構’其中n型區域3 64及p型區域鳩不完 王％、’堯溝槽423。在填充溝槽423之前將區域231留在適當位 置或將其移除。在一替代實施例令，區域364在丼區13中合 併在一起。 圖展不替代實施例之橫截面視圖，其中溝槽523形成於 111664.doc •19· 1353025 磊晶區域364中，但不一直延伸穿過區域364。在溝槽523之 側壁及底部或下部表面中引入p型推雜劑以提供一超級接 合結構，其型區域364及P型區域366完全環繞溝槽523。 在後續步驟令，用材料424填充溝槽52^在—替代實施例 中’區域364在井區13中合併在一起。 圖20展示根據本發明之另一實施例用以代替裝置中之 結構61或裝置210中之結構261的超級接合結構361之橫截 面視圖。結構36丨包括形成於漂移區域、井區或磊晶區域213 中之複數個填充溝槽623。填充溝槽623各包含填充溝槽623 之一部分或形成於溝槽623之側壁及下部表面上方的n型摻 雜區域364，及形成於區域364上方的p型摻雜區域566。在 一實施例中，區域566填充填充溝槽623之剩餘部分。使用 例如結合圖13-15描述之蝕刻/磊晶成長方法來形成結構 36卜一額外溝槽隨即形成於區域364之每一者中，且一p型 磊晶層隨即形成於該結構上方，且移除了任何過剩材J以 提供區域566及圖20中所示之所得結構36 j。 因此，顯然根據本發明已提供具有改良之阻斷電壓及比 開放電阻性能之橫向FET結構。該結構併入一超級接合結 構，該超級接合結構包含複數個（至少一對）或多個隔開之填 充溝槽或經填充條狀溝槽或凹槽’該等填充溝槽或經填充 條狀溝槽或凹槽至少部分地限制或約束形成於井區或漂移 區域中、具有相反或交替之傳導性類型的複數個或多個條 狀摻雜區域》 雖然已參考本發明之特定實施例來描述及說明本發明， 1 "664.doc •20- 1^3025 但不希望本發明侷限於該等說明性實施例。例如，可使用 =多填充溝槽，包括具有圓形轉角或圓形底部表面之溝 槽。另外，可使用所揭示之填充材料之組合，包括氧化物/ 氮化物、氧化物/SIP0S、氧化物/多曰曰曰石夕、氧化物/氮化物/ 氧化物、其組合或其類似物。熟習此項技術者將認識到， 可作修改及變動而不脫離本發明之精神。因此，希望本發 明包含屬於附屬專利申請範圍之㈣㈣所有此等變動: 修改。 【圖式簡單說明】 .圖1說明根據本發明之半導體裝置之放大的部分橫截面 ®2根據本發明之第-實施例說明圖1之半導體裝置的一 部分沿參考線Μ截取之放大之部分等角及橫截面視圓； 圖3說明圖！之半導體裝置之部分在早期製 大的部分橫截面視圖； _ 11 4根據本發明之第二實施例說明圖1之半導體裝置的一 部分之放大的部分等角及橫截面視圖； 圖5根據本發明之第三實施例說明圖^之半導體裝置的— 部分之放大的部分等角及橫截面視圖； 圖6 έ兒明本發明> g 月之另一貫施例之一部分的放大的部分等 角及橫截面視圆； 圖7說明本發明夕 _ 之又一貫施例之一部分的放大的部分 角及橫截面视圏； 圖8說明本發明之 月之又實施例之一部分的放大的部分等 Π I664.doc 21 ^53025 角及橫截面視圖； 圖9說明本發明之一額外實施例之一部分的放大的部八 等角及橫截面視圖； 刀 圖10說明根據本發明之一不同實施例之半導體裝置之放 大的部分橫載面視圖； 圖11根據本發明之第一實施例說明圖1〇之半導體裝置之 一部分沿參考線2-2截取的放大之部分等角及橫截面視圖； 圖12根據本發明之第二實施例說明圖1〇之半導體裝置之 一部分沿參考線2-2截取的放大之部分等角及橫截面視圖； 圖13-1 8說明根據本發明之一方法形成之半導體裝置之 一部分在各個製造階段的放大之部分橫截面視圖； 圖19說明根據製造之一替代方法形成之另一半導體裝置 之一部分的放大之部分橫截面視圖；及 圖2 0說明根據本發明之另一半導體裝置之一部分的放大 之部分橫截面視圖。 【主要元件符號說明】 10 MOSFET單元/半導體裝置 11 半導體材料之區域或基板 13 汲極區域/井區 14 主要表面 16 遮罩層 23 溝槽 24 介電材料 31 隔離區域或場區 111664.doc -22- 1353025 33 汲極接觸區域 41 P型高電壓區域（PHV)、主體區域或d 43 η型源極區域 44 ρ型摻雜區域 46 閘極結構 5 1 閘電極 53 薄閘極介電層 58 通道 61 區域或超級接合結構 64 條狀摻雜區域/第一傳導性類型區域 66 條狀摻雜區域/第二傳導性類型區域 71 絕緣層或介電區域 100 裝置 105 溝槽閘極結構 106 閘極介電層 107 傳導電極 111 半導體層 158 垂直通道 171 局部絕緣層或局部介電區域 210 MOSFET單元/半導體裝置 213 漂移或延伸汲極區域/井區/蟲晶區域 223 溝槽 224 介電材料 230 介電層或純化區域 111664.doc -23- 1353025 23 1 局部鈍化區域 261 區域或超級接合結構 264 η型區域 266 第二傳導性類型或ρ型區域 271 局部鈍化區域或局部介電區域 323 溝槽或凹槽 361 超級接合結構 3 64 η型條狀區域或η型磊晶區域/η型摻雜區域
366 ρ型條狀區域 423 第二溝槽 424 材料 523 溝槽 566 ρ型摻雜區域 623 填充溝槽
111664.doc -24-

Claims (1)

135302$ 〇95ΐ2〇22ι號專利申請案 中文申請專利範圍替換本(98年12月）
十、申請專利範圍： 一種用於形成一橫向絕緣閘場效電晶體（IGFET)裝置之 方法，其包含以下步驟： 提供一具有一第一傳導性類型之一漂移區域的半導體 基板，其中S亥半導體基板包含一第二傳導性類型； 在鄰近該漂移區域處形成該第二傳導性類型之一主體 區域； 在鄰近該漂移區域處形成該第一傳導性類型 接觸區域； 在位於該汲極接觸區域與該主體區域之間之該漂移區 域中形成隔開之溝槽； 用該第-傳導性類型之一摻雜劑來摻雜該等隔開之溝 槽之侧壁及下部表面以在該漂移區域内形成第—推雜區 域’其中料第-摻雜區域具有_比該漂移區域更高之 摻雜濃度； 用該第二傳導性類型之—摻雜劑來摻雜該等隔開之溝 广：等側壁及下部表面以在該等第一摻雜區域内形成 :::雜區域，其令每-溝槽具有環繞其下部表面之一 t雜區域及一第二摻雜區域； 用—材料填充該等隔開之溝槽； 域在：主體區域中形成該第-傳導性類型之一源極區 2. 在鄰近該主體區域處形成一閘極結構。 如凊求項1之方法’其中該用 何討填充该等隔開之溝槽 111664-98I230.doc 1353025 之步驟包括用一氧化物、半絕緣多晶矽或多晶矽之一者 填充該等溝槽。 3. 如請求们之方法，其中該用該第一傳導性類型之一換雜 劑來摻雜該等溝槽之該等側壁及下部表面的步驟包括用 該第-傳導性類型之該摻雜劑來摻雜該等隔開之溝槽的 該等側壁及下部表面，其中該等第—摻雜區域在該^移 區域内經隔開。 4. 如請求項3之方法，其中該擦雜該等側壁及下部表面之步 ^括用。亥第-傳導性類型之該摻雜劑來掺雜該等隔開 之溝槽之該等側壁及下部表面，其 .^ 兵〒該專第一摻雜區域 係與該半導體基板隔開的。 5. 如請求項1之方法，且中該用兮筮 劑來摻雜W ，、 ^亥第-傳導性類型之-摻雜 =摻雜㈣隔開之溝槽的該等側壁及下部表面之步驟 :用該第-料性類型之㈣_來摻雜料溝槽之 移\1壁及下部表面，且其中該等第-摻雜區域在該漂 秒h域内經合併在一起。 6. 如請求項5之方法，其中該 m^ ^ 弟傳導性類型之一摻雜 劑來摻雜該等隔開之溝槽的該 勹权m 寸训土及下部表面之步驟 匕括用該第一傳導性類型之一 穋雜劑來摻雜該等隔開之 溝槽的该等側壁及下部表面，发 觸該半導體基板。 -4等第一摻雜區域接 7. 如請求項！之方法，其中 4第一傳導性類型之一摻雜 ===隔開之溝槽的該等側壁及下部表面之㈣ 又離子植入以—在約2·〇χ1013 atoms/cm2至 111664-981230.doc 8. 9. 10 *0x10 atoms/cm2之間的植入劑量進行摻雜。 如凊求項1之方法，其中該提供該具有一漂移區域之半導 體基板之步驟包括提供一具有一漂移區域之半導體基 板’該漂移區域含有-形成於該半導體基板上之屋晶層。 °月求項1之方法，其進一步包含在鄰近該主體區域處形 成一溝槽閘極結構之步驟。 種用於形成一絕緣閘場效電晶體（IGFET)裝置之方 法’其包含下列步驟： 提供一具有一第一傳導性類型之一半導體區域之半導 體基板； 在該半導體區域中形成第一及第二溝槽； 在鄰近該等第一及第二溝槽之側壁及下部表面處形成 該第一傳導性類型之第一區域； 在鄰近該等第一及第二溝槽之側壁及下部表面處形成 一第二傳導性類型之第二區域； 在該等第一及第二溝槽内置放一材料以在該半導體層 内形成一超級接合結構； 在該半導體基板中鄰近該超級接合結構之一側處形成 該第二傳導性類型之一主體區域； 在鄰近該超級接合結構之一相對側處形成該第一傳導 性類型之一汲極接觸區域； 在該主體區域中形成該第一傳導性類梨之一源極區 域；及 在鄰近該主體區域處形成一閘極結構。 111664-981230.doc 1353025 如凊求項10之方法’其中該在該等溝槽中置放該材料之 步称包括置放一選自由一氧化物、半絕緣多晶石夕及多晶 矽組成之一群的材料。 12.如請求項1〇之方法，其中該形成該等第一摻雜區域之步 驟包括以下步驟： 在該半導體區域中形成第一及第二凹槽； 在該第一及該第二凹槽内形成該第一傳導性類型之一 遙晶區域； 在該第一凹槽内形成該第一溝槽，其中該第一溝槽部 分延伸進入該第一凹槽内之該磊晶區域；及 在該第二凹槽内形成該第二溝槽，其中該第二溝槽部 分延伸進入該第二凹槽内之該磊晶區域，且其中該磊晶 區域之圍繞該第一及該第二溝槽之彼部分提供該等第一 推雜區域。 U.如請求項10之方法，其中該形成該等第一摻雜區域之步 驟包括該第一傳導性類型之離子植入摻雜劑。 14. 如請求項10之方法，其中該形成該等第二摻雜區域之步 驟包括該第二傳導性類型之離子植入摻雜劑。 15, 如請求項1〇之方法，其進一步包含在鄰近該主體區域處 形成一溝槽閘極結構之步驟。 16· —種橫向絕緣閘場效電晶體（IgFET)裝置其包含： 一第一傳導性類型之一漂移區域； 形成於該漂移區域中之一第二傳導性類型之一主體區 域； 111664-981230.doc • 4 - 1353025 形成於該漂移區域中之該第-傳導性類型n極接 觸區域； 形成於在該汲極接觸區域與該主體區域之間的該漂移 區域中之第一及第二溝槽； 形成於該等第一及第二溝槽之側壁及下部表面中之該 第一傳導性類型之第一摻雜區域，其中該等第一摻雜區 域具有一比該漂移區域更高之摻雜濃度； 形成於該等第一及第二溝槽之側壁及下部表面中之該 第二傳導性類型之第二摻雜區域，其中該等第一及第二 摻雜區域兩者圍繞該等第一及第二溝槽之該等下部表 面； 形成於該主體區威中之該第一傳導性類型之一源極區 域；及 一形成於鄰近該主體區域處之閘極結構。 17. 如請求項16之裝置，其中在該等第一及第二溝槽内包括 一材料，該材料係遂自一由一氧化物、半絕緣多晶矽及 多晶矽組成之群。 18. 如請求項16之裝置，其中鄰近該第一溝槽之該第一摻雜 區域與鄰近該第二漆槽之該第一摻雜區域在該漂移區域 中被合併。 19. 如請求項16之裝置，其中鄰近該第一溝槽之該第一摻雜 區域係與鄰近該第二溝槽之該第一摻雜區域隔開。 20. 如請求項16之裝置，其進一步包含一形成於該漂移區域 中之溝槽閘極結構。 111664-981230.doc 丄妁3025 2 1 •—種用於形成一橫向絕緣閘場效電晶體（I(iFET)裝置之 方法’其包含下列步驟： 在一第一表面處在一第一傳導性類型之一漂移區域内 形成第一及第二溝槽； 在該等第一及第二溝槽内形成該第一傳導性類型之第 一磊晶層，其中該等第一磊晶層具有一比該半導體區域 更高之摻雜濃度； 在。亥#第一及第二溝槽内在t亥等第一蟲晶層上方形成 一第二傳導性類型之第二磊晶層，其中該等第一及第二 蟲晶層填充該等第—及第二溝槽以提供一超級接合結 構； 在鄰近該第一表面之該超級接合結構之一侧上形成該 第二傳導性類型之一主體區域； 在鄰近該第一表面之該超級接合結構之一相對側上形 成該第一傳導性類型之一汲極接觸區域； 在該主體區域内形成該第一傳導性類型之一源極區 域；及 形成一鄰近該主體區域之閘極結構。 22. 如請求項21之方法，其中該形成該閘極結構之步驟包括 形成溝槽閘極結構。 23. 如請求項21之方法，其進一步包含在鄰近該主體區域處 形成溝槽閘極結構之步驟。 lll664-981230.doc 1353025 第095120221號專利申請案 中文圖式替換頁(98年12月）
111664-fig.doc -6·
TW095120221A 2005-08-01 2006-06-07 Semiconductor structure with improved on resistanc TWI353025B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/193,724 US7381603B2 (en) 2005-08-01 2005-08-01 Semiconductor structure with improved on resistance and breakdown voltage performance

Publications (2)

Publication Number Publication Date
TW200709303A TW200709303A (en) 2007-03-01
TWI353025B true TWI353025B (en) 2011-11-21

Family

ID=37693395

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095120221A TWI353025B (en) 2005-08-01 2006-06-07 Semiconductor structure with improved on resistanc

Country Status (5)

Country Link
US (1) US7381603B2 (zh)
KR (1) KR101215858B1 (zh)
CN (1) CN1909200B (zh)
HK (1) HK1103167A1 (zh)
TW (1) TWI353025B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI473267B (zh) * 2012-11-06 2015-02-11 Ind Tech Res Inst 金氧半場效電晶體元件
CN104766861A (zh) * 2014-01-06 2015-07-08 株式会社东芝 半导体装置及其制造方法

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100587966C (zh) * 2005-03-03 2010-02-03 富士电机控股株式会社 半导体器件及其制造方法
US7276766B2 (en) * 2005-08-01 2007-10-02 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance
US20080017893A1 (en) * 2006-07-05 2008-01-24 Stmicroelectronics S.A. Back-lit image sensor
KR100877674B1 (ko) * 2007-09-12 2009-01-08 주식회사 동부하이텍 Ｌｄｍｏｓ 소자
US8298889B2 (en) * 2008-12-10 2012-10-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a trench and a conductive structure therein
CN101789435B (zh) * 2009-12-24 2011-11-16 中国科学院上海微系统与信息技术研究所 一种基于垂直栅soi cmos器件的超结结构及其制作方法
US8580650B2 (en) * 2010-10-28 2013-11-12 Texas Instruments Incorporated Lateral superjunction extended drain MOS transistor
CN102468335A (zh) * 2010-11-19 2012-05-23 无锡华润上华半导体有限公司 Ldmos器件及其制造方法
TWI446459B (zh) * 2012-02-14 2014-07-21 Anpec Electronics Corp 具有超級介面之功率電晶體元件之製作方法
US8872222B2 (en) * 2012-02-24 2014-10-28 Macronix International Co., Ltd. Semiconductor structure and method for forming the same
US9224806B2 (en) * 2013-08-07 2015-12-29 Infineon Technologies Ag Edge termination structure with trench isolation regions
US9472511B2 (en) * 2014-01-16 2016-10-18 Cypress Semiconductor Corporation ESD clamp with a layout-alterable trigger voltage and a holding voltage above the supply voltage
TWI570888B (zh) * 2014-02-14 2017-02-11 世界先進積體電路股份有限公司 半導體裝置及其製作方法
CN104900697B (zh) * 2014-03-04 2018-10-26 世界先进积体电路股份有限公司 半导体装置及其制作方法
US9406742B2 (en) 2014-04-09 2016-08-02 Vanguard International Semiconductor Corporation Semiconductor device having super-junction structures
US9564515B2 (en) * 2014-07-28 2017-02-07 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device having super junction structure and method for manufacturing the same
CN112531026B (zh) * 2019-09-17 2022-06-21 无锡华润上华科技有限公司 横向扩散金属氧化物半导体器件及其制造方法
CN113690299B (zh) * 2020-05-18 2024-02-09 华润微电子（重庆）有限公司 沟槽栅vdmos器件及其制备方法
US11462638B2 (en) * 2020-10-19 2022-10-04 Nami MOS CO., LTD. SiC super junction trench MOSFET
CN112820645B (zh) * 2020-12-31 2022-07-05 北京燕东微电子科技有限公司 一种功率半导体器件及其制备方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0411394A (ja) 1990-04-27 1992-01-16 Nec Corp 半導体装置
EP0537684B1 (en) * 1991-10-15 1998-05-20 Texas Instruments Incorporated Improved performance lateral double-diffused MOS transistor and method of fabrication thereof
US5294824A (en) 1992-07-31 1994-03-15 Motorola, Inc. High voltage transistor having reduced on-resistance
GB2309336B (en) 1996-01-22 2001-05-23 Fuji Electric Co Ltd Semiconductor device
US6207994B1 (en) 1996-11-05 2001-03-27 Power Integrations, Inc. High-voltage transistor with multi-layer conduction region
JP3971062B2 (ja) * 1999-07-29 2007-09-05 株式会社東芝 高耐圧半導体装置
US6479352B2 (en) 2000-06-02 2002-11-12 General Semiconductor, Inc. Method of fabricating high voltage power MOSFET having low on-resistance
US6781194B2 (en) * 2001-04-11 2004-08-24 Silicon Semiconductor Corporation Vertical power devices having retrograded-doped transition regions and insulated trench-based electrodes therein
JP4088033B2 (ja) 2000-11-27 2008-05-21 株式会社東芝 半導体装置
WO2002067333A1 (en) * 2001-02-21 2002-08-29 Mitsubishi Denki Kabushiki Kaisha Semiconductor device and method of manufacturing the same
EP1396030B1 (en) * 2001-04-11 2011-06-29 Silicon Semiconductor Corporation Vertical power semiconductor device and method of making the same
US6555873B2 (en) 2001-09-07 2003-04-29 Power Integrations, Inc. High-voltage lateral transistor with a multi-layered extended drain structure
US6589845B1 (en) 2002-07-16 2003-07-08 Semiconductor Components Industries Llc Method of forming a semiconductor device and structure therefor
US6835993B2 (en) * 2002-08-27 2004-12-28 International Rectifier Corporation Bidirectional shallow trench superjunction device with resurf region
DE10343503B3 (de) * 2003-09-19 2006-02-02 Infineon Technologies Ag SOI-Bauelement mit erhöhter Spannungsfestigkeit und verbesserter Wärmeableitung
US6982193B2 (en) 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
US7276766B2 (en) * 2005-08-01 2007-10-02 Semiconductor Components Industries, L.L.C. Semiconductor structure with improved on resistance and breakdown voltage performance

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI473267B (zh) * 2012-11-06 2015-02-11 Ind Tech Res Inst 金氧半場效電晶體元件
US9018638B2 (en) 2012-11-06 2015-04-28 Industrial Technology Research Institute MOSFET device
CN104766861A (zh) * 2014-01-06 2015-07-08 株式会社东芝 半导体装置及其制造方法

Also Published As

Publication number Publication date
CN1909200A (zh) 2007-02-07
CN1909200B (zh) 2010-06-30
HK1103167A1 (en) 2007-12-14
TW200709303A (en) 2007-03-01
US7381603B2 (en) 2008-06-03
KR101215858B1 (ko) 2012-12-31
US20070023855A1 (en) 2007-02-01
KR20070015891A (ko) 2007-02-06

Similar Documents

Publication Publication Date Title
TWI353025B (en) Semiconductor structure with improved on resistanc
TWI431672B (zh) 具有改良導通電阻與崩潰電壓效能之半導體結構
TWI374474B (en) High voltage lateral fet structure with improved on resistance performance
US7928505B2 (en) Semiconductor device with vertical trench and lightly doped region
TWI464883B (zh) 形成具深溝式電荷補償區域之半導體裝置之方法
TWI443827B (zh) 具有構槽邊緣終端結構的半導體裝置
KR100829052B1 (ko) 전력 ｍｏｓｆｅｔ, 이를 형성하는 방법, 및 이 방법에의해 형성되는 다른 전력 ｍｏｓｆｅｔ
JP4744958B2 (ja) 半導体素子及びその製造方法
TWI284925B (en) High voltage power MOSFET having a voltage sustaining region that includes doped columns formed by trench etching using an etchant gas that is also a doping source
JP4741187B2 (ja) ドープカラムを含む高電圧電力ｍｏｓｆｅｔ
US20070278592A1 (en) Semiconductor device having trench charge compensation regions and method
JP2008546216A (ja) 電荷平衡電界効果トランジスタ
JP2011512677A (ja) 半導体素子構造及び関連プロセス
EP3651202B1 (en) Semiconductor device with superjunction and oxygen inserted si-layers
WO2001059848A2 (en) Mos-gated semiconductor device having alternating conductivity type semiconductor regions and methods of making the same
US7629645B2 (en) Folded-gate MOS transistor
JP2004363263A (ja) 半導体装置およびその製造方法
JP2010021176A (ja) 半導体装置および半導体装置の製造方法
TW201032278A (en) Trench device structure and fabrication
JP2008166490A (ja) 半導体装置の製造方法
TW201344900A (zh) 具有超接面結構的半導體裝置及其製造方法
JP2005005655A (ja) Ｍｏｓゲート半導体デバイス
US7253459B2 (en) Semiconductor devices and methods of manufacture thereof
JP2004538626A (ja) 深い注入接合を有する出力ｍｏｓｆｅｔ
JP4838976B2 (ja) Ｍｏｓｆｅｔ半導体装置の形成方法