TWI352388B - Methods for the optimization of substrate etching - Google Patents

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TWI352388B TW094107343A TW94107343A TWI352388B TW I352388 B TWI352388 B TW I352388B TW 094107343 A TW094107343 A TW 094107343A TW 94107343 A TW94107343 A TW 94107343A TW I352388 B TWI352388 B TW I352388B
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Description

1352388 ，（” 九、發明說明 【發明所屬之技術領域】 本發明大致有關基板製造技術，特別是有關在電 理系統中，使基板蝕刻最佳化之方法》 【先前技術】 於處理例如半導體基板或諸如平面顯示器所使用 -φ 璃面板等基板時，經常使用電漿。基板處理的一部分 . 如，將該基板切成許多晶粒或矩形區域，每個晶粒或矩 區域後來會成爲一個積體電路。然後以一系列步驟處理 基板，此等步驟中，選擇性去除（蝕刻）與沉積（沉積 材料，在其上形成電性組件。 在示範性電漿處理中，於蝕刻之前，對基板塗覆以 硬化乳液薄膜（即，諸如光罩）。然後，選擇性去除該 硬化乳液區域，使下層組件露出。然後，將該基板置於 0 位於基板支撐結構上之電漿處理室中，該基板支撐結構 括單極或雙極電極，稱之爲夾盤或基座。然後使適當之 刻劑源流入該室並觸發形成電漿1以蝕刻該基板露出部 〇 茲參考圖1，其顯示電漿處理系統組件之簡圖。一 而言，使一組特定氣體自氣體分配系統1 22經由入口 I 流入室102。此等電漿處理氣體隨後可離子化形成電 1 1 0，以處理（例如蝕刻或沉積）使用邊緣環1 1 5定位 靜電夾盤116上之基板114(諸如半導體基板或玻璃片 處 玻 例 形 該 ) 經 經 包 蝕 分 般 08 漿 在 ) 1352388 • (2) 所露出的區域。此外，管線117在該電漿與電漿 間提供熱阻隔，以及有助於使電漿Π0在基板Π4 化。 氣體分配系統122—般係由濃縮氣筒124a-f ，其中含有電漿處理氣體（例如C4F8、C4F6、 CH2F3、CF4、HBr、CH3F、C2F4 ' N2 ' 〇2 ' Ar ' ' H2、nh3、SF6、BC13、Cl2、WF6 等等）。可以 'φ 部廢氣排出之封閉物128進一步保護氣筒124a-f。 . 量控制器126a-f通常係常用於半導體工業之機內 由轉換器、控制閥與控制及信號處理電路組所組成 測量並調節流至該電漿處理系統的氣體質量流量。 109將電漿處理氣體124以氣溶膠形式導入室102 感應線圈1 3 1係以介電窗1 04與該電漿隔離， 感應該電漿處理氣體中之隨時間變動電流，以產 110。該窗既可保護感應線圈不與電漿110接觸， # 所產生之RF場透入該電漿處理室。此外，於引線 處於感應線圈131耦合的是匹配網路132，其可另 於RF產生器138。匹配網路132會嘗試匹配RF 138 (其通常在13.56 MHz且50歐姆下操作）之阻 漿1 1 0之阻抗。 通常，將某些種類的冷卻系統與該夾盤耦合， 啓動該電漿後達到熱平衡。該冷卻系統本身通常由 穴將冷卻劑泵啣至該夾盤內之冷卻器，以及被泵唧 盤與該基板間之氦氣所組成。除了去除所產生之熱 i理室之 上最佳 所組成 CHF3、 Xe ' He 提供局 質量流 裝置（ ,)，以 注入器 中〇 且通常 生電漿 亦可使 130a-b 外耦合 產生器 抗與電 以便在 經由空 在該夾 以外， -6- 1352388 r (3) 該氦氣亦使該冷卻系統迅速控制熱逸散。即，提高氦氣壓 力之後，亦會提高該熱傳遞率。大部分的電漿處理系統亦 由包括操作軟體程式的複雜電腦所控制。在一般操作環境 中，製造處理參數（例如電壓、氣流混合、氣體流速、壓 力等等）通常係針對特定電漿處理系統與特定配方建構。 在習知爲雙重鑲嵌之一般基板製造方法中，各介電層 係藉由導電塞塡充通孔形成電性連接。通常，於介電層中 '*# 形成開口，其經常襯以TaN或TiN阻隔層，然後塡充可 . 使兩組導電圖案間產生電性接觸的導電材料（例如鋁（A1 ) '銅（Cu)等）。如此使該基板上兩個有源區（諸如源 極/汲極區）之間形成電性接觸。通常藉由化學機械拋光 (CMP )去除該介電層表面上過多的導電材料。然後沉積 氮化矽之敷層以覆蓋該銅。 通常，有三種用於製造雙重金屬鑲嵌基板的常用途徑 :先製通路法、先製溝道法與自對準法。在先製通路法中 • ’首先以光阻加以塗覆該基板，然後對該通路進行平版印 刷圖案化。其次，各向異性蝕刻切穿表面覆蓋材料，並向 下蝕刻通過該低k層，並停在氮化矽阻隔層上，正好位於 該下層金屬層上方。其次，去除該光阻層，塗覆該溝道光 阻’並進行平版印刷圖案化。通常，有許多光阻會殘留該 通路底部，或者該通路會被有機ARC塞覆蓋，以避免該 溝道蝕刻期間該通路的下面部分過度蝕刻。第二各向異性 倉虫刻切穿該表面覆蓋材料，並向下鈾刻通過該低k層，直 到所需深度。此蝕刻形成該溝道。然後去除該光阻，並以 (4) 1352388 不會造成下層銅濺鍍至該通路內的輕度低能量蝕刻打開該 通路底部的氮化矽阻隔層。如上述，該溝道與通路塡滿導 電材料（例如鋁（A1)、銅（Cu)等等），並以化學機械 拋光（CMP)進行拋光。雖然因先製通路法的不對準窗大 之故，廣泛採用該方法製造幾何形狀小之裝置，但其亦有 光阻污染與該通路上有冠狀圍籬的傾向。 另一替代方法係先製溝道法。在一雙重硬遮罩法實例 • 中’對該基板塗覆以光阻，並形成溝道的平版印刷圖案。 然後’以各向異性乾式蝕刻切穿該表面硬遮罩（同樣地， 通常爲SiN、TiN或TaN )，然後去除該光阻。於該溝道 硬遮罩上施加另一光阻，然後對該通路進行平版印刷圖案 化。然後’第二各向異性蝕刻切穿該覆蓋層，並部分向下 蝕刻入該低k材料。此蝕刻形成該部分通路。然後去除該 具有硬遮罩之通路上供溝道蝕刻用的光阻。該溝道蝕刻切 穿該覆蓋層’並部分向下蝕刻該低k材料至所需深度。當 ^ 此蝕刻在位於該通路底部之最終阻隔層處停止時，其亦淸 潔了通孔。然後以特定蝕刻打開底部阻隔層。不過，先製 溝道法亦需要近乎完美的溝道-通路對準，以適當蝕刻該 通路。 另一種方法稱爲自對準法。該方法結合氧化物蝕刻步 驟’但需要以插入的氮化物遮罩與蝕刻步驟進行兩次獨立 的I LD (層間介電質）沉積作用。以止蝕氮化物沉積在該 下層（通路）介電質的上表面與底面二者。遮蔽表面氮化 物/’並蝕刻形成通路硬遮罩。此需要特殊氮化物蝕刻方法 (5) (5)1352388 。然後沉積表面（線路）介電質。最後，將該溝道硬遮罩 對準已經於氮化物中蝕刻之通路開口，並以一次蝕刻步驟 同時蝕刻這兩層氧化物的溝道與通路。不過，該自對準法 通常需要高度氮化物-氧化物蝕刻選擇性，如同該先製溝 道法，其需要近乎完美的溝道-通路對準，以適當蝕刻該 通路。 爲了容易討論起見，圖2A圖示該層堆疊體的理想化 橫剖面圖，其顯示一範例半導體IC在平版印刷步驟前的 各層。於後續討論中，諸如「上方」與「下方」等辭於此 處可用以討論此等層之間的空間關係，但不一定表示其直 接夾在所指的兩層之間。必須明白的是，其可表示所顯示 之層上方、下方或介於該等層間之額外層。此外，並非所 有顯示層均必須存在，此等層可有一部分或全部被其他不 同層取代。 於該層堆疊體底部，顯示一層20 8，其包括諸如Si 02 之半導體。於層2 0 8上配置一阻隔層204，通常包括氮化 物或碳化物（例如SiN、SiC等等）。雙重鑲嵌基板另外 包括一組金屬層，其包括Ma 20 9a-b，通常包括鋁或銅。 於阻隔層204上配置一中間介電（IMD )層206，其包括 —種低k材料（例如si〇c等）❶於該IMD層206上，可 以放置一覆蓋層203，其通常包括Si02。於覆蓋層203上 ’通常配置一溝道遮罩層202，通常包括TiN、SiN或 TaN。
圖2B顯示圖2A之層堆疊體添加光阻層220與BARC (6) 1352388 層222之後的稍微理想化橫剖面圖。 圖2C顯示圖2B層堆疊體經由平版印刷處理光阻層 220與BARC層222後之梢微理想化橫剖面圖。此實例中 ，以一組溝道214a-b產生光阻遮罩圖案。 圖2D顯示圖2C之層堆疊體在電漿系統中處理溝道 遮罩層202，進一步將溝道214a-b延伸至覆蓋層203之後 的橫剖面圖。 # 圖2E顯示圖2D之層堆疊體去除光阻層220與BARC 層222之後的橫剖面圖。 圖2F顯示圖2E之層堆疊體配置第二光阻層216與 BARC層218，以產生第二金屬層以及使彼與第一金屬層 209a-b連接之通路之後的橫剖面圖》 圖2G顯示圖2F之層堆疊體於打開光阻層並進行蝕 刻，部分蝕刻至IMD層206以產生通路之後的橫剖面圖 〇 • 圖2H顯示圖2G之層堆疊體於去除光阻層206與 BARC層2 1 8，並進行額外蝕刻處理使該溝道延伸至所需 深度，並蝕穿通路停在阻隔層2 04上之後的橫剖面圖。 圖21中，使用例如CH2F2、CH3F等飩穿阻隔層204 。圖2J中，已進行化學機械拋光處理，將該層堆疊體向 下拋光至覆蓋層203，並導電材料（例如鋁（A1 )、銅（ Cu)等等），以與原有之Ml金屬層接觸。 不過，使用通路接點與溝道的次微米通路具有高縱橫 比之現有電漿處理技術難以符合基板上密度高電路之與曰 -10- (7) 1352388 倶漸增需求。使用新穎低k膜與複合膜堆疊體對於介電質 蝕刻處理與設備而言是全新的挑戰。 例如，在此等與其他基板製造方法中，去除光阻與 B ARC (底部抗反射塗層）經常會損壞該基板中的低k材 料。通常，低k材料係由高濃度碳與氫所組成，其有助於 改善其對於電流的機械強度，並使導體線路間之串話最小 。不過，習用光阻去除法中所使用的氧會與該光阻中的碳 Φ 反應，形成揮發性C02氣體，亦會實質上降低露出區域的 碳濃度。由於降低碳含量實質上亦會提高對應之k値，故 去除光阻會不利地增加RC時間延遲。 此外，曝露於氧之下會加劇通路頂點侵蝕與形成圍籬 ，並造成溝道與通路形狀改變。當基板製造追隨下一代具 有極低k値（<2 )以及非常高碳濃度之介電質時，此一問 題愈形嚴重》除了 CMP (化學機械拋光）處理期間可能 存在之實質機械黏合問題之外，此等材料亦容易於包含大 ® 量氧的處理（諸如去除光阻）期間形成坑洞並嚴重變形。 茲參考圖3A，其係如圖2之層堆疊體橫剖面圖，其中已 發生圍籬3〇2。茲參考圖3b，其係如圖2之層堆疊體橫剖 面圖，其中已發生頂點侵蝕304。 鑒於前述種種因素，需要經改良方法用於使電漿處理 中之基板蝕刻最佳化。 【發明內容】 在一實例中，本發明有關於電漿處理系統中蝕刻基板 -11 - 1352388 ⑻ 的方法。該基板具有半導體層、位於該半導體層上之第〜 阻隔層、位於該第一阻隔層上之低k層、位於該低k層上 之第三硬遮罩層；位於該第三硬遮罩層上之第二硬遮罩層 ，以及位於該第二硬遮罩層上之第一硬遮罩層。該方法或 者包括以第一鈾刻劑與第二蝕刻劑蝕刻該基板，其中該第 一蝕刻劑對於第一硬遮罩層之第一硬遮罩材料、第三硬遮 罩層之第二硬遮罩材料以及第一阻隔層之第一阻隔層材料 ® 具有低度選擇性’但是對於第二硬遮罩層之第二硬遮罩材 料具有高度選擇性；且其中第二蝕刻劑對於該第一硬遮罩 層之第一硬遮罩材料、該第三硬遮罩層之第三硬遮罩材料 以及該第一阻隔層之第一阻隔層材料具有高度選擇性，且 第二鈾刻劑對於該第二硬遮罩層之第二硬遮罩材料具有低 度選擇性。 下文茲詳加描述本發明並結合下列圖式，更詳細說明 本發明此等與其他特性。 【實施方式】 茲參考附圖所示之較佳實例詳細說明本發明。於下列 說明中，提出許多特定細節以助徹底暸解本發明。然而， 對熟悉本技術之人士而言，很顯而易見的是可以在沒有部 分或全部此等特定細節的情況下進行本發明。其他實例中 ’對於習知之處理步驟及/或結構不詳加說明，以免不必 要地模糊本發明焦點。 如前述，去除光阻層與B ARC (底部抗反射塗層）經 -12- (9) 1352388 常會損壞該基板中之低k材料。例如， 嵌基板製造法需要將光阻塗覆於一硬遮 基板上進行平版印刷圖案化，亦使該低 〇 雖然不希望受理論限制，但本發明 料上敷一組硬遮罩可使低k材料不曝露 法所使用之氧的情況下蝕刻通路或溝道 "'· 硬遮罩可以使先製溝道法與硬遮罩雙重 - 對準問題進一步最小化。 在一實例中，該等遮罩實質上由金 實例中’該組遮罩係由不同可替換遮罩 一實例中’該組多重遮罩可與雙重鑲嵌 〇 於後續討論中，諸如「上方」與「 可用以討論此等層之間的空間關係，但 ® 夾在所指的兩層之間。必須明白的是， 層上方、下方或介於該等層間之額外層 顯示層均必須存在，此等層可有一部分 層取代。 本發明中’以不明顯方式構成一基 一組硬遮罩與該低1c介電材料間之一層 如TEOS等）。該覆蓋層與該組硬遮罩 替代阻隔材料所組成，其中可選擇一組 倉虫刻劑對於特定類型的阻隔材料具有低 —般而言，雙重鑲 罩上’以便在下層 k材料曝露於氧中 人認爲在該低k材 於習用光阻去除方 。此外，檢查該組 鑲嵌方法存在的不 屬材料組成。另一 材料所組成。在另 法倂用以製造基板 下方j等辭於此處 不一定表示其直接 其可表示所顯示之 。此外，並非所有 或全部被其他不同 板，其具有沉積在 遮罩或覆蓋層（例 另外由一組不同之 戟刻劑，如此個別 度選擇性，但是對 -13- (10) 1352388 其他材料具有高度選擇性。 例如，諸如C4F6與C4F8之蝕刻劑對於TEOS具有低 度選擇性（因此容易蝕刻），但是對於SiN或SiC具有高 度選擇性（因此不易蝕刻）。同樣地，諸如CF4、CHF3、 CHsF與CH2F2對於SiN或SiC具有低度選擇性，但是對 於TEOS具有高度選擇性。然後，使用習用光阻方法對該 組硬遮罩進行圖案化，以形成供通路或溝道用之孔。然後 # ’可以使用適當之蝕刻劑組（諸如前述以氟化學組成爲底 者）在該介電質中形成各向異性蝕刻輪廓。 爲了促進討論，圖 4A-F圖示表示根據本發明一實例 之範例半導體IC各層之層堆疊體的理想化橫剖面圖，其 中如雙重金屬鑲嵌製造方法般，使用一組硬遮罩產生供通 路或溝道用的孔。 圖4A顯示一層堆疊體，其中根據本發明—實例，在 該覆蓋層上沉積一組三個由兩種不同材料所組成的遮罩並 ® 進行圖案化。於該層堆疊體底部，顯示爲層408，其包括 SiCh。於層408上配置阻隔層404a，通常由氮化物或碳 化物（例如SiN、SiC等）組成，且厚度約700A。雙重金 屬鑲嵌基板另外包括一組金屬層，其包括Ml 409a-b，通 常由銘或銅組成。於阻隔層404a上配置一中間介電（ IMD)層406’其由低k材料（例如si〇C等）組成’且 厚度約ΙΟ,ΟΟΟΑ。於該IMD層406上，可以放置一覆蓋層 403a，通常由TE0S組成，且厚度約5〇〇人。於覆蓋層4〇3 上’可配置該組已使用適當方法進行圖案化之硬遮罩。遮 -14- (11) 1352388 罩3 404b由SiC或SiN組成，其厚度約500A。遮罩2 403b由TEOS組成，厚度約2000Α»遮罩1 404c由SiC 或SiN組成，厚度約500A。 圖4B顯示圖4A之層堆疊體，其中已使用諸如c4F6 與C4F8等適當蝕刻劑蝕刻通路4〗〇，該等蝕刻劑對於包括 遮罩2 403b與覆蓋層403 a之TEOS材料具有低度選擇性 ，但是對於包括遮罩1 404c與遮罩3 404b之SiN或SiC • 具有高度選擇性。 圖4C顯示圖4B之層堆疊體，其中使用諸如CF4與 CHF3等適當蝕刻劑去除由SiN或SiC組成的遮罩1 404c ，該等蝕刻劑對於SiN或SiC的選擇性低，但對於TEO.S 的選擇性高。此外，該去除處理亦將溝道圖案轉印到遮罩 3 404b。由於低k材料406的厚度（10,000A)遠大於遮 罩1 404c ( 5 00A )，因該蝕刻劑離子撞擊之故，僅去除 少量低k材料。 β 圖4D顯示圖4C之層堆疊體，其中使用諸如C4F6與 C4F8等適當蝕刻劑蝕刻包括TEOS遮罩2 403 b，此等鈾刻 劑對於TEOS材料（包括遮罩2 403 b與覆蓋層403 a)的 選擇性低，但是對於SiN或SiC (包括遮罩3 404b與阻隔 層404a )的選擇性高。由於該蝕刻劑離子撞擊之故，低k 材料406中亦可產生完整之雙重金屬鑲嵌，諸如溝道410 與通路4 1 1。 圖4E顯示圖4D之層堆疊體，其中使用諸如CF4與 CHF3等適當蝕刻劑去除阻隔層404a，該等蝕刻劑對於 -15- (12) 1352388
SiN或SiC的選擇性低，但是對於TEOS的選擇性高。此 外大部分遮罩3 (由SiN或SiC組成）亦被去除。 圖4F顯示圖4E之層堆疊體，其中使用諸如電漿氣相 沉積等適當方法將TaN或TiN阻隔層414加到該溝道或 通路上。 圖4G顯示圖4E之層堆疊體，其中以銅或其他適當 導電材料塡充該溝道或通路，並使用諸如化學機械抛光等 φ 適當方法拋光表面層堆疊體。 參考圖5Α，其係描述根據本發明於一電漿處理系統 中以一組硬遮罩蝕刻一基板之簡化方法。於步驟5 02中， 最初將一基板導入一電漿處理系統中，該基板具有半導體 層，該半導體層上配置第一阻隔層，該第一阻隔層上配置 低k層，該低k層上配置第三硬遮罩層；該第三硬遮罩層 上配置第二硬遮罩層，該第二硬遮罩層上配置第一硬遮罩 層。然後，於步驟5 0 4中以第一蝕刻劑與第二蝕刻劑交替 # 蝕刻該基板，其中第一蝕刻劑對於第一硬遮罩層的第一硬 遮罩材料、第三硬遮罩層之第三硬遮罩材料以及第—阻隔 層的第一阻隔層材料具有低度選擇性，但是對於該第二硬 遮罩層之第二硬遮罩材料具有高度選擇性，且其中該第二 鈾刻劑對於該第一硬遮罩層之第一硬遮罩材料、第三硬遮 罩層之第三硬遮罩材料以及第一阻隔層之第—阻隔層材料 具有高度選擇性’且該第二蝕刻劑對於第二硬遮罩層之第 二硬遮罩材料具有低度選擇性。 兹參考圖5B’其描述根據本發明於—電紫處理系統 -16- (13) 1352388 中以一組硬遮罩蝕刻一基板之簡化方法。於步驟506中， 最初係將一基板最初將一基板導入一電獎處理系統中，該 基板具有半導體層，該半導體層上配置第一阻隔層，該第 —阻隔層上配置低k層，該低k層上配置第二阻隔層，該 第二阻隔層上配置第三硬遮罩層’該第三硬遮罩層上配置 第二硬遮罩層，該第二硬遮罩層上配置第—硬遮罩層。然 後，於步驟5 0 8中’以第一蝕刻劑與第二蝕刻劑交替蝕刻 ® 該基板’其中第—蝕刻劑對於第一硬遮罩層的第一硬遮罩 材料、第三硬遮罩層之第三硬遮罩材料以及第一阻隔層的 第一阻隔層材料具有低度選擇性，但是對於該第二硬遮罩 層之第二硬遮罩材料具有高度選擇性，且其中該第二蝕刻 劑對於該第一硬遮罩層之第一硬遮罩材料、第三硬遮罩層 之第三硬遮罩材料以及第一阻隔層之第一阻隔層材料具有 高度選擇性’且該第二蝕刻劑對於第二硬遮罩層之第二硬 遮罩材料具有低度選擇性。 ® 雖然以數個較佳實例說明本發明，但其替代物、變化 與相等物係在本發明範圍內。例如，雖然使用 Lam Research 電漿處理系統（例如 Exelan™、Exelan™ HP、 Exelan™ HPT、2300TM、Versys™ Star 等）說明本發明， 但亦可使用其他電漿處理系統。本發明亦可使用各種直徑 之基板（例如200 mm、300 mm等等）。此外，可使用包 括氧以外之氣體的光阻電漿蝕刻劑。必須暸解，進行本發 明之方法有許多可替代方式。 本發明優點包括在電漿處理系統中使基板之蝕刻最佳 -17 - (14) I352388 化。其他優點包括因曝於以氧爲底質之蝕刻劑而使得光阻 的損壞最小化、於該基板上之RC延遲最小化、消除雙重 鑲嵌製程期間之栓塞步驟、使蝕刻處理期間之溝道與通路 形成刻面與形成圍籬最小化，並使蝕刻處理期間之溝道與 通路不對準最小化。 雖然已對所揭示實例做出範例實例、最佳實施方式、 改良及變化，但本發明主旨與精神中其餘部分係由下列主 #張權項界定。 【圖式簡單說明】 本發明係以下列附圖舉例說明，但不受其限制，圖中 之參考數字係指相同之元件，其中： 圖1圖示電漿處理系統組件之簡圖； 圖2A圖示一表示範例半導體1C之層的層堆疊體於 平版印刷步驟前的理想化橫剖面圖； ® 圖2B顯示圖2A之層堆疊體添加第一光阻層與第一 BARC層後之梢微理想化橫剖面圖； 圖2C顯示圖2B之層堆疊體於第一光阻層與第一 BARC層經過平版印刷後之稍微理想化橫剖面圖； 圖2D顯示圖2C之層堆疊體於溝道遮罩層經處理後 的橫剖面圖； 圖2E顯示圖2D之層堆疊體於第一光阻層與第一 BARC層去除後的橫剖面圖； 圖2F顯示圖2E之層堆疊體於配置第二光阻層與第二 -18- (15) 1352388 barc層後的橫剖面圖； 圖2G顯示圖2F之層堆疊體於打開該第 並進行蝕刻使之部分蝕刻至該IMD層內以產 的橫剖面圖： 圖2H顯示圖2G之層堆疊體於去除第二 二BARC層後的橫剖面圖； 圖21顯示圖2H之層堆疊體中阻隔層經蝕
圖2J顯示圖2H之層堆疊體已進行化學機 ，使該層堆疊體向下拋光至覆蓋層的橫剖面圖 圖3A顯示一已發生圍籬之層堆疊體； 圖3B顯示一已發生頂點侵蝕之層堆疊體； 圖4A係一層堆疊體，其中根據本發明— 蓋層上沉積一組三個由兩種不同材料所組成的 進行圖案化； Φ 圖4B顯示圖4A的層堆疊體，其中根據 例使用適當蝕刻劑蝕刻通路； 圖4C顯示圖4B層堆疊體，其中根據本 使用適當蝕刻劑去除遮罩1 ; 圖4D顯示圖4C層堆疊體，其中根據本 使用適當蝕刻劑去除遮罩2 ; 圖4E顯示圖4D層堆疊體，其中根據本 使用適當蝕刻劑去除阻隔層； 圖4F顯示圖4E層堆疊體，其中根據本發 二光阻層， 生通路之後 光阻層與第 刻的橫剖面 械拋光處理 t 實例在該覆 遮罩，並於 本發明一實 發明一實例 發明一實例 發明一實例 明一實例使 -19- (16) 1352388 用適當方法’於該溝道或通路上添加阻隔層； 圖4G顯示圖4E之層堆疊體，其中根據本發明一實 例使用適當方法塡充該溝道或通路，並拋光表面層堆疊體 圖5A顯示根據本發明一實例，以一組硬遮罩蝕刻基 板的簡化方法；以及 圖5 B顯示顯示根據本發明一實例，以一組硬遮罩蝕 '*# 刻具有第二阻隔層之基板的簡化方法。 【主要元件符號說明】
102 室 108 入口 122 氣體分配系統 110 電漿 1 1 4 基板 115 邊緣環 116 靜電夾盤 117 管線 124 壓縮氣筒 128 封閉物 126 質量流量控制器 1 09 注入器 13 1. 感應線圈 104 介電窗 -20- (17)1352388
1 30 132 13 8 208 204 209 206 203 202 220 222 2 14 2 16 2 18 302 3 04 408 404a 4 0 9 a - b 406 403 a 404b 403 b 404c 引線 匹配網路 RF產生器 層 阻隔層 金屬層Ml 中間介電層 覆蓋層 溝道遮罩層 光阻層 BARC 層 溝道 光阻層 BARC 層 圍籬 頂點侵蝕 層 阻隔層
Ml 中間介電層 覆蓋層 遮罩3 遮罩2 遮罩1 -21 - 1352388 (18) 4 10 通路 4 11 通路 4 14 阻隔層

Claims (1)

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刊年}月J日 十、申請專利範圍 附件3A : 第94 1 07343號專利申請案 中文申請專利範圍替換本 民國97年3月3曰修正 1·—種在電漿處理系統中蝕刻基板之方法，該基板具 有半導體層、配置於該半導體層上之第一阻隔層、配置於 該第一阻隔層上之低k層、配置於該低k層上之第三硬遮 罩層；配置於該第三硬遮罩層上之第二硬遮罩層，以及配 置於該第二硬遮罩層上之第一硬遮罩層，該方法包括： 以第一触刻劑與第二独刻劑交替地軸刻該基板，其中 該第一触刻劑對於第一硬遮罩層之第一硬遮罩材料、第三 硬遮罩層之第三硬遮罩材料以及第一阻隔層之第一阻隔層 材料具有低度選擇性，但對於該第二硬遮罩層之第二硬遮 罩材料具有高度選擇性， 其中該第二蝕刻劑對於該第一硬遮罩層之第一硬遮罩 材料、該第三硬遮罩層之第三硬遮罩材料以及該第一阻隔 層之第一阻隔層材料具有高度選擇性，且該第二蝕刻劑對 於該第二硬遮罩層之第二硬遮罩材料具有低度選擇性，以 及 其中該交替地蝕刻係包括以該第二蝕刻劑部分地蝕穿 該低k層和該第一阻隔層。 2.如申請專利範圍第1項之方法，其中該交替地蝕刻 係包括實質上去除該第一硬遮罩材料。 3.如申請專利範圍第1項之方法，其進一步包括將由 1352388 « 第二阻隔材料所組成之第二阻隔層配置於該第三硬遮罩層 與該低k層之間，但是該第二蝕刻劑對於該第二阻隔材料 具有低度選擇性，而該第一蝕刻劑對於該第二阻隔材料具 有高度選擇性。 4.如申請專利範圍第3項之方法，其中該交替地軸刻 係包括以該第二蝕刻劑部分地蝕穿該第二阻隔層。 5·如申請專利範圍第4項之方法，其中該第二餓刻劑 係實質上同時地蝕刻至少一部分之該第二硬遮罩層、該低 k層與該第二阻隔層。 6·如申請專利範圍第1項之方法，其中該第一硬遮罩 材料、該第二硬遮罩材料與該第三硬遮罩材料係經光刻予 以圖案化，以供雙重鑲嵌製程。 7·如申請專利範圍第1項之方法，其中該第一硬遮罩 材料係SiN。 8. 如申請專利範圍第1項之方法，其中該第一硬遮罩 材料係S i C。 9. 如申請專利範圍第丨項之方法’其中該第二硬遮罩 材料係TEOS。 1〇.如申請專利範圍第1項之方法，其中該第三硬遮 罩材料係SiN。 i1·如申請專利範圍第1項之方法，其中該第三硬遮 罩材料係S i C。 1 2.如申請專利範圍第1項之方法，其中該第—阻隔 層係S i N。 -2 - 1352388 13. 如申請專利範圍第丨項之方法，其中該第—阻隔 層係SiC^ 14. 如申請專利範圍第3項之方法，其中該第二阻隔 層係T E 〇 S。 15. 如申請專利範圍第1項之方法，其中第〜蝕刻劑 係 cf4。 1 6.如申請專利範圍第1項之方法，其中第一蝕刻劑 係 chf3。 1 7 ·如申請專利範圍第1項之方法，其中第二餓刻劑 係 C 4 F 6。 18.如申請專利範圍第1項之方法，其中第二蝕刻劑 係 C 4 F 8。 19·—種於電漿處理系統中蝕刻基板之方法，該基板 具有半導體層、配置於該半導體層上之第一阻隔層、配置 於該第一阻隔層上之低k層、配置於該低k層上之第二阻 隔層、配置於該第二阻隔層上之第三硬遮罩層、配置於該 第三硬遮罩層上之第二硬遮罩層，以及配置於該第二硬遮 罩層上之第一硬遮罩層，該方法包括： 以第一蝕刻劑與第二蝕刻劑交替地蝕刻該基板，其中 該第一蝕刻劑對於第一硬遮罩層之第一硬遮罩材料、第三 硬遮罩層之第三硬遮罩材料以及第一阻隔層之第一阻隔層 材料具有低度選擇性，但對於第二硬遮罩層的第二硬遮罩 材料具有高度選擇性， 其中該第二蝕刻劑對於該第一硬遮罩層之第一硬遮罩 -3- 1352388 材料、該第三硬遮罩層之第三硬遮罩材料以及該第一阻隔 層之第一阻隔層材料具有高度選擇性，且該第二蝕刻劑對 於該第二硬遮罩層之第二硬遮罩材料與該第二阻隔層具有 低度選擇性，以及 其中該交替地蝕刻係包括以該第二蝕刻劑部分地蝕穿 該低k層和該第一阻隔層。 20. 如申請專利範圍第19項之方法，其中該交替地蝕 刻係包括實質上去除該第一硬遮罩材料。 21. 如申請專利範崮第19項之方法，其中該交替地鈾 刻係包括以該第二蝕刻劑部分地蝕穿該第二阻隔層》 22. 如申請專利範圍第19項之方法，其中該第二蝕刻 劑係實質上同時地蝕刻至少一部分之該第二硬遮罩層、該 低k層與該第二阻隔層。 23. 如申請專利範圍第19項之方法’其中該第一硬遮 罩材料、該第二硬遮罩材料與該第三硬遮罩材料係經光刻 予以圖案化，以供雙重鑲嵌製程。 24·如申請專利範圍第19項之方法’其中該第一硬遮 罩材料係SiN。 25·如申請專利範圍第19項之方法，其中該第一硬遮 罩材料係SiC。 26. 如申請專利範圍第19項之方法’其中該第二硬遮 罩材料係TEOS。 27. 如申請專利範圍第19項之方法’其中該第三硬遮 罩材料係S i N。 1352388 28. 如申請專利範圍第19項之方法，其中該第三硬遮 罩材料係SiC。 29. 如申請專利範圍第19項之方法，其中該第一阻隔 層係SiN。 30. 如申請專利範圍第19項之方法，其中該第一阻隔 層係S i C。 31.如申請專利範圍第19項之方法，其中該第二阻隔 層係TEOS。 3 2 .如申請專利範圍第1 9項之方法，其中第一蝕刻劑 係 CF4。 3 3 .如申請專利範圍第1 9項之方法，其中第一蝕刻劑 係 chf3。 34.如申請專利範圍第19項之方法，其中第二蝕刻劑 係 C 4 F 6。
3 5 .如申請專利範圍第1 9項之方法，其中第二飩刻劑 係 C 4 F 8。 -5-
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