TWI351659B - Display device having light emitting element and e - Google Patents
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Description
(1) (1)1351659 玟、發明說明 【發明所屬之技術領域】 本發明係關於一顯示裝置’且更特別而言,係關於具 有發光元件和記億體控制電路之顯示裝置。該記憶體控制 電路控制寫和讀至例如s RAM之記憶體。 【先前技術】 以下說明一顯示裝置,其設置一發光元件在每一圖素 鲁 上且藉由控制發光元件之發射而顯示影像。 對於發光元件而言,在整個說明書中使用之元件 . (OLED元件)具有之構造爲當電場產生時用於發光之有機 化合物層乃夾在陽極和陰極間,但是,本發明並不限於此 種構造。 再者,在整個說明書中,所使用以說明之元件爲從單 激態返回至基態所發出之光(螢光)之發光元件和從三激態 返回基態所發出之光(磷光)之發光元件。 ® 一有機化合物層包括一電洞注入層,一電洞傳送層, 一發光層,一電子傳送層,和一電子注入層等。發光元件 之基本構造爲陽極,發光層,和陰極依序之疊層。此基本 構造可修改爲陽極,電洞注入層,發光層,電子注入層, 和陰極依序之暨層,或陽極,電洞注入層,電洞傳送層, 發光層,電子傳送層,電子注入層,和陰極依序之疊層。 一顯示裝置乃由一顯示器和用以輸入訊號至顯示器之 週邊電路所構成。 -5 - (2) (2)1351659 顯不器之構造如圖8之方塊圖所示。 在圖8中,顯示器2000由源極訊號線驅動電路2]〇7, 間極訊號線驅動電路2 ] 0 8 ’和圖素部份2 1 0 9所構成。圖素 部份具有設置成矩陣形之圖素。 薄膜電晶體(以下稱爲TFT)安排在每一圖素中。以下 說明設置兩TFT在每一圖素中和控制從每一圖素之發光 元件所發出之光之方法。 圖9爲顯示裝置之圖素部份之構造。 源極訊號線S 1至S X,閘極訊號線G 1至G y,和電源 線V 1至V X乃安排在一圖素部份2 7 0 0中,X行和y歹!J (其 中X和y爲自然數)之圖素亦設置在圖素部份中。每一圖 素2705具有開關 TFT2701,驅動 TFT2702,儲存電容器 2703,和發光元件2704。 圖素乃由源極訊號線S 1至Sx之一源極訊號線S,閘 極訊號線G 1至Gy之一閘極訊號線G,電源線V 1至Vx之 —電源線V,開關T F T 2 7 0 1,驅動T F T 2 7 0 2,儲存電容器 2 7 0 3,和發光元件2 7 04所構成。 開關TFT2 70 1之閘極電極連接至閘極訊號線G,和開 關TFT270 〗之源區或汲區之一連接至源極訊號線S,而另 —則連接至驅動TFT2702之閘極電極和連接至儲存電容器 2703之一電極。驅動TFT2702之源區或汲區之一連接至電 源線V,而另一則連接至發光元件2 7 04之陽極或陰極。電 源線 V連接至儲存電容器2 7 0 3之兩電極之一,亦即’在 驅動TFT2 702和開關TFT2 70 ]未連接側上之電極。 (3) (3)1351659 在本說明書中,就驅動TFT2702之源區或汲區連接至 發光元件2 7 04之陽極之例而言,發光元件2 704之陽極當成 圖素電極,和發光元件2704之陰極當成相對電極。另一方 面’如果驅動TFT27〇2之源區或汲區連接至發光元件2 7 04 之陰極時,發光元件27 04之陰極當成圖素電極,和發光元 件2 704之陽極當成相對電極。 再者,授予電源線 V之電位視爲電源電位,和授予 相對電極之電位視爲相對電位。 開關TFT2 701和驅動TFT2702可爲p通道TFT或η通 道TFT。但是,在發光元件2704之圖素電極爲陽極之例中 ’最好是驅動TFT2702爲p通道TFT,和開關TFT2701爲 η通道TFT。相反的,在圖素電極爲陰極之例中,最好是 驅動TFT2 7 02爲η通道TFT,和開關TFT2 70 1爲p通道 TFT。 以下說明在以前述圖素構造顯示影像時之操作。 —訊號輸入至閘極訊號線G,和開關TFT2701之閘極 電極之電位改變,而後閘極電壓改變。此訊號經由已被設 置成導通狀態之開關TFT270]之源極和汲極,藉由源極訊 號線S而輸入至驅動TFT2 702之閘極電極》再者,此訊號 亦儲存在儲存電容器2703中。驅動TFT2702之閘極電壓依 照輸入至驅動TFT2 7 02之閘極電壓之訊號而改變,而後源 極和汲極設置在導通狀態。電源線 V之電位經由驅動 TFT2 702提供至發光元件2 704之圖素電極。因此,發光元 件2 7 04發光。 (4) (4)1351659 &下說明以具有此構造之圖素表示分級之方法。分級 表示'法可粗分爲類比法和數位法。相較於類比法,數位法 具有之優點爲在TFT變化上是良好的。因此,於此專注 M 1¾ ί立分級表示法。時間分級法可提供當成數位分級表示 法°以下詳細說明時間分級驅動法。 #間分級驅動法爲藉由控制顯示裝置之每一圖素發光 之週期而表示分級之方法。如果用於顯示—影像之週期視 爲一框週期,則一框週期而後可分成多數副框週期。 啓動或關閉’亦即,每一圖素之發光元件是否發光, 乃在每—副框週期中執行。發光元件在一框週期中發光之 期間受到控制,因此可表示每一圖素之分級。 以下使用圖〗Ο Α和]0Β之時間圖詳細說明時間分級驅 動法。在圖]Ο A和】Ο B中顯示使用4位元數位影像訊號之 表示分級之例。圖9可分別視爲圖素部份之構造和圖素之 構造。依照外部電源(於此未顯示),相對電位可在與電源 線V 1至V X之電位(電源線電位)相同等級之電位,和電源 線VI至Vx之電位差異在足以使發光元件2704發光之等級 之電位間切換。 —框週期F分成多數副框週期SF1至SF4。在第一副 框週期S F ]中’首先選擇閘極訊號線G 1,和一數位影像 訊號從源極訊號線S1至Sx輸入至具有開關TFT2 7 0 ]之每 —圖素’而閘極電極連接至閘極訊號線G 1。藉由所輸入 之數位影像訊號,每一圖素之驅動T F T 2 7 0 2設置成Ο N狀 態或OFF狀態。 (5) (5)1351659 在本說明書中,所謂ON狀態意指TFT之狀態爲依照 一閘極電壓而在源極和汲極間導通之狀態。再者,所謂 OFF狀態意指TFT之狀態爲依照一閘極電壓而在源極和 汲極間不導通之狀態。 發光元件2 7 04之相對電位設定成幾乎等於電源線 V 1 至 Vx之電位(電源線電位),且因此,發光元件2 704即使 在具有在ON狀態下之驅動TFT2702之圖素中亦不發光。 對於所有閘極訊號線G 1至Gy重覆前述操作,且因此完成 一寫入週期Ta]。在第一副框週期SF1間之寫入週期稱爲 Ta 1。一般而言,第j副框週期(j爲自然數)之寫入週期稱 爲 Taj 〇 當寫入週期Tal完成時,相對電位改變,以使與電源 電位具有使發光元件27〇4發光級數之電位差異。而後開始 顯示週期Ts]。於此,第一副框週期SFI之顯示週期稱爲 Ts 1。一般而言’第j副框週期(j爲自然數)之顯示週期稱 爲Tsj。每一圖素之發光元件27〇4在顯示週期TS】中對應 於所輸入訊號而設置成發光狀態或不發光狀態。 對於所有副框週期3?]至SF4重覆上述操作,因此完 成一框週期F1。副框週期SF1至SF4之顯示週期Tsl至 Ts4之長度於此適當的設定,而分級乃以發光元件27〇4發 光時之副框週期之顯示週期之累積表示。換言之,在一框 週期內之啓動時間總量乃使用以表示分,級。 以下說明藉由輸入η位元數位視頻訊號表示2 η分級之 方法。一框週期分成η個副框週期s F ]至S F η,和副框週 -9- (6) (6)1351659 期S F 1至S F η之顯示週期T s ]至T s η之長度比例乃設定爲 丁一si : Ts2 :…:Tsn = 20 : 2*1 : : 2.η + 2 : 2·η+,。寫入週 期Ta]至Tan之長度皆相同。 在一框週期內’在框週期中之圖素之分級乃由發光元 件27〇4中選擇之發光狀態時之整體顯示週期Ts所決定。 钶如,如果在所有顯示週期時之一圖素所發出之光之亮度 在n=8時之例中爲100%時,則在顯示週期Ts8和在顯示週 期Ts7中,如果圖素發光,其亮度可表示爲1%。在顯示週 期Ts6,Ts4,和Tsl中,如果圖素發光,則其亮度表示爲 6 0%。 11 於此需要一用以轉換訊號之電路以在此時間分級法中 顯示。習知之控制電路架構如圖2所示。控制電路200由用 )以儲存資料之記憶體A 2 0 1和B 2 0 2,用以讀取資料和將資 料寫入記憶體之邏輯電路(W - L 0 GIC 2 0 3 ),和用以讀取記 \5億體和輸出資料之邏輯電路(R-LOGIC204)所構成。 習知控制電路之時間圖如圖3所示。資料使用記憶體 Γ\Α201和B202交替的寫和讀,以使輸入至W-LOGIC203之 數位資料與時間分級法同步。 Λ 當R-L0GIC2(H讀取在記憶體Α20]中之訊號時,用於 次一框週期之數位視頻訊號乃經由W-LOGIC203而輸入至 Λ記憶體B202且開始儲存。 以此方式’控制電路2 0 〇包括記億體A 2 0 ]和Β 2 0 2, 而記憶體A 2 0 ]和B 2 0 2每一記憶體可儲存]框週期之數位 視頻訊號,以藉由交替的使用它們而取樣一數位視頻訊號 -10- (7) (7)1351659 但是,相反的’發生在寫入記憶體A2〇]和B202之後 ,直到次一讀取訊號’於此有—等待(Wait)狀態°在記憶 體A 2 0 1和B 2 0 2之寫和讀間之切換功能在讀取時間操作’ 其因此需要更多的時間(圖3)。 【發明內容】 在習知方法中’設定用於讀之時間遠長於用於寫之時 間。因此,在寫依需要的發生和操作功能在讀後切換之方 法中無任何問題。 但是,於此之問題爲,在介於記億體之用於讀之時間 和用於寫之時間間具有些微差異之驅動方法中’習知之方 法爲在寫拉回寫至記憶體之時間後’有—等待狀態,直到 讀完成。結果’框頻率降低。 爲了解決上述習知技藝之問題,本發明採用下述之方 法。亦即,以在一特定時間上之讀訊號和寫訊號之讀狀態 採取同步’且經由訊號決定寫入兩記憶體之一。 亦即,藉由使用一顯示裝置,其具有: 第一和第二記憶體以儲存資料; 一寫裝置’用以讀取資料和將該資料寫入第一記憶體 或第二記億體; 一讀裝置,用以從第一記憶體或第二記億體讀取該資 料,且輸出該資料; 一決定機構,其依照寫裝置和讀裝置之狀態而決定寫 -11 - (8) (8)1351659 和讀至第一記億體或第二記憶體之角色;和 第一記憶體選擇器和第二記憶體選擇器以選擇至第一 記憶體或第二記憶體之寫和讀; 其中該寫裝置和讀裝置可爲同步以解決此問題。 關於從寫裝置和讀裝置之狀態決定寫和讀至第一記憶 體或第二記憶體之角色之決定機構方面,一顯示裝置乃提 供一電路,其中: 寫裝置之狀態以第一訊號表示和讀裝置之狀態以第二 訊號表示; 第三訊號決定寫和讀至第一記憶體或第二記憶體之角 色,和當第一訊號和第二訊號變成第二狀態時,反相以切 換第一記憶體和第二記憶體之角色; 第四訊號保持該第三訊號; 該第一和第二記憶體分別被給予寫和讀之角色; 該第一訊號輸入至讀裝置和第二訊號輸入至寫裝置; 當寫裝置在一寫操作時,第一訊號和第二訊號在第一 狀態,因此,第三訊號未反相和第四訊號重寫第三訊號之 狀態; 當寫裝置在等待狀態時,第一訊號變成第二狀態,且 第二訊號亦變成第二狀態以使第三訊號反相,因此,兩記 憶體之寫和讀之角色切換。而後,第二訊號再度返回第一 狀態。第四訊號比較第三訊號,且當第三訊號之狀態改變 時,第一訊號之狀態返回至第一狀態且寫裝置開始寫。 而後,讀裝置和寫裝置不只可爲FPGA且亦可爲LS] -12 - 1351659 ⑼ 。再者,它們可與顯示裝置一起建構在相同基底上。 藉此’即使當介於用於讀和寫至記憶體之時間有些微 差異時,操作功能亦可在最佳週期切換。因此可解決框頻 率降低之問題。 【實施方式】 圖1爲本發明之主構造之方塊圖。 控制電路100具有記憶體A101和B]02,一選擇器103 用以寫一記憶體,一選擇器104用於輸出,一邏輯電路用 於寫入一記憶體(W-LOGIC105),和一邏輯電路用以讀取 記憶體和輸出資料(R-LOGIC1 06)。當視頻資料輸入至切-LOGIC 105時,其將資料寫至由用於寫記憶體之選擇器1〇3 所選擇之記憶體A101或B102中。而後,選擇器104選擇 另一記憶體(其未由選擇器103所選擇)當成用於R-LOGIC 之記憶體以進行讀。 訊號 SYNC,WFLAG,RFLAG,和 RAM_SELECT 於 此使用以達成同步化。W-LOGIC105將寫狀態 WFLAG輸 入至R-LOGIC1 06,和來自記憶體之讀狀態RFLAG依需 要輸入至 W-LOGIC。RAM_SELECT選擇一記憶體以依照 WFLAG 和 RFLAG 之狀態而寫。R-LOGIC 1 06保持 RAM_SELECT 且和當 SYNC 輸入時之 RAM_SELECT 做一 比較。 在圖]之構造中,特別的,R-LOGIC106保持 R A Μ _ S E L E C T ,但是,W - L Ο G 1 C ] 0 5 亦可保持 -13- (10) (10)1351659 RAM_SELECT。 W - L O G 1 C ] 0 5和R - L 0 G I C 1 〇 6之操作時間圖如圖4所示 〇 當 W-LOGIC] 05在寫狀態時,WFLAG爲Low ’且當 WFLAG之Lo w輸入至R-LOGIC ] 06時’ RFLAG亦變成 L 〇 w ° 當 W-LOGIC105 在 Wait 狀態時,WFLAG 爲 High,且 當 WFLAG 之 High 輸入至 R-LOGIC106時,RFLAG 亦變 成 High。當 WFLAG 和 RFLAG 兩者同爲 High 時,RFLAG 變成Low,和R-LOGIC106結束從由用於輸出之選擇器】04 所選擇之記憶體讀取資料。在RFLAG變成Low之時, RAM_S ELECT反相和由選擇器1 03和1 04所選擇之記憶體 切換。 當SYNC輸入時,此時之RAM_SELECT和儲存在R-LOGIC106 中之 RAM_SELECT 比較。在一Wait 週期, RAM_SELECT反相,和當反相RAM_SELECT之狀態與儲 存在 R-LOGIC106 中之 RAM_SELECT 不同時,WFLAG 變 成Low,且W-LOGIC105再度變成寫狀態。 在圖5中,顯示關於同步之時間圖和寫和讀之時間。 當輸入SYNC時,R-LOGIC106寫下RAM_SELECT之狀態 。在寫週期(WFLAG爲Low)時,重寫raM_SELEC丁之新 狀態’和在W a i t週期(W F L A G爲H i g h )時保持該狀態。 再者,當在Wait週期時之反相raM_SELECT與儲存 在 R-LOGICI06中之 RAM_SELECT 之狀態不同時, -14 - (11) 1351659 WFLAG變成Low’且W-LOGIC105再度變成寫狀態。 由於當RAM_SELECT反相時之RFLAG爲Low,此時 之寫和讀可同步化。 以下說明本發明之實施例。 [實施例1 ]
在此實施例中,參考圖6說明輸出至使用 OLED元件 顯示之顯示器之控制電路之構造例。 1 8位元(6位元X RGB)之 Video_Data和控制訊號乃輸 入至控制電路601。以下說明從Video _Data之輸入至輸出 至顯示器608之操作。
每一線之讀取乃由 V C L K (—循環爲1 4 8.8 μ s )所控制 。首先’ Vide0_Data之輸入啓始於輸入一SYNC訊號。在 輸入一SYNC 訊號和一確定時段關閉時間過後, Video_Data至 W-LOGIC602之輸入開始。每半循環之 VCLK讀取一線之 Video — Data。在輸入2 20條線和經過一 確定關閉時段後,再度輸入 SYNC 訊號,和輸入 Video_Data。整頁之輸入循環爲〗8.]536ms(122循環之 VCLK)。 對在一線中之每一塊之讀取乃由H CLK所控制(一循 環爲400ns)。HCLK 在 Video_Enab】e 爲高時讀取 V i d e 〇 _ D a t a。在讀取一線後,更特別而言,1 7 6個資料塊 ,和經過一確定關閉時段(v i d e 0 _ E n a b 1 e爲低)後,則讀取 次一·線之 V i d e ο _ D a t a。對於2 2 0條線重覆上述操作,則可 -15 - (12) (12)1351659 完成一螢幕之資料。 另一方面,一記憶體A606和一記億體B 607連接至控 制電路60 1,且來自控制電路60 1之訊號RAM_SELECT決 定那一記憶體被寫和讀。每一記憶體以24(8 X 3)個正反器 構成。每一正反器可在一特定點上儲存用於一顏色之資料 (6位元)。資料以HCLK循序的移至次一正反器。當記憶 體具有8個資料塊時,依照R A Μ _ S E L E C T之値’一記憶體 選擇以用於寫和另一記憶體選擇以用於讀取資料。在完成 —讀取資料和接收資料循環後’ RAM-S ELECT切換。 因爲在一顯示器608上之顯示以時間分級達成’寫入 記憶體A 6 0 6或記憶體B 6 0 7之資料改變它們輸出至顯示器 的順序並循序的輸出至顯示器608。R-LOGIC603將8個資 料塊存入記憶體A 6 0 6和記憶體B 6 0 7 ’而後讀取第—週期 之〗至4塊,第一週期之5至8塊’第二週期之]至4塊’第二 週期之5至8塊,以此順序直到第六週期’和將它們輸 出至顯示器6 0 8。 在顯示器608之顯示中,Video_Data以12位元(4 X RGB)處理。G1 一CK’ G2_CK’ Gl—CKB’ G2 — CKB 爲其每 —循環爲]2 # s之時鐘。在G 1 _CK和G 1_CKB上升或下降 時,Video_Data輸入之行移動。 在G 1 _ S P下降後2循環後,從頂行依序完成寫。2 2 0 條線之寫形成一螢幕之顯示’但是’在顯示次一影像前’ 4個虛擬循環(4 8 # s)會延遲寫入。G 2 - S P可依需要上升以 淸潔該寫入。 -16 - (13) (13)1351659 S_CK和S_CKB爲其每一循環爲200ns之時鐘。在 S_CK和S_CKB上升或下降時,Video_Data輸入之塊移動 。在G]_CLK之上升或下降後之4循環後(800ns),S_LAT 變成H i gh以保持電荷,和而後當S_SP從H igh變成Low 時,Video_Data之輸入開始。由於輸入每4塊完成,重覆 其44次可完成對一線之寫入。 從一振盪元件609至 PLL610之輸入時鐘在…-L 0 G I C 6 0 2和R - L Ο GI C 6 0 3間採取同步化。寫和讀至記憶體 A 6 0 6和記憶體B 6 0 7之時間由經由P L L 6 1 0之時鐘之上升和 下降所控制。 已知之LSI以及FPGA可使用於W-LOGIC602和R-LOGIC6 0 3。 本發明可使用於 W-LOGIC602和 R-LOGIC603,記憶 體 A606,記憶體B607,和用於選擇記憶體之選擇器604 和 6 0 5 〇 [實施例2] 在圖7中顯示使用具有實施例1之控制電路之OLED元 件之顯示裝置例。 此顯示裝置由一面板700,一控制電路701,一源極訊 號線驅動電路702,閘極訊號線驅動電路703和704,一顯 示部份 705,一 SRAM706,一 FPC707,和一連接器 708 所 構成。顯示裝置之每一電路形成在面板700上,其它電路 則由外部接附。 -17 - (14) (14)1351659 以下說明此顯示裝置之操作。從F P C 7 Ο 7經由連接器 7 〇 8傳送而來之資料和控制訊號乃輸入至控制電路7 〇 ],且 該資料再安排以在SRAM706中輸出,而後再度傳送至控 制電路7 0 ]。控制電路7 0 ]傳送用於資料和顯示之訊號至源 極訊號線驅動電路7 0 2和閘極訊號線驅動電路7 0 3和7 0 4, 和而後影像顯示在使用OLED元件之顯示部份705上》 源極訊號線驅動電路702和閘極訊號線驅動電路7〇3和 7 〇 4可以已知之電路取代。再者,根據電路構造,閘極訊 號線驅動電路之數目可降低至一個。 本發明可應用至控制電路701。 [實施例3] 在此實施例中’以圖1 3說明使用具有與實施例2不同 之實施例1之控制電路之OLED元件之顯示裝置例。 —面板9 0 0由一控制電路9 0 1,一源極訊號線驅動電路 9 0 2 ’閘極訊號線驅動電路9 0 3和9 0 4,一顯示部份9 0 5,一 SRAM906 ’ 一 FPC907,和一連接器908所構成。顯示裝置 之每一電路形成在面板9 0 0上,其它電路則由外部接附。 以下說明此顯示裝置之操作。從FPC907經由連接器 908傳送而來之資料和控制訊號乃輸入至控制電路9〇],且 該資料返回在FPC907中之SRAM906,而後再度安排以輸 出和傳送至控制電路901。控制電路901傳送用於資料和顯 示之訊號至源極訊號線驅動電路902和閘極訊號線驅動電 路9 0 3和9 0 4 ’和而後影像顯示在使用〇 L E D元件之顯示部 -18 - (15) (15)1351659 份9 Ο 5上執行。 此實施例與實施例2之差異爲 SRAM906安裝在 FPC907中。因此,顯示裝置可製成更小》 關於實施例2,源極訊號線驅動電路9 0 2和閘極訊號線 驅動電路903和904可以已知之電路取代。再者,根據電路 構造,閘極訊號線驅動電路之數目可降低至一個。 本發明可應用至控制電路9 0 1。 [實施例4] 在此實施例中,以圖1 1說明輸出至使用具有與實施例 1-3不同構成之OLED元件之顯示器之控制電路例。 相較於類比顯示,時間分級方法自然採用更多的操作 頻率。爲了達成商影像品質’必須防止虛擬輪廓,且副框 需增加至10或更多。因此,操作頻率亦需要爲十倍多。 爲了驅動此操作頻率之裝置,SRAM需要使用用於高 速操作之SRAM-IC之高速操作。 但是,用於此高速操作之S RAM在儲存時需耗損相當 大的電源,因此其不適用於行動裝置。爲了使用低功率耗 損之S R A Μ,所需之操作頻率需要更低。 圖〗]顯示一串列-並列轉換電路1702,其在將數位影 像訊號寫入SRAM 1*7 0 2前,將資料從串列改變爲並列。而 後,經由一開關1 7〇6進行寫入。 藉由上述方式,可以低頻進行並列傳呼。因此,可使 用以低頻之低功率耗損S R A Μ以達成行動裝置之低功率耗 (16) (16)1351659 損。 [實施例5 ] 本發明可應用至如視頻相機,數位相機,頭戴式顯示 器’導航系統’聲音再生裝置(汽車音響,音響構件等), 膝上型個人電腦’遊戲裝置’個人數位助理(移動電腦, 行動電話,攜帶型遊戲裝置,或數位書等),具有記錄媒 體之圖像再生器(特別是具有一顯示器之裝置,該顯示器 可播放如DVD之記錄媒體和顯示影像)等之電子裝置。這 些電子裝置之例如圖〗2所示。 圖12(A)爲一液晶顯示器或一OLED顯示器,其由一 殻100],一支持座1 002,和一顯示部份1 003等所構成。本 發明可應用至具有顯示部份]003之顯示裝置之驅動電路。 圖12(B)爲一視頻相機,其由一主體1011,一顯示部 份1 0 1 2,一音頻輸入部份〗〇 1 3,操作開關1 〇 1 4,一電池 1 0 1 5 ’和一影像接收部份1 〇〗6等所構成。本發明可應用至 具有顯示部份1012之顯示裝置之驅動電路。 圖]2(C)爲一膝上型電腦,其由一主體1021 ’ 一殼 1022 ’ 一顯示部份1023,和一鍵盤]024等所構成。本發明 可應用至具有顯示部份]02 3之顯示裝置之驅動電路。 圖12(D)爲一個人數位助理,其由一主體]031,一尖 筆1 0 3 2,一顯示部份]〇 3 3,操作鈕]〇 3 4,和一外部介面 1035等所構成。本發明可應用至具有顯示部份]033之顯示 裝置之驅動電路。 -20- (17) (17)1351659 圖]2(E)爲一音頻再生裝置,特別是安裝在—馬達汽 車中之音頻裝置,其由一主體1〇4】,一顯示部份]〇42,和 操作開關]〇 4 3和】04 4等所構成。本發明可應用至具有顯示 部份1CM2之顯示裝置之驅動電路。再者,本發明可應用至 非上述安裝在馬達汽車中之音頻裝置之任何可攜帶或家用 音頻裝置。 圖12(F)爲一數位相機,其由一主體〗〇5】,—顯示部 份(A) 1052,一目鏡部份】053,操作開關]054,一顯示部 份(B)1055,和一電池10S6等所構成。本發明可應用至具 有顯示部份(A) 1 0 5 2和顯示部份(B ) 1 0 5 5之顯示裝置之驅動 電路。 圖12(G)爲一行動電話,其由一主體1〇61,一音頻輸 出部份1 062,一音頻輸入部份1 063,一顯示部份1 064,操 作開關1 〇 6 5,和一天線1 0 6 6等所構成。本發明可應用至具 有顯示部份1 0 6 4之顯示裝置之驅動電路。 非玻璃基底之具有高熱抗之塑膠基底亦可應用至這些 電子裝置之顯示裝置。再者’於此亦可達成減輕重量之目 的。 上述實施例之裝置只是當成範例而已,而本發明並不 限於此》 此實施例可自由的結合實施例模式以及任一實施例1 - 4 〇 在具有發光元件之顯示裝置之例中,藉由使用本發明 之控制電路,藉由有效的切換寫和讀,可防止框頻率之降 -21 - (18) (18)1351659 低。 本發明並不限於上述之實施例,且於此仍可達成各種 改變和修飾,但其仍屬本發明之精神和範疇。因此,本發 明之精神和範疇應由下述申請專利範圍界定之。 圖式簡單說明 圖1爲本發明之方塊圖; 圖2爲習知例之方塊圖; φ 圖3爲習知例之操作之時間圖; 圖4爲本發明之操作之時間圖; - 圖5爲本發明之操作之時間圖; 圖6爲使用本發明之實施例之圖; 圖7爲使用本發明之顯示裝置之例之圖; 圖8爲習知例之方塊圖; 圖9爲設置成矩陣形之圖素之電路圖; 圖1 Ο A和1 Ο B爲習知例之操作時間圖; Φ 圖II爲使用本發明之通不裝置之例之圖; 圖12A和12B爲使用本發明之電子裝置之圖;和 圖13爲使用本發明之顯示裝置之例之圖。 [圖號說明] 2〇〇〇 :顯示器 2 ] 〇 7 :源極訊號線驅動電路 2 ] 〇 S :閘極訊號線驅動電路 -22 - (19) (19)1351659 2 ] Ο 9 :圖素部份 2 7 0 0 :圖素部份 2 7 0 1 :開關 TFT 2 7 02 :驅動 TFT 2 7 0 3 :儲存電容器 2 7 04 :濾光元件 2705 :圖素 2 0 0 :控制電路 A 1 0 ] 、B 2 0 2 :言己憶體 2 03 : W-LOGIC 204 : R-LOGIC 1 0 0 :控制電路 A]01 、 B102 :記憶體 10 3 ' 104 :選擇器 105: W-LO GIC 106: R - L. Ο G I C 6 0 8 :顯示器
602 : W-LOGIC A 6 06 ' B607:言己憶體 6 0 1 :控制電路
603 : R-LOGIC 609 :振盪元件 6 ] 0 : PLL 6 0 4、6 0 5 _·選擇器 (20) (20)1351659 7 0 ]:控制電路 702 :源極訊號線驅動電路 7 0 3、7 0 4 :閘極訊號線驅動電路 7 〇 5 :顯示部份
7 06 : SRAM
707 : FPC 7 〇 8 :連接器 900 :面板 # 9 0 1 :控制電路 902 :源極訊號線驅動電路 - 9 0 3、9 0 4 :閘極訊號線驅動電路 9 0 5 :顯示部份
906 : SRAM
907 : FPC 908 :連接器 1 7 0 2 :串歹I」-並列轉換電路 ©
1 703: SRAM
1 704: SRAM 1 7 〇 5 :開關 1001 :殼 1 〇 〇 2 :支持座 ]0 0 3 :顯示部份 1 〇】1 :主體 ]〇 ] 2 :顯示部份 -24 - (21) 1351659 1 〇 ] 3 :音頻輸入部份 ]0 ] 4 :操作開關 ]0 1 5 :電池 1 〇 ] 6 :影像接收部份 102 1 :主體 1022 :殼 1 0 2 3 :顯示部份
1024 :鍵盤 103〗:主體 1 03 2:尖筆 1 0 3 3 :顯示部份 1 0 3 4 :操作鈕 1 0 3 5 :外部介面 1 04 1 :主體 1 0 4 2 :顯示部份
1 0 4 3 :操作開關 ]〇 4 4 :操作開關 ]05〗:主體 1 0 5 2 :顯示部份(Α) 1 0 5 3:目鏡部份 1 0 5 4 :操作開關 1 0 5 5 :顯示部份(Β) 1 0 5 6 :電池 】0 6 ] 主體 -25 - (22) 1351659 1 0 62 :音頻輸出部份 ]0 63 :音頻輸入部份 】0 64 :顯示部份 1. 〇 6 5 :操作開關 ]0 6 6 :天線
Claims (1)
1351659 第092129180號專利申請案中文申請專利範圍修正本 民國100年 7月22曰修正 拾、申請專利範圍 1. 一種顯示裝置之驅動方法,該顯示裝置具有一發光 元件且以發光時間之長度表示一分級, 該顯示裝置包含: 一控制電路包含第一至第四訊號,第一和第二記憶體 ,和一讀裝置和一寫裝置, 其中該第一訊號顯示該寫裝置之狀態, 該第二訊號顯示顯示該讀裝置之狀態, 該第三訊號選擇寫和讀至第一記憶體或第二記憶體之 角色,和當第一訊號和第二訊號變成第二狀態時,切換第 一訊號和第二訊號之角色, 該第四訊號保持該第三訊號,和 該第一和第二記憶體分別被給予寫和讀之角色, 其中該第一訊號輸入至讀裝置和第二訊號輸入至寫裝 置, 當寫裝置在一寫操作時,第一訊號和第二訊號在第一 狀態,因此,第三訊號未反相和第四訊號重寫第三訊號之 狀態, 當寫裝置在等待狀態時,第一訊號變成第二狀態,且 第二訊號亦變成第二狀態以使第三訊號反相,第一和第二 記憶體之角色切換和第二訊號再度返回第一狀態, 該第四訊號比較第三訊號,且當第三訊號之狀態改變 1351659 時’第一訊號之狀態返回至第一狀態且寫裝置開始寫,和 讀裝置和寫裝置藉由上述一序列操作而同步化。 2·—種顯示裝置,該顯示裝置具有一發光元件且以發 光時間之長度表示一分級, 該顯示裝置包含: 一控制電路,其以時間分級方法轉換所提供之用以顯 示之資料, 其中該控制電路包含: 第一和第二記憶體以儲存該資料; 一寫裝置以讀取該資料和將該資料寫入第一記憶體或 第二記憶體; 一讀裝置以從第一記億體或第二記憶體讀取該資料以 輸出該資料; 一決定機構,其依照寫裝置和讀裝置之狀態而決定寫 和讀至第一記憶體或第二記憶體之角色;和 第一記億體選擇器和第二記憶體選擇器以選擇該第一 記憶體與該第二記億體之一者爲用於寫記憶體且選擇該第 一記憶體與該第二記億體之另一者爲用於讀記憶體’ 其中該寫裝置和讀裝置爲同步。 3. 如申請專利範圍第2項之顯示裝置’其中該記憶體 ,記憶體選擇器,讀裝置和寫裝置皆一起形成在一顯示部 份和一基底上。 4. 如申請專利範圍第2項之顯示裝置,其中該記憶體 在軟性電路板(FPC)上實施。 1351659 5·如申請專利範圍第2項之顯示裝置,其中該記憶體 在一基底上實施。 6·—種可顯示影像之電子裝置,其包含如申請專利範 圍第2項之顯示裝置。 7.—種顯示裝置,該顯示裝置具有一發光元件且以發 光時間之長度表示一分級, 該顯示裝置包含: 一控制電路,其以時間分級方法轉換所提供之資料爲 用以顯示之訊號, 其中該控制電路包含: 第一和第二記憶體以儲存該資料: 一寫裝置以讀取該資料和將該資料寫入第一記憶體或 第二記憶體; 一讀裝置以從第一記憶體或第二記億體讀取該資料以 輸出該資料; 一決定機構’其依照寫裝置和讀裝置之狀態而決定寫 和讀至第一記憶體或第二記憶體之角色;和 用於寫之記憶體選擇器和用於輸出之記億體選擇器以 選擇至第一記憶體或第二記憶體之寫和讀, 其中用以決定寫和讀至記憶體之角色之決定機構包含 一切換電路,其在寫裝置完成寫入由用於寫之選擇器 所選擇之第一記憶體或第二記憶體之時點,和該讀裝置完 成從由用於輸出之選擇器所選擇之第一記憶體或第二記憶 -3- 1351659 體之讀取之時點,切換由用於寫之記憶體選擇器和用於輸 出之記億體選擇器所選擇之第一記憶體和第二記憶體;和 一辨識電路,其在寫裝置完成寫入由用於寫之選擇器 所選擇之第一記憶體或第二記憶體之時點時,除了該寫裝 置完成從由用於輸出之選擇器所選擇之第一記憶體或第二 記憶體之讀取之時點外,辨識由用於輸出之記憶體選擇器 所選擇之第一或第二記憶體是否切換,且當第一和第二記 Φ憶體由用於寫和輸出之記憶體選擇器切換時,使該寫裝置 成爲寫狀態, 其中該寫裝置和讀裝置爲同步。 8. 如申請專利範圍第7項之顯示裝置,其中該記憶體 ",記憶體選擇器’讀裝置和寫裝置皆一起形成在一顯示部 份和一基底上。 9. 如申請專利範圍第7項之顯示裝置,其中該記憶體 在軟性.電路板(FPC)上實施。 馨 10.如申請專利範圍第7項之顯示裝置,其中該記憶體 在一基底上實施。 1 1 · 一種可顯示影像之電子裝置,其包含如申請專利 範圍第7項之顯示裝置。 12.—種顯示裝置之驅動方法,包含: —控制電路包含: 第一記憶體; 第二記憶體,其中該第一和第二記億體分別被提供以 寫和讀之角色; -4- 1351659 一寫裝置,其中第一訊號包括關於該寫裝置之狀態之 資訊;和 一讀裝置,其中第二訊號包括關於該讀裝置之狀態之 資訊, 其中當寫裝置在一寫操作時,該第一訊號和該第二訊 號在第一狀態,和 當寫裝置在一等待狀態時,第一訊號變成第二狀態, 和第二訊號亦變成第二狀態,因此,第一和第二記憶體之 角色切換,和第二訊號再度返回第一狀態,和第一訊號之 狀態返回至第一狀態和該寫裝置開始寫。
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