TWI343578B - Current sensing for flash - Google Patents

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1343578 九、發明說明： 【發明所屬之技術領域】 本發明一般係關於έ己憶體裝置且特定言之本發明係關於 EEPROM與快閃記憶體裝置。 【先前技術】 一般提供記憶體裝置作為電腦中的内部儲存區域。術語 記憶體識別以積體電路晶片之形式的資料儲存。現代電子 元件中使用數個不同類型的記憶體’一般類型係ram(隨 機存取記憶體）。特徵上，可發現ram係用作電腦環境中 的主記憶體。RAM指讀取與寫入記憶體；即，可以將資料 寫入RAM並從RAM讀取資料。此與形成對比，r〇m 僅允許讀取資料。多數RAM係揮發性的，其意味著其要求 一穩定電流以保持其内容。一旦關閉電源，RAM中的任何 資料皆丟失。 電腦幾乎總是包含少量的唯讀記憶體（R〇M)，其保存指 令用於啟動該電腦。當移除電源時不丟失其記憶體單元之 資料内容的記憶體裝置一般係稱為非揮發性記憶體。一 EEPROM(電可抹除可程式化唯讀記憶體）係一特殊類型的 非揮發性ROM，其可以藉由將其曝露於一電荷來進行抹 除。EEPROM包含A量的具有電絕緣閘極（浮冑閘極）之記 憶體單S。：㈣以浮動閘極上之電荷的形式係儲存於浮動 閘極場效電晶體（FET)記憶體單元中。浮動閘極一般由摻 雜夕晶矽製成，或諸如氮化物之類的非導電電荷戴獲層 (浮動略點）係置放於通道區域上並藉由一介電材料（—般係 122687.doc 1343578 一氧化物）與其他單元元件電絕緣。藉由專用程式化與抹 除操作刀別將電何運輸至浮動問極或截獲層或者從該浮動 閘極或截獲層移除，從而改變該裝置之臨界電壓。 另一類型之非揮發性記憶體係快閃記憶體。一典型快閃 記憶體包含-錢體陣列，丨包括大量浮動閘極記憶體單 元。通常將該等單元組成稱為"抹除區塊"的區段。可以藉 由將電荷«至其個別浮動閘極/節點來電程式化—抹除 區塊内的每一單元。然❿’與程式化操作不同，快閃記憶 體中的抹除操作—般以大容積抹除操作來抹除該等記憶體 單元，其中以一單一操作來抹除一選定抹除區塊中之所有 浮動問極/節點記憶體單元。應注意，在最近的非揮發性 記憶體裝置中，已藉由使用多個臨界位準(多層單元或

MLC)或一非導電電荷截獲層（儲存在接近記憶體單元FET 之各源極/汲極的電荷中截獲之資料）將多個位元儲存於_ 單一單元中。 EEPR〇M或快閃記憶體之_〇架構陣列還將其非揮發 性記憶體單元陣列配置成一列與行矩陣（如一傳統崎陣 列），使得該陣列之各非揮發性記憶體單元的閘極係藉由 列而耦合至字元線（WL)。然而，與職列，各記憶體單 元係不直接耦合至一源極線與一行位元線。相反，該陣列 之該等記憶體單元係以串列配置在一起，一般每“"、 16、32或更多個記憶體單元’其中該串列中的記憶體單元 係在-共同源極線與一行位元線之間串聯耦合在—起(源 極至汲極）。應注意’存在其他非揮發性記憶體陣列= 122687.doc 1343578 構，包括但不限於AND陣列、〇11陣列及虛擬接地陣列。 現代快閃記憶體裝置之—問題係由於裝置大小與特徵隨 著改良的處理而進一步減低’透過陣列中選擇用於讀取之 -記憶體單元的操作電流係減低。此減低的單元電流可允 許在讀取及/或驗證記憶體單元之儲存的資料值期間伯測 ： —選定記憶體單元之資料值/儲存的臨界電壓較為困難。 • #定言之，偵測困難可以發生於-邊緣記憶體單元之讀取 或驗證期間，接近該邏輯視窗臨界值之一儲存的資料值之 Φ ㈣或MLC單元中儲存的資料之多個不同可能臨界值之情 測期間。 出於上述原因並出於下述熟習此項技術者在閱讀並瞭解 本說明書後將旋即明白的其他原因，該技術中需要讀取與 驗證快閃記憶體陣列的替代性方法。 【發明内容】 在以下較佳具體實施例的詳細說明中，參考形成本發明 -部分的附圖，且其中藉由解說來顯示其中可實施本發明 的特定較佳具體實施例。此等具體實施例係充分詳細地說 明，以使熟習此項技術者能夠實施本發明，且應明白，可 使用其他具體實施例，並可以進行邏輯、機械及電性改變 • @不脫離本發明之精神及範圍。以下說明中使用的術語晶 圓或基板包括任何基底半導體結構。應明白，兩者皆包括 藍寶石上矽（SOS)技術、絕緣物上矽（S0I)技術、薄膜電晶 體（TFT)技術、摻雜與非摻雜半導體、藉由一基底半導體 結構支撐的矽之磊晶層以及熟習此項技術者熟知的其他半 122687.doc 導體結構。此外，當參考以下說明中的晶圓或基板時可 能已使用先前程序步驟在基底半導體結構中形成區域/接 面，而術έ吾晶圓或基板包括包含此類區域/接面的下層。 因此，以下詳細說明並非為了限制本發明，本發明之範疇 僅藉由申請專利範圍定義。 本發明之具體實施例包括使用電流偵測資料讀取/驗證 桎序與偵測放大器來偵測浮動閘極或浮動節點場效電晶體 記憶體單以之資料的記憶體裝置與陣列。該電流伯測程 序使用放置一電流源（例如拉升電晶體）而將電流獲取至位 元線上之一電流偵測程序來偵測一非揮發性記憶體陣列之 記憶體單元。該位元線之電壓位準係接著藉由該電流源提 供之電流與透過該選定記憶體單元從該位元線匯集至該源 極線之電流之間的耦合之位元線上的電流差動來進行設 定，其係取決於其程式化或抹除狀態之臨界電壓。若抹除 該選定記憶體單元，則電流透過該記憶體單元流向該源極 線並且該位元線電壓下降。若程式化該選定記憶體單元， 則根據該單元之程式化臨界電壓位準與該記憶體單元之閘 極上所施加的磧取選擇電壓，很少或沒有電流流過該單 元’並且該位元線電壓上升並藉由該偵測放大器而偵測 到。此允許該偵測放大器不必如傳統非揮發性記憶體資料 偵測程序與偵測放大器所要求的將該位元線預充電至一已 知電壓位準而操作。在一具體實施例中，在已偵測一資料 值之後關閉該電流源以減低功率消耗。在另一具體實施例 中，將一電晶體與該位元線成直線串聯耦合而形成一串聯 I22687.doc 1343578 放大器以提高敏感度。在另-具艘實施例中，Nand架構 記憶體裝置與陣列使用-電流偵測之㈣放A||來讀取非 揮發性記憶體單元之串列的各種單元。 應注意，儘管關於NAND架構非揮發性讀取與驗證程序 來說明本發明之具體實施例，可具有並且受益於本發明的 熟習此項技術者將明白其他記憶體陣列結構，例如本發明 的NOR架構記憶體陣列與虛擬接地記憶體陣列具體實施 例。應注意，本發明之具體實施例包括使用Vt決定資料值 的所有非揮發性記憶體單元裝置與記憶體，例如但不限於 裁獲電絕緣區域中之電荷的記憶體單元、電荷戴獲/浮動 節點記憶體單元及強磁性記憶體單元，並因而不限於浮動 閘極記憶體單元陣列或記憶體裝置。 【實施方式】 圖1詳細說明併入連接至一主機102(一般係一處理裝置 或記憶體控制器）的本發明之一具體實施例的非揮發性記 憶體裝置100的系統128之簡化圖.該非揮發性記憶體 1〇〇(例如一快閃記憶體裝置）具有一控制介面1〇6與—位址/ 資料介面1 08，其各連接至該處理裝置1 〇2以允許記憶體讀 取與寫入存取。應注意，在替代性具體實施例中’可以將 該位址/資料介面108分成分離的介面。在該非揮發性記憶 體裝置内部，一控制狀態機/控制電路丨丨〇指導内部操作， 管理該非揮發性記憶體陣列112並更新RAM控制暫存器與 抹除區塊管理暫存器114。在該非揮發性記憶體丨〇〇之操作 期間，該控制狀態機11 〇使用該等RAM控制暫存器與表格 122687.doc 1343578 114。該非揮發性記憶體陣列丨12包含記憶庫或段U6之一 序列，各庫11 6係邏輯組織成一系列抹除區塊（未顯示卜記 憶體存取位址係接收於該非揮發性記憶體1〇〇之位址/資料 介面108上並分成列與行位址部分。在一讀取存取上該

列位址藉由該介面I/O緩衝器1〇4而鎖存並藉由列解碼電路 120而解碼，其橫跨一選定記憶庫選擇並啟動記憶體單元 之一列頁（未顯示）及其關聯串列中的其他記憶體單元◊將 編碼於記憶體單元之選定列的輸出中的位元值由一局部位 元線/串列（未顯示）連接至一位元線（未顯示）並藉由與該記 憶庫相關聯的偵測放大器122來偵測。該等偵測放大器122 一般還包括一資料快取記憶體與寫入資料閃鎖電路（未顯 示）。該存取之行位址亦藉由該介面1/〇緩衝器1〇4進行鎖存 並藉由該行解碼電路124進行解碼。該行解碼電路之輸出 由忒等偵測放大器輸出來選擇所需行資料，並係連接至兮 資料緩衝器1 26用於透過該位址/資料介面j 〇8而從該記憔 體裝置傳輸。應注意，在本發明之—具體實施例中，可以 將該行解碼電路丨24視需要地放置於該記憶體陣列ii2與咳 等情測放大器122之間。在一寫入存取上，該列解碼電： 12〇選擇該列頁而行解碼電路選擇寫入偵測放大器122。將 要寫入之資料值從該資料緩衝器126連接至該f料快取記 憶體，並接著連接至藉由該行解碼電路124選擇的寫入 測放大器m之寫入資料鎖存器，並寫入該記憶體陣列 之選定非揮發性記憶體單元(未顯示）。接著藉由該等列與 行解碼電路12〇、124與價測放大器122來重新選擇所寫、 Ι 22687.doc * ΙΟ 的單元以使其可以係讀取以驗證已將料正杨程式化於 該等選定記憶體單元内。 如上所it兩個般類型的非揮發性或快閃記憶體陣列 ，構係"N娜，，及"職"架構，由於各架構之基本記憶體 早疋組態分別類似於-基本NAND或N〇R問極電路而如此 稱謂。在該NAND陣列架構中，以類似於傳統ram或r〇m 之一矩陣來配置該記憶' 體陣列之記憶體單元，使得該陣列 之各記憶體單it的閉極係藉由列而耗合至字元線（wl)。然 而，並不將每一記憶體單元直接耦合至源極線（sl)與一行 位元線（BL)，如該^^011架構型之情況（列與行矩陣記憶體 早凡，各記憶體單元係耦合於一源極線與一位元線之 間）。相反，在NAND中，該陣列之該等記憶體單元係以串 列配置在-起，-般每串列8、16、32或更多個記憶體單 元，其巾在_列中的㈣記憶體單元係在一共同源極線與 一行位元線之間串聯耦合在一起（源極至汲極）。此允許一 NAND陣列架構具有比一可比較N〇R陣列更高的記憶體單 元密度，但成本係一般更慢的存取速率與程式化複雜性。 圖2顯示本發明之一具體實施例的ΝΑΝΙ>^閃記憶體裝置 之簡化NAND架構浮動節點或截獲層記憶體陣列2〇〇的示意 圖。應注意，圖2之記憶體陣列2〇〇係出於解說之目的而不 應視為限制性，並且可具有而且受益於本揭示内容的熟習 此項技術者會明白本發明之其他NAND記憶體陣列具體實 施例。在圖2中，一系列NAND記憶體串列22〇係配置於一 陣列200中並係耦合至位元線2丨2與源極線2 1 4。在每一 I22687.doc 1343578 NAND記憶體串列220中，將本發明之具體實施例的一系列 浮動閘極或浮動節點記憶體單元2〇2耦合在一起（源極至汲 極）以形成該NAND串列 220(—般具有8、16、32或更多單 元）。如上所述’每一浮動閘極/節點記憶體單元FET 202具 有形成於該通道區域上之一閘極絕緣物堆疊。為進一步致 能操作，在本發明之一具體實施例中，顯示該記憶體之一 或多個NAND架構記憶體串列220形成於一絕緣溝渠中，從 而允許每一絕緣溝渠之基板針對程式化與抹除而係個別偏 壓。該等字元線206橫跨該等NAND串列220而耦合，耦合 相鄰《•己憶體單元202之控制閘極而致能每一記憶體串列220 中之一單一記憶體單元2〇2係選擇。在每一 NAnd記憶體串 列220中，在每一閘極絕緣物堆疊之間形成雜質（一般係 N+)摻雜區域以形成該等相鄰記憶體單元2〇2之源極與汲極 區域，其額外地作為連接器而操作來將該NanD串列220之 單元耦合在一起》在本發明之一具體實施例中，省略該等 N+摻雜區域並且在該NAND記憶體串列22〇下面形成一單 一通道區域，從而耦合該等個別記憶體單元2〇2。耦合每 —NAND記憶體_列220以選擇形成於每一 nand串列22〇 之各端的閘極204並將每一NAND串列220之相對端選擇性 地耦合至一位元線212與一源極線214。將該等選擇閘極 2〇4各耦合至閘極選擇線（選擇閘極汲極{sg(d)}2i〇與選擇 閘極源極（SG(S)}208)，其透過該等選擇閘極2〇4分別控制 該等NAND串列與該等位元線212與源極線214之耦合。在 圖2中，顯示該基板連接222係耦合至每一nand串列, 122687.doc «12- 1343578 從而允許每一 NAND串列220之記憶 偏壓。

該财架構浮動問極或浮動節點記憶體陣列係由-列 解碼器來存取，該列解碼器藉由選料合至錢極的字元 選擇線而啟動-列記憶體單元。此外，還驅㈣合至各串 列之該等未選定記憶體單元之閘極的字元線。然而，各串 列之未選定記憶體單元—般係藉由一更高閉極電壓來驅 動’以便將其作為傳遞電晶體來操作並允許其以—不受盆 儲存資料值限制的方式來傳遞電流。接著，電流透過料 聯耦合的串列之各浮動閘極/節點記憶體單元從該源極線 ，向該行位元線，僅藉由選擇進行讀取的各串列之記憶體 單元加以限制。此將該列選定記憶體單元的電流編碼之儲 存資料㈣置於料行位元線上。_並㈣位元線之一 行頁，並且接著個別資料字元從來自該行頁之偵測的資料

體單元202係從該基板 字元選擇並從該記憶體裝置傳達。 快閃/EEPROM記憶體之一般程式化技術藉由將一程式化 電壓或一系列程式化電壓脈衝施加至該等選定記憶體單元 之控制閘極並接著藉由將該等記憶體單元之通道耗合至— 程式化或禁止電壓來程式化或禁止該等選定記憶體單元達 到程式化的臨界位準（一般藉由將電荷注入一記憶體單元 之浮動閘極或浮動節點而設定於邏輯，，〇，，）或禁止的位準（該 單元係未程式化並處於其原始狀態’通常旨在使該單元係 抹除並設定於邏輯” 1 ”）來程式化該記憶體之一位元或列（一 般稱為一頁）。應注意，某些抹除操作還包括程式化循 122687.doc •13- ¥。—般將此等抹除裎式化擔環用於在抹除之前將該等單 —預先式化至—均句程式化的臨界電壓並用於在之後將 。又抹除的s己憶體單元"復原，，至一均勻抹除狀態臨界電 壓應主意，上述程式化操作係出於解說性目的而不應視 為限制性。 在程式化該（等）選定記憶體單元之後，接著執行一驗證 操：以確認資料係成功地程式化。若該(等)程式化的記憶 體單几驗證失敗，則重複該程式化與驗證循環直至成功程 式化4 #料或已通過一選定數目之迭代而認為該程式化操 作已失敗。 ，如上所述，快閃/EEPR0M之共同資料值讀取/偵測技術 精由將一讀取電壓施加至其關聯控制閘極而橫跨該陣列之 一選定記憶庫來選擇並啟動記憶體單元之一列頁（未顯 不）（及其關聯串列中的其他記憶體單A，若藉由__讀取傳 遞電壓之應用將—NAND架構陣列施加至該等串列之未選 擇記憶體單元控制閘極）。以該選定列之記憶體單元的程 式化或抹除的臨界電壓位準（一般對於一單一位準單元， 若程式化則藉由將電荷注入一記憶體單元之浮動閘極或浮 動節點來設定於邏輯"〇"從而升高使該單元導電所要求的 早儿之臨界電壓，或若未程式化則使其係抹除並設定於邏 輯”1”）編碼之位元值藉由從一局部位元線/串列（未顯示）耦 &至一位元線（未顯示）來加以輸出並藉由該等偵測放大器 加以偵測。 先前技術之快閃/EEPROM記憶體中，.該等偵測放大器藉 122687.doc -14- 1343578 由在該等位元線係耦合至該等選定記憶體單元之前首先在 該等位元線上預充電來偵測放置於該等位元線上的位元 偉.。耦合至該位元線之後的每一選定記憶體單元改變該預 充電的位元線電壓（若其允許電流流向其搞合的源極線， 換吕之’其未程式化）或不改變該預充電的位元線電壓（若 其係程式化並且其臨界電壓係如此使得在施加該控制閘極 明取電壓時其不開啟）。類似地讀取多層記憶體單元 (MLC) ’儘管使用不同控制閘極讀取電壓以區分該等不同 可月b程式化臨界電壓狀態。因此，當一記憶體單元的程式 化狀態係邊緣的時，該記憶體單元已受到程式化或讀取干 擾，或該電壓供應中之雜訊位準較高，該等程式化的資料 值之錯誤或誤讀會發生。尤其係具有其緊密間隔的邏輯臨 界視窗之MLC單元。此外，隨著減小現代非揮發性記憶體 裝置與陣列之特徵大小、操作電壓位準及記憶體單元陣列 間距，此等問題由於流過記憶體單元的更小電流、更大陣 列、更長位元線、更小臨界電壓邏輯視窗及記憶體單元干 擾事件的增加之可能性所致而顯著增加。 如上所述’本發明之具體實施例包括使用一電流偵測資 料讀取/驗證程序與偵測放大器來偵測非揮發性記憶體單 "'之各單元的程式化臨界電壓位準/資料的非揮發性記憶 體裝置與陣列。該電流偵測程序使用放置一電流源（例如 拉升電晶體）而將電流獲取至位元線上之一電流偵測程序 來偵測一非揮發性記憶體陣列之記憶體單元。該位元線之 電壓位準係、接著藉由該電流源提供之限制的電流與透過該 122687.doc 15 選疋圮憶體單兀從該位元線匯集至該源極線之電流之間的 轉合之位元線上的電流差動來進行設定，其係取決於其程 式化或抹除狀態之臨界電壓。若抹除該選定記憶體單元， 貝J電流透過該記憶體單元流向該源極線並且該位元線電壓 下降並藉由该偵測放大器而楨測到。若程式化該選定記憶 體單疋，則根據該單元之程式化臨界電壓位準與該記憶體 早元之閘極上所施加的讀取選擇電壓，很少或沒有電流流 過。亥單几，並且該位兀線電壓上升並藉由該偵測放大器而 悄測到。此允許則貞測放大器不必如傳統非揮發性記憶體 資料偵測程序與❹丨放大輯要求的將餘元線預充電至 -已知電壓位準而操作。消除預充電該位元線之需要加速 該讀取/偵測程序並節省功率。 圖3Α、3Β及3C解說使用一電流偵測資料讀取/驗證程序 來偵測非揮發性έ己憶體單元之各單元的程式化臨界電壓位 準/資料的本發明之一具體實施例的典型nand架構記憶體 陣列與串列程式化操作。應注意，圖3A、3BA3C中說明 的N AND 4取“貞測操作係出於解說之目的而不應視為限制 性。應注意’儘f*_NAND架構非揮發性讀取與驗證程 序來說明圖3A、3B及3C中的本發明之具體實施例，可具 有並且受益於本發明的熟習此項技術者將明白其他記憶體 陣列㈣’例如本發明的N〇R架構記憶體陣列與虛擬接地 記憶體陣列具體實施例。 圖3A解說顯示進行讀取續測的陣列之—記憶體單元的 本發明之記憶體300的具體實施例。在圖3八中，已選定進 122687.doc -16 - 1343578 行讀取/偵測的非揮發性記憶體單元302具有一讀取電壓耗 合至其控制閘極3 04並係耗合至一位元線306與一源極線 324。將έ玄陣列之位元線306耦合至一行多工器3〇8，其選 擇要耦合至該偵測放大器3 1 0以進行讀取的位元線3〇6與記 憶體單元302 ^該偵測放大器3 1 0以耦合至該選定位元線 3 06之一調節的拉升電晶體之形式來併入一電流源312並將 電流k供/獲取至該字元線3 〇 6上。若抹除該選定記憶體單 元302，則其將藉由施加至其字元線/控制閘極3〇4之選定 續取電壓而完全或部分開啟而電流將透過該選定記憶體單 元302攸忒耗合的位元線306流向該源極線324，其係柄合 至接地或另一適當的低電壓電位。透過該抹除的記憶體單 元302而來自該位元線306的電流之此汲極將克服由該電流 源3 12提供至泫位元線306之電流並降低該位元線3〇6上的 電壓電位。若選定進行讀取的記憶體單元3〇2係程式化或 另外具有一足夠高的臨界電壓使得藉由施加至其字元線/ 控制閘極304的選定讀取電壓而不開啟或僅微小的開啟該 選定記憶體單元302，則電流將不透過該選定記憶體單元 302從該耦合的位元線3〇6流向該源極線324。此允許該電 流源3 12升咼該位元線之電壓電位a 接著藉由使其控制閘極耦合至該位元線3〇6之一偵測電 3曰體3 1 8來偵測該位元線之升高的或降低的電壓電位。將 該偵測電晶體3U耦合至一資料鎖存器32〇,其係藉由兩個 回授輕合的反相器形成於該偵測放大器31〇中…般該資 料鎖存器3 2 0係重置以輪出一 p知灿^, ™ 巳知狀恕（例如邏輯"〇")或在 122687.doc -17· 1343578 3玄記憶體偵測一選定記憶體單元3〇2之前接地於其輸出322 上。遠偵測電晶體3 1 8較佳的係一長通道電晶體以允許對 位元線電壓之改變的更大的輸出變更與敏感度。圖3a中之 偵測電晶體3 1 8係一長通道NFET電晶體，其中若該位元線 電壓係南（該選定記憶體單元3 〇2係程式化）’則其藉由將該 資料鎖存器320之輸入側耦合至接地使得其在該偵測放大 器310之輸出322上表達一高電壓/邏輯"丨，，來設定該資料鎖 存器320。若該位元線電壓係低，則該偵測電晶體318不開 啟並使5玄資料鎖存器3 2 0處於一重置狀態，從而在該輸出 322上輸出一低電壓/邏輯"〇"。應注意，可具有並且受益於 本揭示内容的熟習此項技術者將明白其他偵測電晶體3 1 8/ 資料鎖存器320電路’例如耦合至Vcc之一 PFET電晶體與 由交又耦合的NAND閘極形成之一鎖存器。 如上所述，圖3A之具體實施例中的電流源312係—調節 的PFET拉升電晶體3 12，其從該上功率軌/Vcc 3 14獲取電 流並藉由施加至其控制閘極316使其將一已知電流獲取至 該位元線306上之一控制電壓Vcurr來調節其電流獲取能 力。應注意’對於一 PFET電晶體3 12，隨著將該位元線 306之電壓帶至施加至其控制閘極的控制電壓Vcurr之電壓 位準以下，該PFET電晶體3 12切斷並停止流動之電流，從 而允許该位元線306電壓電位藉由流過該耦合的記憶體單 元3 02之電流快速降低並減低該偵測電路之整體功率消 耗。應注意’可具有並且受益於本揭示内容的熟習此項技 術者將明白其他電流源，包括但不限於NFET電晶體、電 122687.doc • 18- 1343578 流鏡、-極體#合電晶體及拉升電阻器。應進—步注意， 在-具體實施例中，反轉電流使得電流源316從該位元線 306匯集電流。 本發明之電流偵測具體實施例允許該讀取/偵測循環之 預充電階段係減低或消除’從而允許更快的讀取循環。此 外，電流偵；則對雜訊與電源峰值更具有抵抗能力並還允許 對干擾條件與緊密間隔的臨界電壓位準/邏輯視窗之減小 的敏感度。 圖3B解說本發明之記憶體330之另一具體實施例，其在 成功瀆取該記憶體單元3〇2之後，切斷來自該電流源3 12之 電流以便減低功率消耗。在圖3B中，已選定進行讀取/偵 測的非揮發性記憶體單元302具有一讀取電壓耦合至其控 制閘極304，並係耦合至一位元線3〇6與一源極線324。將 該陣列之選定位元線3〇6耦合至該偵測放大器以透過該行 多工器3 0 8進行讀取。該偵測放大器3 1 〇以耦合至該選定位 元線306之一調節的拉升電晶體之形式來併入一電流源 312 ’並將電流提供/獲取至該字元線3〇6上。若抹除該選 定記憶體單元302，則其將藉由施加至其字元線/控制閘極 3 04之選定讀取電壓而開啟而電流將透過該選定記憶體單 元302從該耦合的位元線306流向該源極線324。若選定進 行讀取的記憶體單元302係程式化或另外具有一足夠高的 臨界電壓使得藉由施加至其字元線/控制閘極3〇4的選定讀 取電壓而不開啟或僅微小的開啟該選定記憶體單元302， 則電流將不透過該選定記憶體單元302從該耦合的位元線 122687.doc •19· 1343578 306流向該源極線324。此允許該電流源3 a升高該位元線 之電壓電位。接著，藉由其控制閘極耦合至該位元線306 並且D亥值係耗合至该資料鎖存器3 2 〇與該偵測放大器3 1 〇之 輸出322的偵測電晶體3 18來偵測該位元線之升高或降低的 電壓電位。此外，在圖3B之偵測放大器310中，將一電流 絕緣電晶體334放置於該輸入位元線3〇6與該電流源3 12之 間。該電流絕緣電晶體334具有其控制閘極332耦合至該偵 測放大器3 1 0之輸出322，使得一旦將一邏輯"丨"資料值鎖 存至該資料鎖存器320(即該電流源312在已係耦合至一程 式化的記憶體單元302之後已升高該位元線3〇6之電壓電 位），便藉由該絕緣電晶體334將該耦合的位元線3〇6與該 電流源312絕緣，從而防止另外的電流並減低功率使用。 圖3C解說使用一串聯放大器的本發明之記憶體34〇的另 —具體實施例。在圖3C中’已選定進行讀取/谓測的非揮 發性記憶體單元302具有一讀取電壓耦合至其控制閘極3〇4 並係耦合至一位元線306與一源極線324。將該陣列之選定 位元線306耦合至該偵測放大器以透過該行多工器3〇8進行 讀取。該偵測放大器310以耦合至該選定位元線3〇6之一調 郎的拉升電晶體之形式來併入一電流源3 12，並將電流提 供/獲取至該字元線306上。若抹除該選定記憶體單元 3〇2，則其將藉由施加至其字元線/控制閘極3〇4之選定讀 取電壓而開啟而電流將透過該選定記憶體單元3〇2從該耦 合的位元線306流向該源極線324。若選定進行讀取的記憶 體單元302係程式化或另外具有一足夠高的臨界電壓使得 122687.doc 1343578 藉由施加至其字元線/控制閘極3 〇4的選定讀取電壓而不開 啟或僅微小的開啟該選定記憶體單元3〇2，則電流將不透 過該選定記憶體單元302從該耦合的位元線306流向該源極 線324。此允許該電流源3 1 2升高該位元線之電壓電位。接 著’藉由其控制閘極耦合至該位元線3〇6並且該值係耦合 至这資料鎖存器320與該偵測放大器3 1 〇之輸出322的偵測 電晶體3 1 8來偵測該位元線之升高或降低的電壓電位。 此外’在圖3 C之偵測放大器3 1 0中（類似於圖3 B )，將一 電晶體342放置於該輸入位元線306與該電流源312之間。 然而’電晶體342使其控制閘極耦合至一控制電壓 (Vl)344 ’而非該偵測放大器310之輸出322。此允許該電 晶體342結合該偵測電晶體3 18作為一串聯放大器而操作， 使得若該記憶體單元係程式化（無電流）且VI少於電晶體 342之源極處的電壓（該偵測電晶體318/電流源312處的電 壓）’則電晶體342中斷。此將該位元線與該偵測放大器 310絕緣’並允許藉由該電流源312於該偵測電晶體318快 速拉升該電壓電位。應注意，類似於該偵測電晶體3 1 8， 電晶體342亦較佳的係一長通道電晶體。應進一步注意， 電晶體342還可以係用於該多工器308並在形成該串聯放大 器之部分中用作一雙重目的之電晶體。 在本發明之一具體實施例中，將一長通道電晶體（一 FET 電晶體’其具有比使用的半導體製程之共同通道長度與特 徵大小更長的通道並因此具有更加線性的傳輸功能並因而 針對一給定控制閘極電壓更具電阻性質與更低的飽和電 122687.doc 21 1343578

流）或具有更尚内部電阻之—電流源用作圖3 A至3 c之電流 源3 12以允許藉由具有更低的飽和電流對流過該選定非揮 發性s己憶體單元之電流的更高敏感度。在另一具體實施例 中，圖3A至3C之偵測電晶體318係一長通道電晶體以允許 透過具有一更高電阻性質對位元線電壓的更大敏感度。在 另一具體實施例中，基於在該等記憶體單元中偵測之臨界 電壓群組來將字元線電壓位準（Vw丨）與電流源控制電壓 (VcUrr)設定為特定位準。在另一具體實施例中’將該字元 線電壓位準（Vwl)保持於一選定位準並改變該電流源控制 電壓（Vcurr)以偵測不同單元電流/臨界電壓位準。 在本發明之另一具體實施例中，該電流偵測藉由允許容 易地使用與偵測負電壓Vt來允許針對多層單元快閃記憶體 之改良臨界電壓（Vt)重新分配。W吏得該程式化緣除的單 元之最高Vt更小’⑼而改良資料保留並減低程式化電壓與 記憶體單元干擾的可能性。

應注意，圖3A至3C之讀取/伯測操作與電壓位準係出於 解說之目的而不應視為限制性。 圖4係範例性記憶體模組4〇〇之解說。將記憶體模組4〇〇 解說為記憶卡’儘管參考記憶體模組4〇〇說明之概念適用 於其他類型之可移除或可攜式記憶體(例如USB快閃驅動 器）並處於本文所使用的"記憶體模組"之範疇内。此外，儘 管圖4中描述-範例性形狀因數，此等概念亦適用於其他 形狀因數。 在某些具體實施例中 記憶體模組400將包括一外罩 I22687.doc -22- 1343578 4〇5(如所述）來封閉—或多個記憶體裝置41〇，儘管此一外 罩並非所有裝置或裝置應用所必需。至少—記憶體裝置 410係一非揮發性記憶體，其包括本發明之方法的電路或 係調適成用以執行本發明之方法的元件。在存在之處，該 外罩405包括一或多個接點用於與一主機裝置進行通信。 主機裝置之範例包括數位相機、數位記錄與播放裝置、 PDA、個人電腦、s己憶卡讀卡器、介面集線器及類似者。 對於某些具體實施例，該等接點415係標準化介面之形 式。例如，對於一 USB快閃驅動器，該等接點415可能係 USB A型公連接器之形式。對於某些具體實施例，該等接 點415係半專用介面之形式，例如可以在SanDisk

Corporation 許可之 CompactFlashTM 記憶卡上、s〇ny Corporation 許可之 Memory StickTM 記憶卡、T〇shiba Corporation許可之SD Secure Digital™記憶卡及類似者上 找到。然而，一般而言，接點415為在該記憶體模組4〇〇與 具有該等接點41 5之相容受體的主機之間傳遞控制、位址 及/或資料信號提供一介面。 4 6己憶體模組4 0 0可以視需要地包括額外電路4 2 〇，其可 以係一或多個積體電路及/或離散組件。對於某些具體實 施例，該額外電路420可以包括一記憶體控制器，其用於 控制橫跨多個記憶體裝置410之存取及/或用於提供一外部 主機與一記憶體裝置410之間的轉譯層。例如，在接點415 之數目與一或多個記憶體裝置4 1 0之I/O連接之數目之間可 以不存在一對一的對應關係。因而，一記憶體控制器可以 122687.doc 1343578 選擇性地耦合一記憶體裝置4 10之一 1/〇連接（圖4中未顯示） 以於適當I/O連接並於適當時間接收適當信號或於適當接 點415並於適當時間提供適當信號。同樣，一主機與該記 憶體模組400之間的通信協定可以不同於一記憶體裝置41〇 之存取所要求的通信協定。因此，一記憶體控制器可以將 由一主機接收的命令序列轉譯成適當的命令序列以實現對 該記憶體裝置410之所需存取。除命令序列以外，此類轉 譯還可以進一步包括改變信號電壓位準。 該額外電路420可以進一步包括與一記憶體裝置41〇無關 的功能性，例如可能藉由一 ASIC(應用特定積體電路）執行 之邏輯功能。而且’該額外電路42G可以包括限制對該記 憶體模組400之讀取或寫入存取的電路，例如密碼保護、 生物統计或類似者。該額外電路42〇可以包括電路來指示 該記憶體模組400之狀態。例如，該額外電路42〇可以包括 功能性來決定是否將功率供應至該記憶體模組4〇〇與當前 是否在存取該記憶體模組4〇〇及來顯示其狀態之指示，例 如當供電時指示連續光而當在進行存取時指示閃光。該額 外電路42G可以進—步包括被動《置，例如解搞電容器， 其幫助調節該記憶體模組4〇〇内的功率要求。 應注意，可具有並且受益於此揭示内容的熟習此項技術 者將明白本發明之非揮發性記憶體裝置與陣列具體實施例 的其他電㈣測讀取/驗證操作、㈣放大器、非揮發性 記憶體陣列架構及電壓位準。 結論 122687.doc -24· 1343578 本發明說明一種電流偵測資料讀取/驗證程序與偵測放 大器’其使用放置—電流源(例如拉升電晶體)以將電流獲 取至該位元線上之一電流偵測程序來偵測一非揮發性記憶 體陣列之記憶體單元。該位元線之電壓位準係接著藉由該 傾測放大n中的電流源提供《電流與透過該選定記憶體單 /〇從該位70線匯集至該源極線之電流之間的耗合之位元線 上的電流差動來進行設定，其係取決於其程式化或抹除的 狀態之臨界電壓。若抹除該選定記憶體單元，則電流透過 該記憶體單元流向該源極線並且該位元線電壓下降並藉由 該伯測放大器而憤測到。若程式化該選定記憶體單元，則 根據該單元之程式化臨#電壓位準與肖記憶體單元之問極 上所施加的讀取選擇電壓，很少或沒有電流流過該單元， 並且S玄位TL線電壓上升並藉由該偵測放大器而偵測到。此 允許該偵測放大器不必如一傳統偵測放大器的預充電該位 元線而操作。在一具體實施例中，在已偵測一資料值之後 關閉該偵測放大器電流源以減低功率消耗。在另_具體實 施例中，將一電晶體與該位元線成直線串聯耦合而形成一 串聯放大器。 儘管本文已解說並說明特定具體實施例，熟習此項技術 者將明白可以針對所示特定具體實施例來替代計算用以實 現相同目的的任何配置。熟習此項技術者將會明白本發明 之許多調適。因此，此申請案旨在涵蓋本發明之任何調適 或變更。需要明確本發明僅藉由以下申請專利範圍及其等 效物加以限制。 122687.doc -25- 1343578 【圖式簡單說明】 圓1係依據本發明之一具體實施例的包含一非揮發性記 憶體裝置之系統的簡化方塊圖。 圖2係依據本發明之一具體實施例的NAND架構快閃記憶 體陣列的簡化方塊圖。 圖3A至3C顯示依據本發明之具體實施例的電流偵測與 偵測放大器的詳細圖式。 圖4係依據本發明之一具體實施例的—記憶體模組之簡 化方塊圖。 【主要元件符號說明】 100 非揮發性記憶體裝置 102 主機/處理裝置 104 介面I/O緩衝器 106 控制介面 108 位址/資料介面 110 控制狀態機/控制電路 112 非揮發性記憶體陣列 114 RAM控制暫存器與抹除區塊 存器/RAM控制暫存器與表格 116 記憶庫或段 120 列解碼電路 122 偵測放大器 124 行解碼電路 126 資料緩衝器 122687.doc -26- 1343578 128 200 202 204 206 208 210 _ 212 214 220 222 300 302 304 306

308 310 3 12 314 3 16 3 18 320 322 系統 NAND架構浮動節點或截獲層記憶體 陣列

浮動閘極/節點記憶體單元FET 閘極 字元線 選擇閘極源極{SG(S)} 閘極汲極{SG(D)} 位元線 源極線 NAND記憶體串列 基板連接 記憶體 非揮發性記憶體單元 控制閘極 位元線 行多工器 偵測放大器 電流源/PFET拉升電晶體 上功率軌/ Vcc 控制閘極 偵測電晶體 資料鎖存器 輸出 122687.doc -27- 1343578 324 源極線 330 記憶體 332 控制閘極 334 電流絕緣電晶體 340 記憶體 342 電晶體 344 控制電壓 400 記憶體模組 405 外罩 410 記憶體裝置 415 接點 420 額外電路 I22687.doc - 28 -

Claims (1)

1343578 、日修正太 ·. 第096125704號專利申請案 _文申請專利範圍替換本(99年12月） ' 十、申請專利範圍： 1. 一種偵測一非揮發性記憶體單元之一臨界電壓的方法， 其包含： 將-讀取電壓放置於-選定非揮發性記憶體單元之— 控制閘極上； 將該選定非揮發性記憶體單元搞合至一源極線與一位 元線； 當該讀取電壓係放置於該選定非揮發性記憶體單元之 該控制間極上時，將一電流由一電流源提供給耦合至該 選定非揮發性記憶體單元之該位元線’其中如果回應該 讀取電壓而不啟動該選定非揮發性記憶體單元，則選定 來自該電流源之該電流足以充電該位元線，且如果回應 該讀取電壓而啟動該選定非揮發性記憶體單元，則不^ 以充電該位元線；以及 1貞測該位元線之電壓位準以決定該選定非揮發性記憶 體單元之臨界電壓位準。 一 2.如請求項丨之方法’其中將一電流從一電流源提供給麵 合至該選定非揮發性記憶體單元之該位元線進—步包含 將-電流從一電流限制電流源提供給耦合至該選定非： 發性s己憶體單元之該位元線。 3·如請求項1之方法’其中將-電流從-電流源提供給轉 合至该選定非揮發性記憶體單元之該位元線進一步包入 將一電流從具有-高内部電阻之—電流源提供給耗人: 該選定非揮發性記憶體單元之該位元線。 122687-991210.doc 4.如叫求項丨之方法，其中將一電流從—電流源提供給耦 合至該選定非揮發性記憶體單元之該位元線進一步包含 將％流從藉由一内部裝置之一飽和電流限制的—電流 源提供給耦合至該選定非揮發性記憶體單元之該位2 線。 5'如清求項1之方法，其中偵測該位元線之該電壓位準以 決定該選定非揮發性記憶體單元之該臨界電壓位準進— 步包含藉由隨著該位元線之該電壓位準增加而限制從該 位元線之一第一部分流向該選定非揮發性記憶體單元的 電流而放大該位元線之一電壓位準改變來偵測該位元線 之該電壓位準。 6. 如請求項5之方法，其中隨著該位元線之該電壓位準增 加而限制從該位元線之一第一部分流向該選定非揮發性 。己隐體單元的電流來放大該位元線之一電壓位準改變進 一步包含隨著該電壓位準增加將耦合至該選定非揮發性 記憶體單元的該位元線之-第二部分與該電流源絕緣。 7. 如請求項丨之方法，其中該選定非揮發性記憶體單元處 於一 NAND記憶體單元串列中。 8·如請求項丨之方法，其進一步包含在將該選定非揮發性 圮憶體單元耦合至該位元線之前將該位元線預充電至一 選定電壓位準。 9. 一種偵測一非揮發性NAND架構記憶體串列之一記憶體 單元中的一資料值的方法，其包含： 將—讀取電壓施加至耦合至選擇用於讀取的該nand 122687-9912l0.doc 1343578 条構圮憶體串列之一選定非揮發性記憶體單元的一選定 字元線； 將一傳遞電壓施加至一或多個未選定字元線與該非揮 發性NAND架構記憶體申列之耦合的非揮發性記憶體單 元； 至一源極線 將s亥非揮發性NAND架構記憶體串列耗合 與一位元線；

當該讀取電壓係施加於該選定字線上時，將來自一電 流限制電流源之電流獲取至該位元線上，其中如果回應 把加至讜選疋子線之該讀取電壓而不啟動該選定非揮發 性記憶體單元，則選定來自該電流限制電流源之該電流 足以充電該位元線，且如果回應施加至該選定字線之該 讀取電壓而啟動該選定非揮發性記憶體單元，則不足以 充電該位元線；以及 偵測該位元線之電壓以決定儲存於該非揮發性nand

架構記憶體串列之該選定非揮發性記憶體單元中的該資 料值。 10·如請求項9之方法，其中偵測該位元線之該電壓以決定 儲存於該非揮發性NAND架構記憶體串列之該選定非揮 發性記憶體單元中的該資料值進一步包含藉由隨著該位 元線之該電壓增加而限制流向該非揮發性NAND架構記 憶體串列的電流來放大該位元線之一電壓改變來偵測該 位元線之該電壓。 U·如請求項10之方法，其中藉由隨著該位元線之該電壓增 122687-991210.d. 1343578 加而限制流向該非揮發性NAND架構記憶體串列的電流 來放大該位元線之一電壓改變進一步包含藉由隨著該電 壓增加而將該位元線與該電流源絕緣來放大一電壓改 變。 12. 一種操作偵測放大器之方法，其包含： 將來自一電流限制電流源之電流獲取至一耦合的位元 線上’其中如果不啟動耗合至該位元線之一選定非揮發 性記憶體單元，則選定來自該電流限制電流源之該電流 足以充電該位元線，且如果啟動耦合至該位元線之該選 定非揮發性記憶體單元，則不足以充電該位元線；以及 偵測該位元線之該電壓電位以決定儲存於耦合至該位 元線之該選定非揮發性記憶體單元中的一資料值。 13. 如請求項12之方法，其中將來自一電流限制電流源之電 机U取至一柄合的位元線上進一步包含從具有一高内部 电阻與—限制的飽和電流之一者的一電流限制電流源獲 取電流。 14. 士 β求項12之方法’其中偵測該位元線之該電壓電位以 決疋儲存於耦合至該位元線之一非揮發性記憶體單元中 的°玄^料值進一步包含藉由隨著該内部節點之該電壓電 位增加而限制電流從該内部節點流向該位元線來放大柄 合至该電流限制電流源與該位元線兩者的該偵測放大器 之一内部電路節點的電壓電位之一改變。 15. 如叫求項12之方法’其中該電流限制電流源從該位元線 匯集一電流。 122687-991210.doc 16. 16. 17. 18. 19. 20. 21. 一種偵測放大器，其包含： 一電流限制電流源，其中該電流限制電流源係耦合至 該偵測放大器之一位元線連接； 價测電晶體’其具有耗合至該位元線連接之一控制 閘極與耗合至一接地之一第一源極/沒極區域；以及 一資料鎖存器，其係耦合至該偵測電晶體之一第二源 極/汲極區域。 如請求項1 6之偵測放大器，其中該電流限制電流源係具 有一高内部電阻與一有限飽和電流之一者的一電流限制 電流源。 如請求項16之偵測放大器，其中該電流限制電流源係一 PFET電晶體、一 NFET電晶體、一長通道PFET電晶體、 —長通道NFET電晶體、一二極體耦合電晶體、一電阻器 及一電流鏡之一者。 如請求項16之偵測放大器，其中該偵測電晶體係一長通 道電晶體，其中該長通道電晶體具有大於一半導體製程 之一傳統電晶體的一通道長度之一倍半的通道長度。 如請求項16之偵測放大器，其中將該偵測放大器之該第 一源極/汲極區域耦合至一功率轨。 如請求項1 6之偵測放大器，其進一步包含柄合於該位元 線連接與藉由該電流限制電流源與該偵測電晶體之該控 制閘極形成之一節點之間的一絕緣電晶體’其中該絕緣 電晶體係調適成用以在由該位元線連接偵測一資料值之 後將該位元線連接與該節點絕緣。 ]22687-9912 ] 0.doc —1343578 22. 23. 24. 25. 如請求項1 6之偵測放大器，其進一步包含耦合於該位元 線連接與藉由該電流限制電流源與該偵測電晶體之該控 制閘極形成之一節點之間的一第一電晶體’其中該第— 電晶體之一控制閘極係耦合至一第一電壓。 如請求項22之偵測放大器，其中該第一電晶體係一長通 道NFET電晶體’其中該長通道電晶體具有大於一半導體 製程之一平均特徵大小的電晶體的該通道長度之一倍半 的一通道長度。 一種非揮發性記憶體裝置，其包含： · 一非揮發性記憶體陣列，其具有複數個非揮發性記憶 體單元，其中每一非揮發性記憶體單元具有耦合至一字 元線之一控制閘極、可選擇性地耦合至一位元線與一源 極線的第一與第二源極/汲極區域；以及 複數個偵測放大器，其中該複數個偵測放大器之各偵 測放大器係選擇性地耦合至一或多個關聯位元線並包 含， 一電流限制電流源，其中該電流限制電流源係調適成 · 用以將電流獲取至耗合至該伯測放大器之一冑定位元線 上， 一偵測電晶體，其具有耦合至該選定關聯位元線之一 控制問極與耦合至一接地之—源極區域；以及 -貢料鎖存器，其係耦合至該偵測電晶體之—汲極區 域。 如凊求項24之非揮發性記憶體裝置，其中每—偵測放大 122687-991210.doc • 6 - 1343578 器之該偵測電晶體係一長通道電晶體，其中該長通道電 晶體具有Λ於一|導链製程之一傳统^電晶體的該通道長 度之一倍半的一通道長度。 26.如請求項24之非揮發性記憶體裝置，其進一步包含耦合 於該選定關聯位元線與藉由該電流限制電流源與該偵測 電晶體之該控制閘極形成之—節點之間的一第一電晶 體，其中該第-電晶體之-控制閘極係耗合至〆第一電 壓。 籲 27· 一種非揮發性NAND架構記憶體裝置，其包含： 一 NAND架構非揮發性記憶體陣列，其具有複數個記 憶體區塊； 一偵測放大器電路，其係耦合至該陣列；以及 -控制電路，其中該控制電路係'調適成用以藉由以下 步驟讀取該非揮發性記憶體陣列之―選定記憶體區塊中 的記憶體單元， • 肖一讀取電壓施加至辑合至選擇用於讀取的-NAND 架構記憶體举列之-選定非揮發性記憶體單㈣一選定 字元線， 將-傳遞電壓施加至一或多個未選定字元線與該非揮 發性NAND架構記憶體串列之耦合的非揮發性記憶體單 元， 將該非揮發性論0架構記憶體串列耗合至—源極線 與一位元線， 將該偵測放大器電路耦合至該位元線， 122687-991210.doc 1343578 當該讀取電壓施加至該選定字線時，將來自一電流限 制電流源之電流獲取至該位元線上， 再甲如果回應施加 至該選定字線之該讀取電壓而不啟動該選定非揮發性記 憶體單s，則敎來自該電流限制電流源之該電流足以 充電該位元線，且如果回應施加至該選定字線之該讀取 電壓而啟動該選定非揮發性記憶體單元，則不足以充電 該位元線，以及 偵測該位元線之該電壓以決定儲存於該非揮發性 NAND架構記憶體串列之該選定非揮發性記憶體單元中 · 的該資料值。 28. —種記憶體系統，其包含： 一主機，其係耦合至一非揮發性記憶體裝置，該非揮 發性記憶體裝置包含， 一非揮發性記憶體陣列，其具有複數個非揮發性記憶 體單元’其中母一非揮發性記憶體單元具有麵合至一字 元線之一控制閘極、可選擇性地耦合至一位元線與一源 極線的第一與第二源極/汲極區域；以及 籲 複數個偵測放大器，其中該複數個偵測放大器之各偵 測放大器係選擇性地耦合至一或多個位元線並包含， 一電流限制電流源’其中該電流限制電流源係調適成 用以將電流獲取至耦合至該偵測放大器之一選定位元線 上， 一偵測電晶體’其具有耦合至該選定位元線之一控制 閘極與搞合至一接地之一源極區域，以及 122687-9912IO.doc 資料鎖存器，其係耦合至該偵測電晶體之一汲極區 域。 月束員28之系統，其中該主機係一處理器與一記憶體 控制器之一者。 30·—種記憶體模組，其包含： 複數個接點；以及 一或多個記憶體裝置，各具有選擇性地耦合至該複數 個接點之存取線； 其中5玄§己憶體裝置之至少一者包含： 一 NAND架構非揮發性記憶體陣列，其具有複數個記 憶體區塊， 其中該記憶體模組係調適成用以藉由以下步驟讀取該 非揮發性s己憶體陣列之一選定區塊中的記憶體單元， 將一讀取電壓施加至耦合至選擇用於讀取的一 NAND 架構圮憶體串列之一選定非揮發性記憶體單元的—選定 字元線； 將一傳遞電壓施加至一或多個未選定字元線與該非揮 發性NAND架構記憶體串列之耦合的非揮發性記憶體單 元， u 將該非揮發性NAND架構記憶體串列耦合至一源極線 與一位元線， 當該讀取電壓施加至該選定字線時，將來自—電流限 制電流源之電流獲取至該位元線上，其中如果回應施加 至該選定子線之该讀取電壓而不啟動該選定非揮發性*己 I226S7-991210.doc T343578 憶體單元，則選定來自該電流限制電流源之該電流足以 充電該位元線’且如果回應施加至該選定字線之該讀取 電>1而啟動δ亥選疋非揮發性記憶體單元，則不足以充電 該位元線，；以及 偵測该位兀線之該電壓以決定儲存於該非揮發性 NAND架構記憶體串列之該選定非揮發性記憶體單元中 的該資料值。 3】.如請求項30之記憶體模組，其進一步包含耦合至該一或 多個記憶體裝置之一記憶體控制器’其用於回應該主機 系統控制每一記憶體裝置之操作。 122687-991210.doc -10-