TWI342593B - Semiconductor device and manufacturing method thereof - Google Patents

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Description

1342593 九、發明說明： 【發明所屬之技術領域】 本發明係關於諸如絕緣閘場效電晶體之半導體裝置及其 製造方法。 w 【先前技術】 夕起大型積體電路係支樓未來高度資訊導向之社會之基 本技術中之一者。為達成高功能積體電路，有必要獲得高 效能半導體裝置，諸如金屬氧化物半導體場效電晶體 (MOSFET > Metal-Oxide-Semiconductor Field Effect TranS1St〇r)、互補 MOSFET(CMOSFET，Complementary MOSFET)等等’其為積體電路之元件。 根據成比例減小規則，已基本實現高效能半導體元件。 然而，近年來，由於對物理性質之各種限制，難以自超細 元件達成高效能。
舉例而言，對於使用矽之閘電極，已指出以下問題：隨 兀件操作速度提高而引出閘極寄生電阻 '由絕緣薄膜介面 處載子耗盡造成的有效絕緣薄膜電容降低、由附加雜質滲 透至通道區中造成的臨限電壓變化，及其他問題。為解決 此等問題，已提議金屬閘極材料。 ' 作為金屬閘電極形成技術中之一者，存在一全部閘電極 可藉以使用Ni或Co矽化之全矽化物（FUSI)閘電極技術。 金屬閘電極根據導電類型而需要不同功函數，以便在一 最佳臨限電壓下執行裝置操作。 閘極絕緣薄 此係由於MOS電晶體之臨限電壓隨閘電極與 121162.doc 1342593 膜之間的介面處閘電極之功函數（〇eff :有效功函數）的變 化而調變。 舉例而言’對於使用矽化鎳（NiSix)之金屬閘電極，功函 數隨組合物比率X升高而降低。因此，該金屬閘電極適用 於N通道MOS電晶體。 另一方面，該功函數隨組合物比率X降低而升高。因 此，該金屬閘電極適用於P通道MOS電晶體。
因此’當製造CMOS電晶體時’有必要對於N通道M〇s 電晶體及P通道MOS電晶體分別形成具有不同組合物比率X 之 NiSix。 另外，NiSix之導電率視組合物比率χ而不同。因此’閘 極電阻視閘電極中所使用的NiSix之組合物比率χ而增大。 作為對比，^4-200542955 1揭示一以如下方式製備之 半導體裝置。對於N通道MOS電晶體及卩通道M〇s電晶體 使用具有相同組合物之NiSix，1添加N型雜質^通道
Μ O S電晶體之N i S i x中，且亦、禾六p荆祕w 且邳添加P型雜質至P通道MOS電 晶體之NiSix中。 作為此之結*，對於N通道M0S電晶體及？通道_電 晶體分別形成具有不同功函數之矽化鎳閘電極。 rrn 询不於 JP，A-200S 中之半導體裝 加尚濃度（1 Ε20原子/平方公分或更大）雜質 另外，若使用介電常數高於氧化矽薄 閉極絕緣薄膜時，即便添加雜質，亦不 之效應。 膜之絕緣薄膜用於 可獲得調整功函數 I21162.doc 1342593 【發明内容】 根據本發明之一第一態樣，提供一半導體裝置’其包 括：一形成於一半導體基板之一表面區中之p型半導體 層；一形成於該P型半導體層上之第一閘極絕緣薄膜；— 第一閘電極，其包括一形成於該第一閘極絕緣薄膜上且含 有具有一第一鎳/矽組合物比率之矽化鎳作為一主要组份 之第一矽化物薄膜、一形成於該第一石夕化物薄膜上之導電 薄膜，及一形成於該導電薄膜上且含有具有一大於該第— 組合物比率之第一鎳/石夕組合物比率之石夕化錄作為一主要 組份之第二石夕化物薄膜；及一第一源極區及一第一汲極 區’其形成於該P型半導體層十，以在一閘極長度方向上 插入該第一閘電極下方之一區域。 根據本發明之一第二態樣’提供—半導體裝置，其包 括：一 N通道絕緣閘場效電晶體，其包括：一形成於一半 導體基板之一表面區中之P型半導體層；一形成於該p型半 導體層上之第一閘極絕緣薄膜；一第一閘電極，其包括一 形成於該第一閘極絕緣薄臈上且含有具有一第—鎳/矽組 合物比率之矽化鎳作為一主要組份之第一矽化物薄膜、— 形成於該第一矽化物薄膜上之導電薄膜，及一形成於該導 電薄膜上且含有具有一大於該第一組合物比率之第二鎳/ 矽組合物比率之矽化鎳作為一主要組份之第二矽化物薄 膜；及-第-源極區及一第及極區，其形成於該p型半 導體層中’以在一閘極長度方向上插入該第一閘電極下方 之-區域；及-P通道絕緣問場效電晶體，其包括：_㈣ 12D62.doc -9- 半導體㉟，其經形&而與該半導體基板之該表面區中之該 p型半導體層隔離；—形成於該N型半導體層上之第二閘極 ”、邑緣涛膜’ -第二閘電極’其形成於該第二閘極絕緣薄膜 上且包括-含有大致具有該第二組合物比率之矽化錄作為 -主要組份之第三矽化物薄膜；及一第二源極區及一第二 沒極區’其形成於該N型半導體層中，以在_閘極長度方 向上插入該第二閘電極下方之一區域。 根據本發明之一第三態樣，提供一製造一半導體裝置之 方法’其包含：在一半導體基板之一表面區中形成彼此隔 離之-P型半導體層及一N型半導體層；形成—第一閉電 極：其包括-第—矽薄膜、一金屬薄膜及一第二矽薄膜， 忒等薄膜依此次序堆疊於一形成於該p型半導體層上之第 :閘極絕緣薄膜上’且形成一第二閉電極，其包括一位於 -形成於該N型半導體層上之第二閉極絕緣薄膜上之第三 碎薄膜；在該P型半導體層中形成一第-源極區及一第一 ° 以在閘極長度方向上插入該第一閘電極下方之 一品或1在。亥N型半導體層中形成_第二源極區及一第 二：極區，以在一問極長度方向上插入該第二閘電極下方 =區域；及在該第二碎薄膜及該第与薄膜上形成一錄 賴’且接著執行一熱處理以將該第—閘電極轉換為-經 轉換之第-閘電極’該經轉換之第—閘電極包括—具有一 第錄/石夕組合物比率之第—石夕化物薄膜、一導電薄膜及 一具有—大於該第'组合物比率之第二物組合物比率 之第二秒化物薄膜，且將該第二閉電極轉換為一經轉換之 l2H62.doc 10· 1342593 第二閘電極’該經轉換之第二閘電極包括一大致具有該第 一組合物比率之第三矽化物薄膜。 【貫施方式】 將參考附圖描述本發明之實施例。 圖1為展示根據本發明之一實施例之半導體裝置之橫截 面圖且圖2至13各為展示該半導體裝置之製造步驟之樺 截面圖。 在此實施例中，一具有一 N通道M0S電晶體及_ p通道
MOS電晶體之CM0S電晶體將作為該半導體裝置之實例加 以解釋。 D 如圖1中所示，此實施例之一半導體裝置1〇包括：—p型 井區（P型半導體層）13及一 N型井區（N型半導體層）14，其 形成於一諸如一 p型矽基板u之半導體基板中且由—淺槽 隔離（STI，Shallow Trench Is〇lati〇n)i2 絕緣且隔離；—藉 由該P型井區13形成之NMOS電晶體15，及一藉由該^^型= 區14形成之PMOS電晶體16。 NMOS電晶體1 5包括：一諸如氧化矽薄膜之第一閘極絕 緣4膜1 7 ’ 一第一閘電極1 8 ;以及一第一源極區1 9及一第 一沒極區20 ’其形成於該P型井區丨3中以在閘極長度方向 上插入該第一閘電極18下方之一區域。該第—閘電極μ包 括：一第一矽化物薄膜18a，其含有NiSi2作為主要組份且 具有一例如為5 nm之薄膜厚度；一導電薄膜丨8b，其包括 矽化鈦（TiSh)或矽化鈦與鈦（Ti)之混合物且具有一例如為$ nm之薄膜厚度；及一第二矽化物薄膜18c，其含有丨作 121162.doc 1342593 為主要組份且具有-例如為70 nm之薄膜厚度，該等薄膜 依此次序形成於該第一閘極絕緣薄膜”上。在此實施例 中，，，主要組份，，表示在X射線繞射方法、xps(·線光電 光譜法）等分析中所觀察到的主峰處所指示之材料。
PM〇S電晶體16包括：―第二閘極絕緣薄膜21，並且有 與該第-閘極絕緣薄膜】7相同之材料及薄膜厚度；—第二 閘電極22 ’其具有一在該第二閘極絕緣薄膜2ι上之第三矽 化物薄膜22a，薄膜22a含有NiSi作為主要組份且具有例如 為乃咖之薄膜厚度；以及—第二源極區23及一第二沒極 區24，其形成於該N型井區14中以在問極長度方向上插入 έ亥弟·一閘電極22下方之一區域。 第閘電極1 8及第二閘電極22之兩側各覆蓋有側壁薄骐 2 5 ’諸如氧化矽薄膜。
用於建立與導線（未圖示）之接觸之矽化物薄膜26(諸如矽 化鎳）分別形成於第一源極區19、第一汲極區2〇、第二源 極區23及第二汲極區24上。 NMOS電晶體15及！^〇3電晶體〗6覆蓋有一保護薄骐 21。 ' 第一閘電極18之第一矽化物薄膜18a含有NiSi2(具有_較 小功函數）作為主要組份，其具有約4_5以之功函數。因 此，對於NMOS電晶體15，藉由調整基板雜質濃度，有可 能獲得與具有—常用多晶矽閘電極之NMOS電晶體之臨阡 電壓幾乎相同程度之臨限電壓。 第二閘電極22之第三矽化物薄膜22a含有NiSi(具有—較 121l62.doc 1342593 大功函數）作為主要組份’纟具有約為4·6 ev之功函數。因 此’對於PMOS電晶體16，II由摻雜硼（B)或氟（f)作為基板 :質’有可能獲得與具有一常用多晶石夕閘電極之pM〇s電 曰曰體之fe限電源幾乎相同程度之臨限電壓。 第一矽化物薄膜18a之NiSi2之電阻率為約45 μΩ· cm。 其高達兩倍或兩倍以上於第二石夕化物_ i 8〇之_之電 阻率（約 20 μΩ · cm)。
若第一閘電極18完全由NiSi2製成’則閘極電阻兩倍或 兩包以上於第二閘電極22之閘極電阻。結果， 宝 半導體裝置Π)之操作。 因此，為使得第一閘電極18及第二閘電極22之閘極電阻 值均勻，產生使得第一閘電極18之高度大於第二閘電極22 之高度之需要。 作為對比，在此實施例中，第一閘電極丨8包括具有一相 對較大厚度70 nm之第二矽化物薄膜18c，且經由具有—5
nm厚度之導電薄膜} 8b堆疊於具有一 5 nm之相對較小厚度 的第矽化物薄膜1 8a上方。因此，第一閘電極丨8之閘極 電阻可控制為大致略高於（+5%)第二閘電極22之閘極電 阻。 因此，有可能使得第一閘電極18之高度大體等於第二閘 電極22之咼度。在此實施例中，第—矽化物薄膜} 8&之厚 度為5 nm ^然而，第一矽化物薄膜18a之厚度可為3至u nm。鑒於调整功函數，第一矽化物薄膜^ 8a之厚度較佳等 於或大於3 nm。另外，若第一閘電極18之厚度為8〇 ]1出且 I21162.doc -13- 第一石夕化物薄膜1 8 a之厚度 則 允汗閘極電阻在1 〇 %内增大 較佳等於或低於1 3 nm 〇 接著g參考圖2至1 3詳細描述製造半導體裝置1 〇之方 法0 開始時’如圖2中所-7· 甲厅不’精由在P型矽基板11中形成一槽 且將-絕緣材料嵌埋於該槽内而形成STI 12，且形成由 扣12電隔離之P型井區13&n型井區14。 接著在P型石夕基板！ i上，藉由（例如卜熱氧化方法形 成一具有約1·5 nm愿声夕条/l_ 片度之氧化矽薄膜40，且藉由一（例如） =學氣相沈積(CVD ’ Chemicai — 〇6ρ_ί〇η)方法形成 一具有約5 nm厚度之矽薄臈4】。 ，氧切薄膜4〇成為第―閘極絕緣薄膜17及第二閘極絕緣 薄膜21 ’且石夕薄膜41成為第一石夕化物薄膜⑽及第三石夕化 物薄膜22a之下部。 如圖3中所示，藉由（例如）一滅錢方法在石夕薄膜々〗上形 成-具有約5 nm厚度之鈦薄膜42，作為一金屬薄膜。 “接著’藉由-光微影方法在P型井區13上方形成一抗蝕 缚膜43。藉由使用抗蝕薄膜43作為遮罩’藉由使用(例如） 含氧水_型井區14上方之鈦薄膜42。？型井區Η上方剩 餘的鈦薄膜42成為導電薄膜18b。 在移除抗姓薄膜43之後，如圖4中所示，藉由（例如）一 C VD方法在p型矽基板】〗上方形成一具有約川_厚度之矽 薄膜44。藉由（例如）—« CVD方法切薄膜44上形成-具有約2〇〇請厚度之氮化石夕薄膜45。矽薄膜判成為第二石夕 12iJ62.doc 14 1342593 化物薄膜18c及第三矽化物薄臈22a之上部。 如圖5中所示，氮切薄膜45藉由—光微影方法處理為 閘電極圖案。藉由使用各具有—間電極圖案之 45a及45b作為遮罩，藉由（例如）反應式離子姓刻⑻£，
Reactive Ion Etching)方法鞋*丨丨功茲始z j W 蚀刻矽溥膜44、鈦薄膜42、矽薄 =41及氧切薄膜40。結果，pM基板u之表面被暴 露。 作為此之結果’第-閉電極46形成於第—祕絕緣薄膜 17上，且第：閘電極47形成於第二閘極絕緣薄助上。應 注意，第-閘電極46及第二閉電極47經形成具有大體相同 之厚度。然而’可允許此等厚度之間大約在作為金屬薄膜 形成之欽4膜4 2之厚度範圍内變化。 如圖6中所不，使用一抗蝕薄膜5〇遮蔽n型井區μ，且接 著藉由（例如）一離子植人方法將罐（p)植人p型井區Η中。 接著，形成了淺N型低雜質濃度層513及5丨1)。 在移除抗姓薄膜50之後’如圖7中所示，使用一 膜52遮蔽P型井區13，且接著藉由(例如卜離子植入 將零)植入N型井區14中。因此，形成了淺P型低雜質濃 度層53a及53b。 在移除抗触薄膜52之後，如圖8中所示，在第一 46及第二閘電極47之兩側上形成-側壁薄膜25，諸如氧 矽薄膜與氮化矽薄膜之層壓薄膜。 如圖9中所示’使用一抗姓薄膜54遮蔽N型井區14，且接 著藉由(例如)—離子植入方法.將碎(As)植入?型井區】3中。 I21162.doc 1342593 因此’形成了較N型低雜質濃度層51a及51b深之N型高雜 質濃度層55a及55b。 在移除抗蝕薄膜54之後，如圖10中所示，使用一抗蝕薄 膜56遮蔽P型井區π，且接著藉由（例如）一離子植入方法 將硼（B)植入N型井區14中。因此，形成了較N型低雜質濃 度層53a及53b深之P型高雜質濃度層573及5713。 在移除抗蝕薄膜S6之後，如圖11中所示，藉由一熱處理 φ 電活化低雜質濃度層5 1 a、5 1 b、53a及53b及高雜質濃度層 5 5a、5 5b、57a及5 7b。因此，形成具有輕摻雜汲極（LDD， Lightly Doped Drain)結構之第一源極區19、第一汲極區 20、第二源極區23及第二汲極區24。 接著’藉由（例如）一濺鍍方法在第一源極區19、第一沒 極區20、第二源極區23及第二汲極區24上形成一鎮（Ni)薄 膜’且接著使該鎳薄膜經受一熱處理以形成—具有犯以之 矽化物薄膜26。 • 如圖12中所示，藉由一 CVD方法在一包括p型矽基板" 之整個表面、第一閘電極46及第二閘電極47之區域上形成 一絕緣薄膜，例如，一四乙基正矽酸鹽（TE〇s，Teh Ethyl 〇rtho Silicate)薄膜6〇。藉由化學機械研磨， Chemical Mechanical P〇lishing)方法研磨丁£〇5 薄膜 直至 第一閘電極46及第二閘電極47之表面暴露。剩餘丁E〇s薄 膜60成為-保護薄膜27。 如圖13中所示，藉由（例如）一濺鍍方法在一包括保護薄 膜27 '第一閘電極46及第二閘電極47之區域上形成一具有 121162.doc -16- 1342593 約30 nm厚度之鎳（Ni)薄膜6] p 接著’為防止鎳薄膜61氧化…赃下在惰性氣體氣 氛中藉由快速熱退火（RTA，Rapid Thermal Annealing)方法 使鎳（Ni)擴散至矽薄臈4丨及44中。 作為此之結果，擴散於第—閉電極46之石夕薄膜Ο中之錄 (Ν丨)經歷與矽之固相反應’形成含有⑽丨作為主要組份之 第二矽化物薄膜1 8c。 類似地冑政於第二閉電極47之石夕薄膜4 !及料中之錄 (N!)經歷與矽之固相反應，升)成含有㈣丨作為主要組份之 第三矽化物薄膜22a。 另方面已擴散入第一閘電極46之矽薄膜44中且抵達 鈦(Ti)薄膜42之鎳(Ni)大多數由鈦㈤薄膜π阻止。因此， 僅部分Ni可通過鈦㈤薄_而擴散人㈣膜Μ中。 結果，擴散入矽薄膜41中之鎳(Ni)與石夕之固相反應基於 Μι饋入速率而實現， 去 未有充足Νι饋入至矽薄膜41中。因 此，形成含有NiSiW七A ± ® z 、 2乍為主要組份之第一矽化物薄膜j 8a。 在相同條件下形成目丨丨4 成冽试樣本，且藉由一 χ射線繞射方 法檢查繞射輪廓。壯丼 • 心不以下：對於第一矽化物薄骐 18a ’在NiSi2之繞鼻十g. _ 又（2Θ : 47°)處觀察到一主繞射峰 值，且對於第-楚—A , —夕化物薄膜】8c及22a，在NiSi之繞 射角度處觀察到主繞射峰值。 此外’據指禾，即债力_化^ , 一低至約35〇t：之熱處理溫度下 错由-RTA方法亦可形成犯叫。 對其他繞射峰值之分鉍 斤&不如下：儘管矽化鈷之形成溫 121 i62.doc 度1¾於石夕化链夕卫，』， 神疋形成溫度，但鈦薄膜42與矽薄膜41及44之 9 :應仍可實現，且亦形成矽化鈦(TiSi2)。 =者，藉由（例如）一 CMP方法移除卩型矽基板丨丨之表面 川餘未反應鎳層6卜接著，形成—層間絕緣薄膜 '導 Λ觸點及其類似物（未圖示），且獲得圖1中所示之半導體 裝置。 為展不鈦潯臈42與第一矽化物薄臈18a之薄膜厚度 “系的不思圖。如圖j 4中所示，當鈦薄膜π較薄時， 大部分錄通過鈦薄膜42,且過量鎳饋入石夕薄膜4” '结 果，NiSlx之組合物比率讀得較小洲組合物比率變得較 大）’從而導致富N丨之矽化物薄膜。 .另一方面’當鈦薄膜42較厚時，大多數鎳不能通過鈦薄 膜42旦導致—鎳饋入速率。因此’饋入矽薄膜41中之鎳並 未過里。結果，NlSix之組合物比率讀得較大㈤組合物比 率變得較小）’從而導致富以之矽化物薄膜。 根據實驗，當RTA方法之熱處理溫度為d且_ 膜之薄膜厚度為石夕薄料及料薄膜厚度總和之"倍或 U倍以上，錢薄膜42之薄模厚度為⑴錢㈣時，含 有NiSh作為主要组份之筮 女.且切之弟石夕化物相18a得以形成 至其隨即抵達第一閘極絕緣薄膜丨7上。 就第-閘電極18之祕電阻而言，鈦薄_之薄膜厚度 較佳較小。因此，其適當為約5 口⑺。 灿此使得，夠以相同製程在NM〇s電晶體Mp则電晶 體1 6之間谷易地形成功函數 山数不U㈣t阻大體相等之矽 121162.doc 1342593 化物閑電極。 如上所述，此實施例之半導f 守肢裝置10之NMOS電晶體15 包括：第一閘電極]8，其形忐热„斤 /成於閘極絕緣薄膜丨7上，且具 有第一矽化物薄膜1 8a(含有低ιΛ 7去丨χ 、令低功函數之NiSi2作為主要組 份）；及第二矽化物薄膜1 8 复 头升）成於導電薄膜18b上且 在第一石夕化物薄膜1 8 a上方，且冬亡 乃 1含有低電阻之NiSi作為主 要組份。
結果，有可能在NM0S電晶體15&pM〇s電晶體Μ處獲 得最佳臨限電壓。另外，有可能獲得一具有矽化物閘電極 (具有大體相等之閘極電阻）之CMOS電晶體。 亦即，有可能貫施一具有功函數受到控制且閘極電阻較 低之矽化物閘電極之半導體裝置及其製造方法。 本文中，已給出熱處理溫度為450 °C之RTA方法的描 述。然而，即便在更低之溫度下，例如約3 5 0它，亦有可 能形成NiSiz。因此，即便熱處理溫度設定為較低，其亦無
關緊要。一較低熱處理溫度具有抑制矽化物薄膜26之聚集 之優勢。 在以上實施例令，一實例敍述為第二矽化物薄膜1 8 c及 第三石夕化物薄膜2 2 a為N i S i。然而，N i 3 S i、N i 31S i! 2或N i 2 S i 亦可用於第二矽化物薄膜1 8c及第三矽化物薄膜22a。 此具有一優勢：適用於PMOS電晶體之閘電極，因為功 函數隨N i組合物比率增大而增大。 此外，一實例敍述為在以上實施例中金屬薄骐為鈦 (Ti)。然而，諸如鎢（W)、給（Hf)及釕（Ru)之金屬可形成為 121162.doc 1342593 具有3至I〇 nm之薄膜 、又。此外，亦可使用金屬丁i ' W、 Hf及RU中之至少兩者之合金。 又，一貫例敍述為第— _ 氧化石夕薄膜。然而，益^弟二閑極絕緣薄膜17及21各為 •巾摻人雜質。因此電極18及第二㈣極22 V、有較氧化石夕薄膜之介電常數大之 介電常數之薄膜（諸如，s 孔氮化矽薄膜（SiON) '氧化銓薄 M (HfCb)、氧化銓矽薄 _)、氧化 ^ ^ ( Μ _ • 鋁4膜（HfAl〇)或氧氮化姶鋁薄膜 (HfAlON))亦可用於閘極絕緣薄膜。 、 舉例而言’可以以下方式形成氧氮…薄膜 (HfSiON)。在p型矽基板丨丨 联 化給石夕薄膜（刪〇4)。接* M〇CVD方法形成氧 4)接考，使其在氨（NH3)氣氛中或氮電 漿氣氛中經受熱處理。 ％ 第-及第二閘極絕緣薄膜17及21形成為高介電薄膜。此 提供-優勢：可增加問極絕緣薄膜之薄膜厚度以抑制間極 0 漏電流。 特定言之，給類型絕緣薄膜上之咖2較氧化石夕薄膜上 之NiSi2具有更小之功函數。因此，其具有一優勢能夠更 大地降低NM〇S電晶體1 5之臨限電壓。 此外，在以上實施例中，—實例鼓述為，半導體基板為 p型石夕基板II。然而’亦有可能使用—砂錯（siGe)基板、— 鍺（Ge)基板、一 SOI(絕緣體上覆碎）基板、其他化=物半 體基板或其類似物。 儘管至此已參考其實施例描述了本發明，但應瞭解，本 121162.doc -20 · 發明不限於以上描述及作為本揭示案之部分之圖示。毋庸 待言，本發明包括未描述於此說明書中之其他各種實施例 及修改。 【圖式簡單說明】 圖1為展示根據本發明之一實施例之半導體裝置之橫載 面圖； ' 圖2為展示根據本發明之實施例之半導體裝置之製造過 程·之橫截面圖； 圖3為展示根據本發明之實施例之半導體裝置之製造過 程之橫截面圖； 圖4為展示根據本發明之實施例之半導體裝置之製造過 程·之橫戴面圖； 圖5為展示根據本發明之實施例之半導體裝置之製造過 程之橫截面圖； 圖6為展示根據本發明之實施例之半導體裝置之製造過 程·之橫截面圖； 圖7為展示根據本發明之實施例之半導體裝置之製造過 程·之橫截面圖； 圖8為展不根據本發明之實施例之半導體裝置之製造過 矛呈之橫截面圖； 圖9為展示根據本發明之實施例之半導體裝置之製造過 程之橫截面圖； 圖】0為展示根據本發明之實施例之半導體裝置之製造過 程之橫截面圖； 121162.doc 1342593 圖11為展示根據本發明之實施例之半導體裝置之製造過 程之橫截面圖； 圖12為展示根據本發明之實施例之半導體裝置之製造過 程之橫截面圖； 圖1 3為展示根據本發明之實施例之半導體裝置之製造過 程之橫截面圖；及 圖14為展示根據本發明之實施例之鈦薄膜與矽化物薄膜 之薄膜厚度之間關係的示意圖。
【主要元件符號說明】 10 半導體裝置 11 P型矽基板 12 淺槽隔離 13 P型井區 14 N型井區 15 NMOS電晶體
16 PMOS電晶體 17 第一閘極絕緣薄膜 18 第一閘電極 18a 第一矽化物薄膜 18b 導電薄膜 18c 第二矽化物薄膜 19 第一源極區 20 第一汲極區 2 1 第二閘極絕緣薄膜 121162.doc -22 - 1342593 22 第二閘電極 22a 第三矽化物薄膜 23 第二源極區 24 第二;及極區 25 側壁薄膜 26 矽化物薄膜 27 保護薄膜 40 氧化碎薄膜 41 矽薄膜 42 鈦薄膜 43 抗餘薄膜 44 矽薄膜 45 氮化石夕薄膜 45a 氮化矽薄膜 45b 氮化矽薄膜 46 第一閘電極 47 第一閘極絕緣薄膜 50 抗蝕薄膜 5 1a N型低雜質濃度層 5 1b N型低雜質濃度層 52 抗#薄膜 53a P型低雜質濃度層 53b P型低雜質濃度層 54 抗#薄膜 121162.doc -23- 1342593 55a N型高雜質濃度層 55b N型高雜質濃度層 56 抗蝕薄膜 57a P型高雜質濃度層 57b P型高雜質濃度層 60 TEOS薄膜 61 鎳薄膜 121162.doc -24-

Claims (1)

  1. 十、申請專利範圍： K 一種半導體裝置，其包含： 一 p型半導體層，其形成於一半導體基板之一表面區 中； 一第一閘極絕緣薄膜，其形成於該P型半導體層上； 第一閘電極，其包括：一第一矽化物薄膜，其形成 於該第一閘極絕緣薄膜上，且含有具有一第—鎳/矽組合 物比率之矽化鎳作為一主要組份；一導電薄膜，其形成 於邊第—矽化物薄膜上；及一第二矽化物薄膜，其形成 於該導電薄膜上，且含有具有一第二鎳/矽組合物比率之 矽化鎳作為一主要組份，該第二組合物比率大於該第一 組合物比率；及 第一源極區及一第一汲極區，其形成於該p型半導 體層中，以在一閘極長度方向上插入該第—閘電極下方 之一區域。 2·如請求項1之裝置， 其中该第一石夕化物薄膜含有N i S i2作為該主要組份，且 該第二矽化物薄膜含有NiSi、NhSi、 之—者作為該主要組份。 3·如請求項丨之裝置，其中該導電薄膜含有鈦、鎢、銓、 了及含有欽、鎢、給及釕中之至少兩者之合金中之一 者。 4.如請求項1之裝置’其中該導電薄膜具有3至10 nm之一 厚度。 J2J J62.doc 5.1342593 如請求項丨之裝置，其中該第—矽 ％ nm之厚度。 ’辱膜具有一約5 6. 如請求項1之裝置，其中該第一閑極絕緣 石夕薄膜、氧氮化石夕薄膜、氧化 “有孔化 落& 导膜孔化給石夕簿肢 氧氮化給矽薄膜、氧化給銘薄 、、 一者。 溽朕及氧氮化铪鋁薄骐中之 一種半導體裝置，其包含：
    -N通道絕緣閘場效電晶體，其包括：一p型半導體 層’其形成於一半導體基板之-表面區中；一第—閘極 絕緣薄膜，其形成於該P型半導體層上；一第—閘電 極，其包括一形成於該第一閘極絕緣薄膜上且含有具有 一第一鎳/矽組合物比率之矽化鎳作為—主要組份之第— 矽化物薄膜、一導電薄膜，其形成於該第一矽化物薄膜 上，及一形成於該導電薄膜上且含有具有一第二鎳/矽組 合物比率之矽化鎳作為一主要組份之第二矽化物薄膜， ό亥第一組合物比率大於該第一組合物比率丨及一第一源 極區及一第一汲極區，其形成於該Ρ型半導體層中，以 在一閘極長度方向上插入該第一閘電極下方之一區 域；及 一 Ρ通道絕緣閘場效電晶體，其包括：一 Ν型半導體 層’其經形成而與該半導體基板之該表面區中之該ρ型 半導體層隔離；一第二閘極絕緣薄膜，其形成於該Ν型 半導體層上；一第二閘電極，其形成於該第二閘極絕緣 薄膜上’且包括一含有大致具有該第二組合物比率之矽 121162.doc 化錄作_ V _ 區及—為一主要組份之第三矽化物薄骐；及一第二源極 =及第二汲極區，其形成於該N型半導體層中，以在 閘椏長度方向上插入該第二閘電極下方之_區域。 8. 求項7之裝置，其中該第-矽化物薄膜含有NiSiM 膜4主，組份，且該第二矽化物薄膜及該第三矽化物薄 膜中之每一者含有NiSi、NisSi、中之一 者作為該主要組份。 其中該導電薄膜含有鈦、鎢、铪、 給及釕中之至少兩者之合金中之一 9·如請求項7之裝置 釕及—含有鈦、鎢 者。 其中該導電薄膜具有3至1〇 nm之 1 〇.如清求項7之裝置 厚度。 11‘如請求項7之裝置，其中該第一们匕物薄膜 nm之厚度。 、 12.如請求項7之裝置’其中該第-閑極絕緣薄膜及該第二 閘極絕緣薄膜中之每一者含有氧 '坪膜、虱氮化矽薄 、、礼化铪薄膜、氧化銓矽薄膜、氧氮化銓矽薄膜 化铪鋁薄膜及氧氮化铪鋁薄膜中之—者。 ' 氧 1 3 ·如凊求項7之裝置，苴中 且右‘ “第問電極及該第二閘電極 具有—大體相同之厚度。 14. -種製造一半導體裝置之方法，其包含 ^半導體基板之_表面區中形成彼此隔離之— 牛導體層及一N型半導體層； 土 形成一第一閘電極，其包括一第一 矽屌Μ、一金屬薄 12I162.doc 膜及—第4薄膜’該等薄膜依此次序堆疊於-形成於 :亥P型半導體層上之第—閘極絕緣薄膜上，且形成一第 一閘電極，其包括一位於一形成於該N 第二閉極絕緣薄膜上之第三砂薄膜； 在-玄p型半導體層中形成一第—源極一一 區’以在—閘極長度方向上插人該第—閘電^方之一 [域，且在該N型半導體層中形成—第二源極區及一第 -> 及極區’以在—閘極長度方向上插入該第二閘電極下 方之一區域；及 15. 16. 17. ^ 〇罘二矽溥膜及該第三矽薄膜上形成一鎳薄膜，且 接：執行-熱處理以將該第一閘電極轉換為—經轉換之 第一閘電極，該經轉換之第一閘電極包括—具有一第— 鎳/矽組合物比率之第一矽化物薄膜、一導電薄膜及一具 有一大於該第-組合物比率之第二鎳/矽I且合物比率之第 二矽化物薄膜’且將該第二閘電極轉換為—經轉換之第 二閘電極，該經轉換之第二閘電極包括—大致具有該第 二組合物比率之第三矽化物薄膜。 如請求項14之方法’其中該金屬薄膜含有鈦、鎮、給 釕及—含有鈦、轉、給及釕中之至少兩者之合金中= 者。 Y < 如请求項14之方法 10 nm之—厚度。 其中該金屬薄膜係形成 為具有3至 如請求項14之方法，其中該第 約5 nm之厚度。 一矽薄膜係形成 為具有一 12ll62.doc 1342593 18.如請求項〗4 閘極絕緣=: 一閘極絕緣薄膜及該第二 膜、斤，膜中之母一者含有氧化矽薄膜、氧氮化矽薄 、氣化給薄膜、氧化铪矽薄膜、氧氮化鈐矽薄膜 化铪鋁薄膜及氧氮化铪鋁薄膜中之一者。 係M之方法’其中該第一問電極及該第二開電極 '、/成為具有一大體相同之厚度。 2〇·如凊求項μ之方法，i 閘電極包含：中*成㈣-問電極及該第二 在該第一閘極絕緣薄膜及 一下矽薄膜； 弟—閘極絕緣薄膜上形成 在該下矽薄膜上及—除 形成-中間金屬薄膜； 體層外之區域上方 在該中間金屬薄膜及該下矽 上矽薄膜； 核之-暴露區上形成一 除將形成該第一閘電極及 移除該下石夕薄膜、該中間金：第二問電極之-區域外’ 成該第一㈣膜、該金屬薄/ Μ及該切薄膜，以形 矽薄膜。 、5玄第二矽薄膜及該第三 121162.doc
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8211786B2 (en) * 2008-02-28 2012-07-03 International Business Machines Corporation CMOS structure including non-planar hybrid orientation substrate with planar gate electrodes and method for fabrication
KR101049875B1 (ko) * 2008-11-18 2011-07-19 주식회사 동부하이텍 반도체 소자 및 그의 제조 방법
US7944004B2 (en) * 2009-03-26 2011-05-17 Kabushiki Kaisha Toshiba Multiple thickness and/or composition high-K gate dielectrics and methods of making thereof
US8436404B2 (en) 2009-12-30 2013-05-07 Intel Corporation Self-aligned contacts
US20120205727A1 (en) * 2011-02-11 2012-08-16 International Business Machines Corporation Semiconductor device including multiple metal semiconductor alloy region and a gate structure covered by a continuous encapsulating layer
US8896030B2 (en) 2012-09-07 2014-11-25 Intel Corporation Integrated circuits with selective gate electrode recess
CN104051338B (zh) * 2013-03-12 2016-12-28 旺宏电子股份有限公司 半导体结构及其制造方法
US9184096B2 (en) 2013-03-13 2015-11-10 Macronix International Co., Ltd. Semiconductor structure and manufacturing method for the same
US9218976B2 (en) * 2013-08-13 2015-12-22 Globalfoundries Inc. Fully silicided gate formed according to the gate-first HKMG approach
US9236440B2 (en) * 2013-12-05 2016-01-12 Globalfoundries Inc. Sandwich silicidation for fully silicided gate formation

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6406743B1 (en) 1997-07-10 2002-06-18 Industrial Technology Research Institute Nickel-silicide formation by electroless Ni deposition on polysilicon
JP3483484B2 (ja) * 1998-12-28 2004-01-06 富士通ディスプレイテクノロジーズ株式会社 半導体装置、画像表示装置、半導体装置の製造方法、及び画像表示装置の製造方法
US6534871B2 (en) * 2001-05-14 2003-03-18 Sharp Laboratories Of America, Inc. Device including an epitaxial nickel silicide on (100) Si or stable nickel silicide on amorphous Si and a method of fabricating the same
US6873051B1 (en) * 2002-05-31 2005-03-29 Advanced Micro Devices, Inc. Nickel silicide with reduced interface roughness
KR100500451B1 (ko) * 2003-06-16 2005-07-12 삼성전자주식회사 인장된 채널을 갖는 모스 트랜지스터를 구비하는반도체소자의 제조 방법
BE1015723A4 (nl) * 2003-10-17 2005-07-05 Imec Inter Uni Micro Electr Werkwijze voor het vervaardigen van halfgeleiderinrichtingen met gesilicideerde elektroden.
JP4368180B2 (ja) 2003-10-21 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置およびその製造方法
JP3879003B2 (ja) * 2004-02-26 2007-02-07 国立大学法人名古屋大学 シリサイド膜の作製方法
TWI252539B (en) * 2004-03-12 2006-04-01 Toshiba Corp Semiconductor device and manufacturing method therefor
JP2006114681A (ja) * 2004-10-14 2006-04-27 Nec Electronics Corp 半導体装置及びその製造方法
JP2006351581A (ja) * 2005-06-13 2006-12-28 Fujitsu Ltd 半導体装置の製造方法
JP2007201063A (ja) * 2006-01-25 2007-08-09 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007242894A (ja) * 2006-03-08 2007-09-20 Toshiba Corp 半導体装置およびその製造方法

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