TWI333682B - Vertical channel transistors and memory devices including vertical channel transistors - Google Patents

Vertical channel transistors and memory devices including vertical channel transistors Download PDF

Info

Publication number
TWI333682B
TWI333682B TW096106214A TW96106214A TWI333682B TW I333682 B TWI333682 B TW I333682B TW 096106214 A TW096106214 A TW 096106214A TW 96106214 A TW96106214 A TW 96106214A TW I333682 B TWI333682 B TW I333682B
Authority
TW
Taiwan
Prior art keywords
vertical channel
nmos
vertical
region
pmos
Prior art date
Application number
TW096106214A
Other languages
English (en)
Other versions
TW200802718A (en
Inventor
Jin-Young Kim
Ki-Whan Song
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of TW200802718A publication Critical patent/TW200802718A/zh
Application granted granted Critical
Publication of TWI333682B publication Critical patent/TWI333682B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H10B99/22—Subject matter not provided for in other groups of this subclass including field-effect components

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

B33682 九、發明說明： 【發明所屬之技術領域】 本發明概言之係關於半導體裝置，且更特定而言，本發 明係關於垂直通道電晶體及包含垂直通道電晶體之半導體 記憶體裝置。 【先前技術】 圖1係一傳統CMOS裝置之PMOS及NMOS平面通道電晶 體之一示意性截面圖。如所圖解說明，一般藉由形成於一 P型基板1〇〇表面内之n+型源極區101及汲極區103來界定 NMOS平面通道電晶體，且n+型多晶矽閘電極1 04係定位 於NMOS平面通道電晶體之一 p型通道區102上方。一般藉 由形成於一 P型基板100之η型味100'表面内之p+型源極區 111及汲極區113來界定PMOS平面通道電晶體。η+型多晶 矽閘電極114係定位於PMOS平面通道電晶體之一 η-通道區 112上方。 圖2係一概括圖解說明NMOS及PMOS平面通道電晶體之 臨限電壓Vth與通道區雜質濃度之間的關系之曲線圖。如 在此項技術中所習知，可藉由分別精確地控制通道區1 02 及112(圖1)中之雜質濃度來設計NMOS及PMOS平面通道電 晶體之臨限電壓（Vth)。在一般CMOS運作中，NMOS電晶 體之臨限電壓Vth為正，而PMOS電晶體之臨限電壓Vth為 負。因此，為實現一 CMOS裝置之運作，在NMOS平面電 晶體中通常需要一精確之通道植入製程，以將臨限電壓 Vth自負變成正（參見圖2)。 τ ς ί. «a»- 118689-990521.doc 1333682 . % < » 本文將圖1之PMOS及NMOS電晶體稱作「平面通道」電 晶體，乃因通道區2〇2及212沿基板1〇1之平面（或水平）表面 ' 區延伸。然而，近來為增加裝置之整合性，已開發出其中 • 其通道區相對於水平基板表面垂直延伸之”垂直通道"電晶 體。 圖3A係一具有垂直通道電晶體之傳統裝 置之示意性截面圖，而圖3B係該裝置之透視圖。在圖3a φ 及3B中，藉由相同之參考編號來標識相同之元件。 . 參照圖3A及3B，NMOS垂直通道電晶體包括：_形成於 • 一P型基板3〇〇上之一 p型垂直通道層302、一形成於一？型 基板300之表面内且包圍p型垂直通道層3〇2之第—n+型源 極/汲極層3〇1、一形成於p型垂直通道層302上方之第二n+ 型源極/汲極層303。該NMOS垂直通道電晶體進—步包括 一包圍P型垂直通道層302之n+型多晶矽閘電極3〇4。雖未 顯示，但在n+型多晶矽閘電極304與p型垂直通道層3〇2之 φ 間插有一閘極介電質。 PMOS垂直通道電晶體包括：形成於p型基板3〇〇内一 & 阱300’上之η型垂直通道層312、一形成於_η·畔3〇〇，之表 面内且包圍η型垂直通道層312之第一 ρ+型源極/汲極層 311、一形成於η型垂直通道層312上方之第二型源極/沒 極層313。該PMOS垂直通道電晶體進一步包括一包圍11型 垂直通道層312之η+型多晶矽閘電極314。而且，在η+型多 晶矽閘電極3 14與η型垂直通道層3 12之間插有一閘極介電 質（未顯示）。 118689-990521.doc 1333682 通常藉由具有一般圓形水平橫截面之柱狀結構來定義垂 直通道302及312，且多晶矽閘電極304及3 14係圓柱且完全 包圍各自之垂直通道3〇2及312。而且，通常藉由亦具有一 般圓形水平橫截面之盤狀結構來定義該第一源極/汲極層 301及311及第一類源極/沒極層303及313。在圖3A及3B之 實例中’多晶矽閘電極304及3 14之外徑基本上符合第一源 極/汲極層301及311之外徑’而垂直通道3〇2及312之外徑 基本上符合第二類源極/沒極層303及313之外徑。 垂直通道電晶體之一個缺陷係難以準確且可靠地將雜質 植入ρ型垂直通道層302及η型垂直通道層312之柱狀結構 内。對於NMOS垂直通道電晶體，此尤其成問題。亦即， 如前文結合圖2所解釋，一般需要執行一通道植入製程以 為NMOS裝置建立一正臨限電壓Vth »然而，將離子植入ρ 型垂直通道302之任何嘗試皆可能會導致非均勻之離子密 度分佈，此可引起臨限電壓Vth之預期變化。該問題隨？型 垂直通道302之柱狀直徑減小以增強裝置之整合性而誇大 化。 因此，習用NMOS垂直通道電晶體·一般以一負臨限電壓 Vth(例如-0.4)來運作。因此，需要給相應之裝置設置—台t 月ti 夠產生一負電壓以關斷NMOS垂直通道電晶體之專用控制 塊。此外，使用習用NMOS垂直通道電晶體難以實現 CMOS運作模式，乃因CMOS運作模式對於NMOS電晶體_ 般需要正臨限值。 【發明内容】 118689-990521.doc 根據本發明之一態樣，提供一種半導體裝置，其包括： 一 NMOS垂直通道電晶體，其位於一基板上並包括一包圍 一垂直p-通道區之p+多晶矽閘電極；及一 PMOS垂直通道 電晶體，其位於該基板上並包括一包圍一垂直η-通道區之 η +多晶梦閘電極。 根據本發明之另一態樣，提供一種半導體記憶體裝置， 其包括：一包括一記憶體核心區域及一周邊電路區域之基 板；及一位於該基板之記憶體核心區域中之NMOS垂直通 道電晶體及一 PMOS垂直通道電晶體。該NMOS垂直通道 電晶體包括一包圍一垂直ρ-通道區之Ρ+多晶石夕閘電極。 根據本發明之又一態樣，提供一種半導體記憶體裝置， 其包括複數個連接於一位元線與各自複數個字線之間的記 憶體單元，其中該複數個記憶體單元之每一者均包括一 NMOS垂直通道選擇電晶體。該半導體記憶體裝置進一步 包括一連接至該位元線並包括複數個NMOS垂直通道電晶 體及複數個PMOS垂直通道電晶體之感測放大器，其中該 複數個NMOS垂直通道電晶體之每一者均包括一包圍一垂 直P-通道區之P+多晶矽閘電極’且該複數個PMOS垂直通 道電晶體之每一者均包括一包圍一垂直n-通道區之n+多晶 矽閘電極。 根據本發明之又一態樣，提供一種半導體記憶體裝置， 其包括一運作搞合至一半導體基板上之一行解碼器及一列 解碼器之記憶體核心。該記憶體核心包括：複數個佈置成 列及行之記憶體單元陣列；複數個字線驅動器，其位於各 118689-990521.doc -9- 1333682 自毗鄰之記憶體單元陣列之間的行中；及複數個感測放大 器，其位於各自毗鄰之記憶體單元陣列之間的列中。記憶 體單元陣列之每一者均包括複數個NMOS垂直通道選擇電 晶體，且該等字線驅動器及感測放大器之每一者均包括複 數個PMOS垂直通道電晶體及複數個NMOS垂直通道電晶 體。該複數個NMOS垂直通道電晶體中之至少一者包括一 包圍一垂直P -通道區之P+多晶石夕閘電極，且該複數個 PMOS垂直通道電晶體中之至少一者包括一包圍一垂直n-通道區之n+多晶矽閘電極。 【實施方式】 下文將參照顯示本發明實例性實施例之隨附圖式更全面 地描述本發明。然而，本發明可以眾多不同形式實施，而 不應將其視為僅限於本文所提及之實施例。在該等圖式 中，為清晰起見，可放大及/或簡化層及區之大小及相對 大小。應瞭解，當稱一元件或層’'在"另一元件或層"上”、”連 接至”或”耦接至”另一元件或層時，該元件或層可直接在 另一元件或層上或可能存在中間元件或層。 現在將藉由本發明之較佳且非限制性實施例來說明本發 明。 圖4係根據本發明一實施例之一半導體裝置之示意性截 面圖。如所圖解說明，該實例之半導體裝置包括一 NMOS 垂直通道電晶體及一 PMOS垂直通道電晶體。 參照圖4，NMOS垂直通道電晶體包括：一形成於一 p型 基板400上之一 p型垂直通道層402、一形成於一 p型基板 118689-990521.doc •10- 1333682 4〇〇之表面内且包圍P型垂直通道層4〇2之第一 n+型源極/汲 極層401、一形成於p型垂直通道層402上方之第二n+型源 極/沒極層403。該NMOS垂直通道電晶體進一步包括一包 圍P型垂直通道層402之p+型多晶石夕閘電極404。雖未顯 示’但在p+型多晶石夕閘電極404與p型垂直通道層402之間 插有一閘極介電質。
PMOS垂直通道電晶體包括：一 n型垂直通道層412、一 第一 Ρ +型源極/汲極層411及一第二p+型源極/汲極層413。 該PMOS垂直電晶體進一步包括一包圍η型垂直通道層412 之η+型多晶矽閘電極414。而且，在η+型多晶矽閘電極414 與η型垂直通道層412之間插有一閘極介電質（未顯示）。
可藉由具有一般圓形水平橫戴面之柱狀結構來定義垂直 通道402及412 ’且多晶石夕閘電極404及414可係圓柱。而 且，可藉由亦具有一般圓形水平橫截面之盤狀結構來定義 第一類源極/及極層401及411及第二類源極/汲極層4〇3及 4 13。在圖4之實例中，多晶矽閘電極4〇4及4丨4之外徑基本 上分別符合第一類源極/汲極層40 1及411之外徑。同樣， 在該實例中’垂直通道402及412之外徑基本上分別符合第 二類源極/汲極層403及413之外徑。 圖4實施例之半導體裝置不同於前文所述圖3之習用裝置 之處在於：NMOS多晶石夕閘電極404係由p +型多晶石夕（而非 習用n+型多晶矽）形成。如下文所解釋，此可在無需通 道402之通道植入之前提下，達成NMOS電晶體之一正臨限 電壓Vth。 118689-990521.doc 1333682 般根據下式1確定一電晶體之臨限電壓:
Vth 〜s-(Qox/Cox)-(Qd/c〇x) + 2φΡ ⑴ 其中Φ.3表示一閘極材料與—通道體材料之間的功函數 差，cox表示每一單元區域之—閘極氧化物材料之電容， Q〇x表a示閘極氧化物材料之電荷，仏表示一半導體空乏區 之電荷，及cpF表示一半導體表面電位。 在諸如圖3A之習用裝置中 型通道302之間的功函數差φ 壓低臨限電壓Vth。舉例而言 晶體裝置中’ <Dms可係約_〇 6 ’ n+型多晶矽閘電極3〇4與p ms為負’且因此，該成分負責 ’在一習用垂直通道NMOS電 v。比較而言，在圖4實例之 垂直通道NMOS裝置中，p+型多晶矽閘極4〇4與p型通道 402之間的功函數差（Dms為正，且因此，該成分導致臨限電 壓Vth淨增。舉例而言，在圖4之實施例中，可係約 + 0.4 V。因此，假設採用上述實例，藉由本發明之實施例 達成臨限電壓Vth增加+ 1.〇 v。 舉例而言’假設所有其他條件皆相同，若圖3入之垂直通 道電晶體之臨限電壓係約-0.4 v，則圖4之垂直通道電晶體 之臨限電壓可係約+0.6 V。因此在不執行一困難通道植入 製程之前提下實現一正臨限電壓。 NM0S垂直通道電晶體之正臨限電壓之存在提供消除需 要一能夠產生一負電壓以關斷NMOS垂直通道電晶體之專 用控制塊的顯著優點。在其中圖4之NMOS及PMOS垂直通 道電晶體預期以一 CMOS運作模式運作之情況下，此尤其 有利。 118689-990521.doc !333682 現在將參照圖5A至5D之示意性截面圖來說明半導體記 憶體裝置之實例性實施例。注意，在該等圖式中，藉由相 同之參考編號來表示相同元件。 圖5 A係一根據本發明一實施例之半導體記憶體裝置之示 意性截面圖。將該實例之半導體記憶體裝置劃分成一記憶 體核心區域AA及一周邊電路區域AB。此外，將記憶體核 心區域AA劃分成一記憶體單元區AC及一記憶體單元控制 電路區AD。記憶體單元控制電路區ad包括（舉例而言）感 測放大器（S/A)電路及字線驅動器（WD)電路（未顯示）。 參照圖5A之實例，記憶體單元區ac包括一類似於前文 結合圖3A所述之NMOS垂直通道電晶體之垂直通道選擇電 晶體NMOS1。亦即，圖5A之垂直通道選擇電晶體nm〇si 〇括 P型垂直通道層102、一第一 n+型源極/沒極層ιοί及 一第二n+型源極/汲極層103。垂直通道選擇電晶體NMOS1 進步包括一包圍p型垂直通道層102之n+型多晶石夕閘電極 1〇4。雖未顯示’但在n+型多晶矽閘電極1〇4與卩型垂直通 道層102之間插有一閘極介電質。 仍參S?、圖5 A ’該實施例之記憶體單元控制電路區ad包 括類似於前文圖4所述垂直通道電晶體之垂直通道電晶體 NM〇S2及PM〇Sl，且可視需要以一CMOS運作模式運行。 亦即’ NMOS2垂直通道電晶體包括一 p型垂直通道層1〇2、 弟 n+型源極/及極層1 〇 1及一第二n+型源極/没極層 103 NM0S2垂直電晶體進一步包括一包圍p型垂直通道層 102之p+型多晶矽閘電極1〇4,。雖然未顯示，但在型多 118689-990521.doc 13 1333682 晶矽閘電極104'與p型垂直通道層102之間插有一閘極介電 質。 PMOS1垂直通道電晶體包括一η型垂直通道層112、一第 一 ρ+型源極/汲極層111及一第二Ρ+型源極/汲極層113。 PMOS1垂直電晶體進一步包括一包圍η型垂直通道層11 2之 η+型多晶矽閘電極114。而且，在η+型多晶矽閘電極11 4與 η型垂直通道層112之間插有一閘極介電質（未顯示）。 如前文結合圖4所解釋，由於ρ+型多晶矽閘極104’與ρ型 通道102之間的正功函數差Oms為正，因而垂直通道電晶體 NMOS2以一正臨限電壓運作。作為一結果，垂直通道電晶 體NMOS2及PMOS1可較佳地以一CMOS運作模式運行。 如上文所闡釋，在圖5A之實施例中，記憶體單元區AC 之垂直通道選擇電晶體NMOS1係由習用NMOS垂直通道電 晶體結構形成。由此，當與用於記憶體單元控制電路區 AD中之垂直通道電晶體NM0S2比較時，選擇垂直通道電 晶體NMOS 1之臨限電壓較低（或為負）。此具有減小記憶體 單元區AC垂直通道選擇電晶體之閘極氧化物之應力的優 點。應瞭解，一般無需以一 CMOS模式運作記憶體單元之 選擇電晶體。因此，在圖5 A之實施例中，可將記憶體電路 控制區AD之垂直通道電晶體設計成以一 CMOS運作模式運 行，而記憶體單元區AC之垂直通道選擇電晶體可經設計 以最大程度地減小其閘極氧化物之應力。 仍參照圖5A，該實例之周邊電路區域AB設置有平面通 道電晶體裝置NMOS3及PMOS2。該等電晶體裝置可類似
F £ I 118689-990521.doc 於前文結合圖1所述之電晶體裝置。亦即，NM0S3平面通 道電晶體一般係藉由形成於p型基板i 〇〇表面内之n+型源極 /汲極區201及203來界定，及n+型多晶矽閘電極2〇4係位於 NMOS平面通道電晶體之一 p —通道區域2〇2上方。pM〇S2平 面通道電晶體一般藉由形成於p型基板1〇〇2n型阱1〇1，表面 内之P+型源極/沒極區211及213來界定。n+型多晶矽閘電 極214係位於PMOS2平面通道電晶體之一 n_通道區212上 方。 圖5A圖解說明一實施例’其中周邊電路區域ab之平面 通道電晶體駐存於一較記憶體核心區域Aa之垂直通道電 晶體之平面抬尚之平面内。如熟習此項技術者應瞭解，可 由其中使用溝道成型技術製造垂直通道電晶體之方式中形 成該組態。 現在參照圖5B ’其圖解說明一根據本發明另一實施例之 半導體記憶體裝置。該實施例之半導體記憶體裝置類似於 圖5 A之裝置，只是在圖5B中周邊電路區域ab與記憶體核 心區域AA共面且垂直通道電晶體nm〇S4及PMOS3係接納 於圖5B之周邊電路區AB内除外。因此，為避免說明之冗 餘，下文僅說明圖5B之周邊電路區域AB。 該實施例之周邊電路區域AB包括類似於前文所述圖4之 彼等垂直通道電晶體之垂直通道電晶體NMOS4及 PMOS3 ’且可視需要以CMOS運作模式運行。亦即，該 NMOS4垂直通道電晶體包括一 p型垂直通道層1〇2、一第一 n+型源極/汲極層1 〇 1及一第二n+型源極/汲極層丨〇3。 118689-990521.doc 1333682 NMOS4垂直電晶體進一步包括一包圍p型垂直通道層102之 P+型多晶矽閘電極104’。雖然未顯示，但在p+型多晶矽閘 電極104'與p型垂直通道層102之間插有一閘極介電質。 PMOS3垂直通道電晶體包括一 η型垂直通道層112、一第 一 Ρ+型源極/汲極層111及一第二Ρ+型源極/汲極層11 3。 PMOS3垂直電晶體進一步包括一包圍η型垂直通道層112之 η+型多晶矽閘電極114。而且，在η+型多晶矽閘電極11 4與 η型垂直通道層112之間插有一閘極介電質（未顯示）。 如前文結合圖4所闡釋，由於ρ+型多晶石夕閘電極1 04'與ρ 型通道102之間的正工作函數差Oms為正，因而，垂直通道 電晶體NMOS4以一正臨限電壓運作。作為一結果，垂直通 道電晶體NMOS4及PMOS3可較佳地以CMOS運作模式運 行。 現在參照圖5C，其圖解說明根據本發明另一實施例之半 導體記憶體裝置。該實施例之半導體記憶體裝置類似於圖 5A之裝置，只是在圖5C中在記憶體單元區AC中接納有一 垂直通道選擇電晶體NMOS1'除外。因此，為避免說明之 冗餘，下文僅說明圖5C之記憶體單元區AC之NMOS1’。 該實例之記憶體單元區AC設置有可類似於圖4之垂直通 道電晶體NMOS之垂直通道選擇電晶體NMOS1'。亦即，圖 5C之垂直通道選擇電晶體NMOSr包括一 p型垂直通道層 102、一第一 n+型源極/汲極層101及一第二n+型源極/汲極 層103。NMOS1'垂直通道選擇電晶體進一步包括一包圍p 型垂直通道層1 02之p+型多晶矽閘電極1 04’。雖然未顯 118689-990521.doc •16- 1333682 .. Λ •勢 示仁在Ρ+型多晶石夕閘電極104'與p型垂直通道層102之間 插有一閘極介電質。 由於p+型多晶矽閘電極1〇4，與p型通道1〇2之間的正功函 - 數差〇ms為正，因而，垂直通道選擇電晶體NMOS1'以一正 臨限電壓運作。作為一結果，可不必設置一能夠產生一負 電壓以關斷NMOSli垂直通道選擇電晶體之專用控制塊。 然而，與圖5A之實施例相比較，可能向記憶體單元區aC • 内之閘極氧化物施加額外之應力》 現在參照圖5D，其圖解說明根據本發明另一實施例之半 導體記憶體裝置。該實施例之半導體記憶體裝置類似於前 文所述圖5B之裝置，只是前文所述圖5C之垂直通道選擇 電晶體NMOS Γ係接納於圖5D之記憶體單元區AC内除外。 在其他方面，圖5D實例與圖5B實例相同，且因此本文省 卻對圖5D之詳細說明以避免冗餘。 現在參照圖6 ’其圖解說明根據本發明一實施例之一半 鲁 導體裝置之佈局架構。如圖所示，圖6之半導體裝置包括 一記憶體核心區域10、一行解碼器12、一列解碼器14及一 控制塊16。 記憶體核心區域1 〇包括複數個佈置成列及行之記憶體單 元區SMCA。每一記憶體單元區SMCA均包括一連接至位 元線BL及BLB及子字線SWL之記憶體單元陣列MC。雖然 未顯示，但每一記憶體單元均包括一儲存元件及一 NMOS 垂直通道選擇電晶體。該NMOS垂直通道選擇電晶體可組 態成類似於前文所述圖5AtNM〇Sl垂直通道電晶體（具有 118689-990521.doc 1333682 一 n+型多晶矽閘電極）或類似於前文所述圖5C之NMOS1'垂 直通道電晶體（具有一 P +型多晶矽閘電極）。 如圖所示，記憶體核心區域10進一步包括佈置於毗鄰記 憶體單元區SMCA之間的感測放大器SA及子字線驅動器 SWD。熟習此項技術者應理解，感測放大器SA係連接至 記憶體單元區SMCA之位元線BL及BLB，且子字線驅動器 SWD係連接至記憶體單元區SMCA之子字線SWL。子字線 驅動器SWD係藉由字線驅動器控制電路PXID加以控制。 如所圖解說明，字線驅動器控制電路PXID係位於子字線 驅動器SWD之列與感測放大器SA之行所界定之交點處。 圖6之參考符號CJ表示其中可設置各種電路（例如感測放大 器之控制電路）之連接區域。 在該實施例之實例中，字線驅動器控制電路PXID、感 測放大器SA、子字線驅動器SWD及連接區域CJ皆含有 NMOS及/或PMOS垂直通道電晶體。該等NMOS垂直通道 電晶體較佳地組態成類似於前文所述圖5 A之NMOS2垂直 通道電晶體（具有一 P +型多晶矽閘極）。由此，若需要，則 可採用一 CMOS運作模式。 列解碼器14響應一來自控制塊16之現用信號ACT及列位 址RA1及RA2而產生字線控制及啟用信號PXi及NEW。列 解碼器1 2響應寫控制信號WR及讀控制信號RE及行位址CA 而產生行選擇信號CSL。控制塊16響應命令信號COM來產 生現用信號ACT及寫控制信號WR及讀控制信號RE。熟習 此項技術者十分熟悉行解碼器1 2、列解碼器1 4及控制塊1 6 118689-990521.doc - 18- 1333682 之功能，且因此，本文省卻更為詳細之說明。 行解碼器16、列解碼器14及控制塊16可含有諸如前文結 合圖5A至圖5D之周邊電路區域所述之平面通道及/或垂直 通道電晶體，且該等電晶體可以非CMOS運作模式及/或 CMOS運作模式來運作。 圖7係根據本發明一實施例繪示一半導體記憶體之記憶 體核心區域之電路圖。 參照圖7，記憶體包括複數個互補位元線對BL1及 BL1B、BL2及BL2B、…、BLy及BLyB及複數個字線WL1 至WLm。應瞭解，就本發明而言，不限制位元線對及字線 之數量。 一記憶體單元區SMCA包括複數個記憶體單元MC，其中 每一記憶體單元均包括一垂直通道電晶體N及一串聯於一 位元線BL與一參考電位之間的電容性元件。特定而言，互 補記憶體單元MC對係分別連接至互補位元線對BL及 BLB，且記憶體單元MC之每一者均被選通至該等字線WL 之一者。 感測放大器區SA係位於記憶體單元區SMCA之對置側。 如在圖7中所示，感測放大器區S A包括分別連接於位元線 對BL1及BL1B、BL2及BL2B、…、Bly及BLyB之間的感測 放大器電路SA1、SA2、…、SAy。在該實例中，連接至奇 數位元線對BL/BLB之奇數感測放大器電路S A係位於記憶 體單元區SMCA之一側，而連接至偶數位元線對BL/BLB之 偶數感測放大器電路SA係位於記憶體單元區SMCA之另一 118689-990521.doc -19- 1333682 側。 舉例而言，感測放大器電路SA1包括：第一及第二預充 電電路PRE1及PRE2，每一預充電電路均由η-通道電晶體 Ν6及Ν8構成，且響應預充電電壓VPRE1及VPRE2 ;第一 及第二隔離電路IS01及IS02，每一均由η-通道電晶體Ν1及 Ν2構成，且響應隔離信號IS1及IS2 ; —行選擇閘極CSG， 其由連接至互補資料線D1及DIB之η-通道電晶體Ν10及Nil 構成，且響應一行選擇信號CSL ;及一感測放大器 PSA/NSA，其由p-通道電晶體P1及P2及η-通道電晶體N8及 Ν9構成，且響應互補感測啟用線LA及LAB。 仍參照圖7，一字線驅動器區SWD係位於記憶體單元區 SMC A之對置側，且每一者均包括複數個字線驅動器電路 SWDl-SWDn。在圖7中，位於記憶體單元區SMCA左側（在 圖式中）字線驅動器電路SWDl-SWDn之每一者均包括用於 驅動奇數字線WL之第一及第二字驅動器SD1及SD2，及位 於記憶體單元區SMC A右側（在圖式中）字線驅動器電路 SWDl-SWDn之每一者均包括用於驅動偶數字線WL之第一 及第二字驅動器SD1及SD2。此外，如在圖7中所圖解說明 藉由字線啟用信號NWEl-NWEj來啟用字線驅動器電路 SWDl-SWDn。 圖7另外圖解說明連接區域CJ，其含有響應於由一列解 碼器產生之控制信號PX1-PX2而控制字線驅動器電路 SWDl-SWDn之運作的控制電路D。 熟習此項技術者應十分瞭解圖7所圖解說明之各種電路 118689-990521.doc -20- 1333682 . 元件之運作，且因此出於簡短起見本文省卻對其之詳細說 日月° ' 可見’圖7記憶體核心之佈局圖類似於前文圖6所描述之 佈局圖。 圖7之佈局圖在此項技術中一般稱作折疊式位元線架 構。圖8繪示根據本發明另一實施例之半導體記憶體之記 憶體核心區域，其中接納有一所謂之開放式位元線架構。 φ 在該示例中，在位於感測放大器區SA對置側之分離記憶體 單元區SMCA中含有互補記憶體單元]^(：：對。位元線bli至 BLy係連接至該等記憶體單元區smCA之一者之記憶體單 元MC，且互補位元線81^5至01^]8係連接至另一記憶體單 元區SMCA之互補記憶體單元MC。 藉由前文圖7所述所圖解說明之相同參考編號來標識圖8 中所圖解說明之各種電路元件’且熟習此項技術者十分通 曉圖8中所圖解說明之該等電路元件之運作。因此，出於 籲 簡短起見，省卻對其之詳細說明。 圖9係根據本發明一實施例在圖6中所圖解說明之字線驅 動器控制電路PXIDi電路圖。如圖所示，字線驅動器控 制電路PXID包括反相器u、12及13。反相器丨丨及以係由一 提升電壓VPP驅動，並運行以延遲列解碼器（圖6)所產生之 控制信號PXi並輸出一經延遲之控制信號Pxi0。反相器13 係由一電源電壓vcc來驅動，並運行以反相控制信號pxi 並輸出一經反相之控制信號pxiB。 在圖9之實施例中，反相器u、12及13之每一者均組態 118689-990521.doc 1333682 有串聯且共同選通之NM0S(N12、N13及N14)及 PM0S(P3、P4及P5)垂直通道電晶體，該等電晶體可構造 成類似於圖5A所圖解說明之NM0S2及PMOS1垂直通道電 晶體。由此，NMOS垂直通道電晶體（具有一 p +型多晶矽閘 極）具有一正臨限電壓Vth。 圖1 0係根據本發明一實施例圖6所圖解說明之一子字線 驅動器SWD之一電路圖。如圖所示，子字線驅動器SWD包 括：一反相器（電晶體P6及N15)，其係由控制信號PXiB驅 動，且其使控制信號NWEB(圖6)反相以在一子字線SWL上 輸出一經反相之信號；及一連接於子字線SWL與一參考電 壓VSS(接地）之間的NMOS電晶體（N16)。 在圖1 0之實施例中，該反相器可組態有串聯且共同選通 之NMOS及PMOS垂直通道電晶體，該等電晶體構造成類 似於圖5A所圖解說明之NMOS2及PMOS1垂直通道電晶 體。同樣，連接於子字線SWL與一參考電壓VSS之間的 NMOS電晶體N16可組態成類似於圖5A所圖解說明之 NM0S2垂直通道電晶體。由此，NMOS垂直通道電晶體 (具有P +型多晶矽閘極）具有一正臨限電壓Vth。 上文係本發明之闡釋性說明，而不應將其視為本發明之 限定性說明。儘管上文已闡述本發明之若干實例性實施 例，但熟習此項技術者易知，可對各實例性實施例做眾多 修改，此並未實質性背離本發明之新穎教示及優點。因 此，所有此等修改皆應包含於申請專利範圍所界定之本發 明範疇内。因此，應瞭解，上文僅係本發明之闡釋性說明 118689-990521.doc -22- 1333682 而不應將本發明視為僅限於所揭示的特定實施例，且對所 揭示貫％例之修改及其它實施例皆應包含於附隨的申請專 利範可内。本發明為下述申請專利範圍所界定且該等申 請專利範圍之等效内容皆包含於其中。 【圖式簡單說明】 參照iw附圖式，自上文詳細說明中易於明瞭本發明之上 述及其他態樣及特徵，在該等附圖中： • 圖1係一習用平面通道電晶體裝置之截面圖； 圖2係顯示在一習用平面通道電晶體裝置中臨限電壓與 通道雜質濃度之間的關系之曲線圖； 圖3 A係一習用垂直通道電晶體裝置之一截面圖； 圖3B係一習用垂直通道電晶體裝置之透視圖； 圖4係根據本發明一實施例一垂直通道電晶體裝置之截 面圖； 圖5 A、5B、5C及5D係根據本發明之各個實施例具有垂 φ 直通道電晶體之記憶體裝置之截面圖； 圖ό圖解說明根據本發明一實施例具有垂直通道電晶體 之一記憶體裝置之佈局圖； 圖7及8係根據本發明實施例之記憶體單元及感測放大器 之電路圖；及 圖9係根據本發明一實施例之一字線驅動器控制電路之 一電路圖；及 圖1 〇係根據本發明實施例之一字線驅動器之電路圖。 【主要元件符號說明】 118689-990521.doc -23· 1333682 10 記憶體核心區域 11 反相器 12 反相器 13 反相器 100 基板 100' η型阱 101 源極區 101' η型阱 102 垂直通道層 103 没極區 104 n +型多晶碎問電極 104' 多晶碎問電極 111 源極區 112 通道區 113 >及極區 114 多晶妙問電極 201 源極/沒極區 202 通道區域 203 源極/没極區 204 多晶發閘電極 211 源極/汲極區 212 通道區 213 源極/汲極區 214 多晶碎問電極 118689-990521.doc -24- 1333682
300 基板 300' η-阱 301 源極/汲極層 302 垂直通道層 303 源極/汲極層 304 多晶碎間電極 3 11 源極/汲極層 312 垂直通道層 313 源極/汲極層 314 多晶破問電極 400 基板 401 源極/汲極層 402 垂直通道層 403 源極/汲極層 411 源極/沒極層 412 直通道層 413 源極/沒極層 414 多晶碎閘電極 118689-990521.doc ·25·

Claims (1)

  1. 十、申請專利範圍： 1. 一種半導體記憶體裝置，其包括： 一包括一記憶體核心區域及一周邊電路區域之基板；及 位於該基板之該記憶體核心區域中之一第一 NMOS垂 直通道電晶體，一第二NMOS垂直通道電晶體，及PMOS 垂直通道電晶體， 其中該等第一 NMOS垂直通道電晶體包括一包圍一垂 直p-通道區之p+多晶矽閘電極，該第二NMOS垂直通道 電晶體包括一包圍一垂直p -通道區之n+多晶石夕閘電極， 且該PMOS垂直通道電晶體包括一包圍一垂直η-通道區 之η+多晶矽閘電極，其中該第一 NMOS垂直通道電晶體 之一臨限電壓為正，而該第二NMOS及該PMOS垂直通道 電晶體之一臨限電壓為負，且其中該等第一 NMOS及 PMOS垂直通道電晶體可以在一CMOS運作模式運作。 2. 如請求項1之半導體記憶體裝置，其中該基板之該記憶 體核心區域包括一記憶體單元區及一用於存取該記憶體 早元區之控制電路區；及 其中該第一 NMOS垂直通道電晶體係位於該控制電路 區内，而該第二NMOS垂直通道電晶體係位於該記憶體 單元區内。 3. 如請求項2之半導體記憶體裝置，其中該第二NMOS垂直 電晶體係一包含於該記憶體單元區内之記憶體單元之選 擇電晶體。 4. 如請求項1之半導體記憶體裝置，進一步包括位於該基 118689-990521.doc 1333682 板之該周邊電路區域中之複數個NMOS平面通道電晶體 及複數個PMOS平面通道電晶體。 5. 如請求項4之半導體記憶體裝置，其中該等NMOS及 PMOS平面通道電晶體係與該等NMOS及PMOS垂直通道 電晶體共面。 6. 如請求項4之半導體記憶體裝置，其中該等NMOS及 PMOS平面通道電晶體相對於該等NMOS及PMOS垂直通 道電晶體係位於一抬高平面上。 7. 如請求項1之半導體記憶體裝置，進一步包括位於該基 板之該周邊電路區域中之複數個NMOS垂直通道電晶體 及複數個PMOS垂直通道電晶體。 8. 如請求項7之半導體記憶體裝置，其中該周邊電路區域 之該複數個NMOS垂直通道電晶體中之每一者均包括一 包圍一垂直P-通道區之P+多晶矽閘電極， 其中該周邊電路區域之該複數個NMOS垂直通道電晶 體包括一包圍一垂直P-通道區之P+多晶矽閘電極，且該 周邊電路區域之該複數個PMOS垂直通道電晶體包括一 包圍一垂直η-通道區之n+多晶矽閘電極，其中該周邊電 路區域之該複數個NMOS垂直通道電晶體之臨限電壓為 正，而該周邊電路區域之該複數個PMOS垂直通道電晶 體之臨限電壓為負，且其中該周邊電路區域之該複數個 NMOS及PMOS垂直通道電晶體可以在一 CMOS運作模式 運作。 9. 一種半導體記憶體裝置，其包括： [£_ ] 118689-990521.doc 1333682 複數個連接於一位元線與各自複數個字線之間的記憶 體單元，其中該複數個記憶體單元中之每一者均包括一 NMOS垂直通道選擇電晶體，其中該複數個NMOS垂直通 道選擇電晶體之每一者均包括一包園一垂直p -通道區之 n+多晶矽閘電極；及 一連接至該位元線並包括複數個NMOS垂直通道電晶 體及複數個PMOS垂直通道電晶體之感測放大器，其中 該複數個NMOS垂直通道電晶體中之每一者均包括一包 圍一垂直P-通道區之p+多晶矽閘電極，且該複數個 PMOS垂直通道電晶體中之每一者均包括·一包圍一垂直 η-通道區之n+多晶矽閘電極，其中該NMOS垂直通道電 晶體之一臨限電壓為正，而該複數個NMOS垂直通道選 擇電晶體之每一者及該PMOS垂直通道電晶體之臨限電 壓為負。 10.如請求項9之半導體記憶體裝置，進一步包括一連接至 該感測放大器之互補位元線，及複數個連接至該互補位 元線之互補記憶體單元。 11 ·如請求項10之半導體記憶體裝置，其中該等記憶體單元 與該等互補記憶體單元係位於該感測放大器之一相同側 上。 12. 如請求項10之半導體記憶體裝置，其中該等記憶體單元 及該等互補記憶體單元係位於該感測放大器之一對置側 上。 13. —種半導體記憶體裝置，其包括一運作地耦合至一半導f 118689-990521.doc 體基板上一行解碼器及一列解碼器之記憶體核心，該記 憶體核心包括： 複數個記憶體單元陣列，其佈置成列及行； 複數個字線驅動器，其位於各自毗鄰之記憶體單元陣 列之間的行中；及 複數個感測放大器，其位於各自毗鄰之記憶體單元陣 列之間的列中； 其中該等記憶體單元陣列中之每一者均包括複數個 NMOS垂直通道選擇電晶體，且該複數個]^]^[〇8垂直通道 選擇電晶體包括一包圍一垂直p_通道區之n+多晶矽閘電 極，其中該複數個NMOS垂直通道電晶體之臨限電壓為 正； 其中該等字線驅動器及感測放大器中之每一者均包括 複數個PMOS垂直通道電晶體及複數個nm〇S垂直通道電 晶體’其中該複數個NMOS垂直通道電晶體中之至少一 者包括一包圍一垂直P-通道區之P+多晶石夕閘電極，且該 複數個PMOS垂直通道電晶體中之至少一者包括一包圍 一垂直η-通道區之n+多晶矽閘電極，其中該nm〇S垂直 通道電晶體之一臨限電壓為正，而該PMOS垂直通道電 晶體之一臨限電壓為負。 14. 如請求項13之半導體記憶體裝置，其中該列解碼器及行 解碼器包括複數個NMOS平面通道電晶體及複數個PMOS 平面通道電晶體。 15. 如請求項13之半導體記憶體裝置，其中該列解碼器及行 118689-990521.doc 1333682 解碼器包括複數個NMOS垂直通道電晶體及複數個PMOS 垂直通道電晶體，其中該列解碼器及行解碼器之該複數 個NMOS垂直通道電晶體包括一包圍一垂直p-通道區之 P+多晶矽閘電極，且該列解碼器及行解碼器之該複數個 PMOS垂直通道電晶體包括一包圍一垂直η-通道區之n+ 多晶矽閘電極，其中該列解碼器及行解碼器之該複數個 NMOS垂直通道電晶體之臨限電壓為正，而該列解碼器 及行解碼器之該複數個PMOS垂直通道電晶體之臨限電 壓為負，且其中該列解碼器及行解碼器之該複數個 NMOS及PMOS垂直通道電晶體可以在一 CMOS運作模式 運作。
    118689-990521.doc
TW096106214A 2006-02-23 2007-02-16 Vertical channel transistors and memory devices including vertical channel transistors TWI333682B (en)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR20060017902 2006-02-23
US11/801,915 US7977736B2 (en) 2006-02-23 2007-02-08 Vertical channel transistors and memory devices including vertical channel transistors

Publications (2)

Publication Number Publication Date
TW200802718A TW200802718A (en) 2008-01-01
TWI333682B true TWI333682B (en) 2010-11-21

Family

ID=38613499

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096106214A TWI333682B (en) 2006-02-23 2007-02-16 Vertical channel transistors and memory devices including vertical channel transistors

Country Status (4)

Country Link
US (1) US7977736B2 (zh)
KR (1) KR100843710B1 (zh)
CN (1) CN101150132B (zh)
TW (1) TWI333682B (zh)

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100574317B1 (ko) * 2004-02-19 2006-04-26 삼성전자주식회사 게이트 구조물, 이를 갖는 반도체 장치 및 그 형성 방법
WO2009043044A1 (en) * 2007-09-28 2009-04-02 Maxim Integrated Products, Inc. A sampling device and circuit having a single voltage supply
JP2009094354A (ja) * 2007-10-10 2009-04-30 Toshiba Corp 不揮発性半導体記憶装置
KR100942961B1 (ko) * 2007-10-24 2010-02-17 주식회사 하이닉스반도체 주상 구조의 폴리실리콘 게이트전극을 구비한 반도체소자의제조 방법
US8183628B2 (en) 2007-10-29 2012-05-22 Unisantis Electronics Singapore Pte Ltd. Semiconductor structure and method of fabricating the semiconductor structure
KR100908819B1 (ko) * 2007-11-02 2009-07-21 주식회사 하이닉스반도체 수직채널트랜지스터를 구비한 반도체소자 및 그 제조 방법
US8598650B2 (en) 2008-01-29 2013-12-03 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
WO2009096001A1 (ja) * 2008-01-29 2009-08-06 Unisantis Electronics (Japan) Ltd. 半導体記憶装置およびメモリ混載半導体装置、並びにそれらの製造方法
US8188537B2 (en) * 2008-01-29 2012-05-29 Unisantis Electronics Singapore Pte Ltd. Semiconductor device and production method therefor
JP5317343B2 (ja) 2009-04-28 2013-10-16 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
KR101559063B1 (ko) * 2009-02-02 2015-10-08 삼성전자주식회사 반도체 소자의 제조 방법
JP5356970B2 (ja) * 2009-10-01 2013-12-04 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置
CN101777564B (zh) * 2009-12-24 2011-06-15 中国科学院上海微系统与信息技术研究所 一种具有垂直栅结构的soi cmos器件
WO2011111662A1 (ja) * 2010-03-08 2011-09-15 日本ユニサンティスエレクトロニクス株式会社 固体撮像装置
US8487357B2 (en) 2010-03-12 2013-07-16 Unisantis Electronics Singapore Pte Ltd. Solid state imaging device having high sensitivity and high pixel density
JP5066590B2 (ja) 2010-06-09 2012-11-07 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置とその製造方法
JP5087655B2 (ja) 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US20120168819A1 (en) * 2011-01-03 2012-07-05 Fabio Alessio Marino Semiconductor pillar power MOS
US9673102B2 (en) 2011-04-01 2017-06-06 Micron Technology, Inc. Methods of forming vertical field-effect transistor with self-aligned contacts for memory devices with planar periphery/array and intermediate structures formed thereby
US9401436B2 (en) 2011-05-05 2016-07-26 Qualcomm Incorporated Multiple control transcap variable capacitor
KR101893848B1 (ko) 2011-06-16 2018-10-04 삼성전자주식회사 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법
US8564034B2 (en) 2011-09-08 2013-10-22 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8669601B2 (en) 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US8518775B2 (en) * 2011-10-03 2013-08-27 Globalfoundries Singapore Pte. Ltd. Integration of eNVM, RMG, and HKMG modules
KR20130044713A (ko) * 2011-10-24 2013-05-03 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법
US8916478B2 (en) 2011-12-19 2014-12-23 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8772175B2 (en) 2011-12-19 2014-07-08 Unisantis Electronics Singapore Pte. Ltd. Method for manufacturing semiconductor device and semiconductor device
US8748938B2 (en) 2012-02-20 2014-06-10 Unisantis Electronics Singapore Pte. Ltd. Solid-state imaging device
US8699255B2 (en) * 2012-04-01 2014-04-15 Nanya Technology Corp. Memory array with hierarchical bit line structure
JP6100071B2 (ja) * 2012-04-30 2017-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2015147866A1 (en) * 2014-03-28 2015-10-01 Intel Corporation Selectively regrown top contact for vertical semiconductor devices
TWI566332B (zh) * 2014-06-10 2017-01-11 旺宏電子股份有限公司 記憶體裝置及其製造方法
KR20160000294A (ko) * 2014-06-24 2016-01-04 에스케이하이닉스 주식회사 수직 채널을 갖는 반도체 장치, 그를 포함하는 저항 메모리 장치 및 그 제조방법
US9496256B2 (en) * 2014-07-18 2016-11-15 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device including a vertical gate-all-around transistor and a planar transistor
US11018235B2 (en) * 2016-06-13 2021-05-25 Imec Vzw Vertically stacked semiconductor devices having vertical channel transistors
US11081398B2 (en) 2016-12-29 2021-08-03 Globaleoundries U.S. Inc. Method and structure to provide integrated long channel vertical FinFet device
US10014409B1 (en) * 2016-12-29 2018-07-03 Globalfoundries Inc. Method and structure to provide integrated long channel vertical FinFET device
US10340267B1 (en) * 2017-12-29 2019-07-02 Micron Technology, Inc. Semiconductor devices including control logic levels, and related memory devices, control logic assemblies, electronic systems, and methods
US10297290B1 (en) 2017-12-29 2019-05-21 Micron Technology, Inc. Semiconductor devices, and related control logic assemblies, control logic devices, electronic systems, and methods
US10366983B2 (en) 2017-12-29 2019-07-30 Micron Technology, Inc. Semiconductor devices including control logic structures, electronic systems, and related methods
US11848048B2 (en) * 2021-11-30 2023-12-19 Micron Technology, Inc. Memory device decoder configurations

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6366789A (ja) * 1986-09-09 1988-03-25 Mitsubishi Electric Corp Ｃｍｏｓ行デコ−ダ回路
US5202855A (en) * 1991-01-14 1993-04-13 Motorola, Inc. DRAM with a controlled boosted voltage level shifting driver
US5323351A (en) * 1992-06-10 1994-06-21 Nexcom Technology, Inc. Method and apparatus for programming electrical erasable programmable read-only memory arrays
US5416043A (en) * 1993-07-12 1995-05-16 Peregrine Semiconductor Corporation Minimum charge FET fabricated on an ultrathin silicon on sapphire wafer
US5872374A (en) * 1996-03-29 1999-02-16 Motorola, Inc. Vertical semiconductor device
US6424016B1 (en) * 1996-05-24 2002-07-23 Texas Instruments Incorporated SOI DRAM having P-doped polysilicon gate for a memory pass transistor
US6404670B2 (en) 1996-05-24 2002-06-11 Uniram Technology, Inc. Multiple ports memory-cell structure
US5864158A (en) * 1997-04-04 1999-01-26 Advanced Micro Devices, Inc. Trench-gated vertical CMOS device
KR100275725B1 (ko) * 1997-12-27 2000-12-15 윤종용 트리플웰 구조를 갖는 반도체 메모리 장치 및 그 제조방법
JP3727191B2 (ja) * 1999-02-18 2005-12-14 松下電器産業株式会社 半導体記憶装置
JP3453552B2 (ja) * 2000-08-31 2003-10-06 松下電器産業株式会社 半導体記憶装置
US6531727B2 (en) * 2001-02-09 2003-03-11 Micron Technology, Inc. Open bit line DRAM with ultra thin body transistors
JP4928675B2 (ja) * 2001-03-01 2012-05-09 エルピーダメモリ株式会社 半導体装置
US6734510B2 (en) * 2001-03-15 2004-05-11 Micron Technology, Ing. Technique to mitigate short channel effects with vertical gate transistor with different gate materials
US6549476B2 (en) * 2001-04-09 2003-04-15 Micron Technology, Inc. Device and method for using complementary bits in a memory array
KR100386452B1 (ko) 2001-06-27 2003-06-02 주식회사 하이닉스반도체 반도체 장치의 제조방법
JP2003133437A (ja) * 2001-10-24 2003-05-09 Hitachi Ltd 半導体装置の製造方法および半導体装置
KR100474850B1 (ko) 2002-11-15 2005-03-11 삼성전자주식회사 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법
KR100521377B1 (ko) 2003-02-21 2005-10-12 삼성전자주식회사 핀 전계효과 트랜지스터의 형성방법
US7335934B2 (en) * 2003-07-22 2008-02-26 Innovative Silicon S.A. Integrated circuit device, and method of fabricating same
KR100576361B1 (ko) 2004-03-23 2006-05-03 삼성전자주식회사 3차원 시모스 전계효과 트랜지스터 및 그것을 제조하는 방법

Also Published As

Publication number Publication date
US7977736B2 (en) 2011-07-12
KR20070087497A (ko) 2007-08-28
KR100843710B1 (ko) 2008-07-04
CN101150132B (zh) 2011-12-07
US20070252196A1 (en) 2007-11-01
TW200802718A (en) 2008-01-01
CN101150132A (zh) 2008-03-26

Similar Documents

Publication Publication Date Title
TWI333682B (en) Vertical channel transistors and memory devices including vertical channel transistors
JP6517720B2 (ja) 半導体記憶装置
US7164596B1 (en) SRAM cell with column select line
KR101088954B1 (ko) 프로그램이 가능한 비휘발성 메모리
US7982252B2 (en) Dual-gate non-volatile ferroelectric memory
KR102431833B1 (ko) 반도체 메모리 소자, 이의 구동 방법 및 이의 제조 방법
EP1308959B1 (en) Ferroelectric semiconductor memory
US20170098474A1 (en) Fully Depleted Silicon On Insulator Flash Memory Design
US7583524B2 (en) Nonvolatile semiconductor memory device
US8274810B2 (en) Semiconductor memory device comprising transistor having vertical channel structure
JP2003092364A (ja) 半導体記憶装置
JP2003217280A (ja) 半導体記憶装置
JP4083160B2 (ja) 半導体記憶装置およびｆｂｃメモリセルの駆動方法
TW201013697A (en) Semiconductor memory device and driving method thereof
US20070153620A1 (en) Nonvolatile semiconductor memory device
KR101095730B1 (ko) 앤티퓨즈를 기반으로 하는 반도체 메모리 장치
JP2007157257A (ja) 不揮発性半導体記憶装置
US9825096B2 (en) Resistance change memory, method of manufacturing resistance change memory, and FET
JP2009230834A (ja) 強誘電体メモリセルおよび強誘電体メモリ
KR20070071611A (ko) 비휘발성 반도체 메모리 장치
JP2002198499A (ja) 半導体記憶装置
JP2010153032A (ja) 半導体記憶装置
US20120081968A1 (en) N well implants to separate blocks in a flash memory device
JP2003187581A (ja) 半導体記憶装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees