KR20070087497A - 수직 채널 구조의 트랜지스터를 구비하는 반도체 메모리장치 - Google Patents

수직 채널 구조의 트랜지스터를 구비하는 반도체 메모리장치 Download PDF

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Abstract

본 발명은 수직 채널 구조의 트랜지스터를 구비하는 반도체 메모리 장치를 공개한다. 이 장치는 데이터를 저장하는 메모리 셀 어레이를 구비하며, 메모리 셀 어레이는 기판 상에 형성된 제1형의 소스/드레인, 기판 상에 수직으로 형성된 제2형의 채널, 채널의 상부에 형성된 제1형의 드레인/소스, 및 채널과 절연되며 채널의 외부에 형성된 제1형의 게이트를 구비하는 제1NMOS트랜지스터, 기판 상에 형성된 제1형의 소스/드레인, 기판 상에 수직으로 형성된 제2형의 채널, 채널의 상부에 형성된 제1형의 드레인/소스, 및 채널과 절연되며 채널의 외부에 형성된 제3형의 게이트를 구비하는 제2NMOS트랜지스터, 및 기판 상에 형성된 제3형의 소스/드레인, 기판 상에 수직으로 형성된 제4형의 채널, 채널의 상부에 형성된 제3형의 드레인/소스, 및 채널과 절연되며 채널의 외부에 형성된 제1형의 게이트를 구비하는 PMOS트랜지스터를 구비하며, 제2NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 제1NMOS트랜지스터 및 제1PMOS트랜지스터의 문턱전압이 네거티브 값을 가진다. 따라서, 수직 채널 구조를 가지는 MOS트랜지스터들이 적용되어 레이아웃 면적을 축소할 수 있으며, 제어가 간단하며 안정적인 동작이 가능하게 된다.

Description

수직 채널 구조의 트랜지스터를 구비하는 반도체 메모리 장치{Semiconductor memory device comprising transistor of vertical channel structure}
도1a, b는 종래의 수직 채널 구조를 가지는 NMOS트랜지스터 및 PMOS트랜지스터의 구조를 나타내는 것이다.
도2는 종래의 수평 채널 구조를 가지는 NMOS트랜지스터 및 PMOS트랜지스터의 구조를 나타내는 것이다.
도3은 본 발명의 MOS트랜지스터의 실시예의 구조를 나타내는 것이다.
도4는 본 발명의 반도체 메모리 장치의 제1실시예의 MOS트랜지스터의 구조를 나타내는 것이다.
도5는 본 발명의 반도체 메모리 장치의 제2실시예의 MOS트랜지스터의 구조를 나타내는 것이다.
도6은 본 발명의 반도체 메모리 장치의 제3실시예의 MOS트랜지스터의 구조를 나타내는 것이다.
도7은 본 발명의 반도체 메모리 장치의 제4실시예의 MOS트랜지스터의 구조를 나타내는 것이다.
도8은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 것이다.
도9는 도8에 나타낸 메모리 셀 어레이의 일부의 일실시예의 구성을 나타내는 것이다.
도10은 도8에 나타낸 메모리 셀 어레이의 일부의 다른 실시예의 구성을 나타내는 것이다.
도11은 도8에 나타낸 접합부의 드라이버의 실시예의 회로도이다.
도12는 도8에 나타낸 서브 워드 라인 드라이버의 드라이버의 실시예의 구성을 나타내는 것이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 수직 채널 구조를 가지는 MOS 트랜지스터를 구비하는 반도체 메모리 장치에 관한 것이다.
종래의 수직 채널 구조를 가지는 MOS(Metal-Oxide Semiconductor) 트랜지스터는 수평 채널 구조를 가지는 MOS트랜지스터에 비해서 단위 면적당 많은 개수를 집적화하는 것이 가능하다.
그래서, 수직 채널 구조를 가지는 MOS트랜지스터를 반도체 메모리 장치에 적용하여 집적도를 증가시키기 위한 시도가 계속적으로 이루어지고 있다.
도1a, b는 종래의 수직 채널 구조를 가지는 NMOS트랜지스터 및 PMOS트랜지스터의 구조를 나타내는 것으로, NMOS트랜지스터(NMOS)는 p형 반도체 기판(100)상에 형성된 n+형의 소스(또는 드레인)(101), p형 반도체 기판(100)상에 형성된 p형의 채널(102), 채널(102)의 상부에 형성된 n+형의 드레인(또는 소스)(103), 채널(102) 와 절연되게 채널(102)를 둘러싸면서 형성된 n+형의 게이트(104)를 구비하여 구성되어 있다.
PMOS트랜지스터(PMOS)는 p형 반도체 기판(100)상에 n-웰(101)을 형성하고, n-웰(101)상에 형성된 p+형의 소스(또는 드레인)(111), n-웰(101)상에 형성된 n형의 채널(112), 채널(112)의 상부에 형성된 p+형의 드레인(또는 소스)(113), 채널(112)와 절연되게 채널(112)를 둘러싸면서 형성된 n+형의 게이트(114)를 구비하여 구성되어 있다.
도2는 종래의 수평 채널 구조를 가지는 NMOS트랜지스터 및 PMOS트랜지스터의 구조를 나타내는 것으로, NMOS트랜지스터(NMOS)는 p형 반도체 기판(100)내에 서로 분리되어 형성된 n+형의 소스(또는 드레인)(201) 및 드레인(또는 소스)(203), 소스 및 드레인(201, 203)의 사이에 형성된 p형 채널(202), 채널(204)의 상부에 채널(204)과 절연되게 형성된 n+형의 게이트(204)를 구비하여 구성되어 있다. PMOS트랜지스터(PMOS)는 p형 반도체 기판(100)상에 n-웰(101), n-웰(101)내에 서로 분리되어 형성된 p+형의 소스(또는 드레인)(211) 및 드레인(또는 소스)(213), 소스 및 드레인(211, 213)의 사이에 형성된 n형 채널(212), 채널(212)의 상부에 채널(212)과 절연되게 형성된 n+형의 게이트(214)를 구비하여 구성되어 있다.
그리고, 도1a, b 및 도2에 나타낸 NMOS트랜지스터들은 p형으로 형성된 채널(102, 202)에 불순물을 주입하여 문턱전압을 조절하고, PMOS트랜지스터들은 n형으로 형성된 채널(112, 212)에 불순물을 주입하여 문턱전압을 조절하게 된다.
그러나, 도2에 나타낸 수평 채널 구조를 가지는 MOS트랜지스터들은 수평 채 널 구조를 가지기 때문에 불순물을 주입하면 채널의 표면에 불순물이 골고루 주입되어 불순물의 농도에 따라 원하는 정확한 문턱전압을 가지도록 조절하는 것이 가능한 반면에, 도1a, b에 나타낸 수직 채널 구조를 가지는 MOS트랜지스터들은 수직 채널 구조를 가지기 때문에 불순물을 주입하면 채널의 상부와 하부에 불순물이 골고루 주입되지 않게 되고, 이에 따라 채널 영역의 상부와 하부의 불순물의 농도가 불균일하게 되어 원하는 정확한 문턱전압을 가지도록 조절하는 것이 어렵다.
그래서, 도1a, b에 나타낸 종래의 수직 채널 구조를 가지는 NMOS트랜지스터(NMOS)와 PMOS트랜지스터(PMOS)는 p형으로 형성된 채널 및 n형으로 형성된 채널에 불순물을 주입하지 않고 그대로 사용하기도 한다. 즉, NMOS트랜지스터(NMOS)와 PMOS트랜지스터(PMOS)의 문턱전압을 조절하지 않고 사용하기도 한다.
그런데, 도2에 나타낸 NMOS트랜지스터와 PMOS트랜지스터의 문턱전압이 각각 0.5V와 -0.5V정도의 값을 가지는 것에 반해, 수직 채널 구조를 가지는 NMOS트랜지스터와 PMOS트랜지스터의 채널에 불순물을 주입하지 않게 되면 문턱전압이 각각 -0.4V와 -0.8V의 네거티브 전압을 가지게 된다.
따라서, 수직 채널 구조를 가지는 NMOS트랜지스터와 PMOS트랜지스터를 반도체 메모리 장치에 그대로 적용하게 되면 수직 채널 구조를 가지는 PMOS트랜지스터의 경우에는 일반적인 수평 채널 구조를 가지는 PMOS트랜지스터의 문턱전압과 유사한 네거티브 전압을 가지기 때문에 수직 채널 구조를 가지는 PMOS트랜지스터의 게이트로 인가되는 제어 전압을 달리하여 인가할 필요가 없으나, NMOS트랜지스터의 경우에는 일반적인 수평 채널 구조를 가지는 NMOS트랜지스터의 문턱전압이 포지티 브 전압을 가지는 것에 비해 네거티브 전압을 가지기 때문에 수직 채널 구조를 가지는 NMOS트랜지스터의 게이트로는 별도의 제어 전압을 인가해 주어야 한다는 문제가 있다.
예를 들어, 수평 채널 구조를 가지는 NMOS트랜지스터의 문턱전압이 0.5V이고, 소스로 접지전압이 인가되는 경우에 게이트로 0.5V이상의 전압이 인가되면 온되나, 수직 채널 구조를 가지는 NMOS트랜지스터의 문턱전압이 -0.4V이고, 소스로 접지전압이 인가되는 경우에는 게이트로 -0.4V이상의 전압이 인가되면 온되므로 0V의 전압이 인가되는 경우에도 온된다. 따라서, NMOS트랜지스터의 게이트로 인가되는 전압이 접지전압 레벨에서 전원전압 레벨로 천이한다면 수직 채널 구조를 가지는 NMOS트랜지스터는 항상 문턱전압이상의 전압이 인가되므로 항상 온되게 된다. 따라서, NMOS트랜지스터를 오프하기 위하여는 -0.4V보다 낮은 레벨의 네거티브 전압을 인가해주어야 한다.
본 발명의 목적은 채널에 불순물을 주입하지 않더라도 수평 채널 구조를 가지는 NMOS트랜지스터의 문턱전압과 유사한 문턱전압을 가지도록 하는 것이 가능한 수직 채널 구조를 가지는 MOS트랜지스터를 제공하는데 있다.
본 발명의 다른 목적은 상기 목적을 달성하기 위한 MOS트랜지스터를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 MOS트랜지스터는 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1도전형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하고, 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 장치는 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 NMOS트랜지스터, 및 상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 PMOS트랜지스터를 구비하며, 상기 NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 PMOS트랜지스터의 문턱전압이 네거티브 값을 가지며, 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형이고, 상기 제4형은 n형인 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태는 데이터를 저장하는 메모리 셀 어레이를 구비하며, 상기 메모리 셀 어레이는 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 제1NMOS트랜지스터, 상기 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 제2NMOS트랜지스터, 및 상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 PMOS트랜지스터를 구비하며, 상기 제2NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제1NMOS트랜지스터 및 제1PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2형태는 데이터를 저장하는 메모리 셀 어레이를 구비하며, 상기 메모리 셀 어레이는 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 제1NMOS트랜지스터, 및 상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 상기 제1형의 게이트를 구비하는 제1PMOS트랜지스터를 구비하며, 상기 제1NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제1PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치의 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형이고, 상기 제4형은 n형인 것을 특징으로 한다.
상기 제1 및 제2형태의 반도체 메모리 장치는 상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 제어하는 주변 회로를 추가적으로 구비하며, 일실시예로서, 상기 주변 회로는 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 제3(제2)NMOS트랜지스터, 및 상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 제2PMOS트랜지스터를 구비하며, 상기 제3(제2)NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제2PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 한다. 다른 실시예로서, 상기 주변 회로는 상기 기판 상에 형성된 상기 제1형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지는 제3(제2)NMOS트랜지스터, 및 상기 기판 상에 형성된 상기 제3형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상기 채널과 절연되고 상기 채널상에 형성된 제1형의 게이트를 가지는 제2PMOS트랜지스터를 구비하고, 상기 제3(제2)NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제2PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제3형태는 서브 워드 라인과 비트 라인쌍사이에 연결된 제1NMOS트랜지스터를 구비한 메모리 셀, 및 상기 비트 라인쌍과 연결되는 센스 비트 라인쌍사이에 직렬 연결된 2개의 제2NMOS트랜지스터들과 상기 센스 비트 라인쌍이에 직렬 연결된 제1PMOS트랜지스터들을 구비하고, 상기 센스 비트 라인쌍의 데이터를 증폭하는 센스 증폭기를 구비하는 메모리 셀 어레이를 구비하고, 상기 제1NMOS트랜지스터는 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지고, 상기 제2NMOS트랜지스터는 상기 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고, 상기 제1PMOS트랜지스터는 상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며, 상기 제2NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제1NMOS트랜지스터 및 상기 제1PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제4형태는 서브 워드 라인과 비트 라인쌍사이에 연결된 제1NMOS트랜지스터를 구비한 메모리 셀, 및 상기 비트 라인쌍과 연결되는 센스 비트 라인쌍사이에 직렬 연결된 2개의 제2NMOS트랜지스터들과 상기 센스 비트 라인쌍이에 직렬 연결된 제1PMOS트랜지스터 들을 구비하고, 상기 센스 비트 라인쌍의 데이터를 증폭하는 센스 증폭기를 구비하는 메모리 셀 어레이를 구비하고, 상기 제1 및 제2NMOS트랜지스터 각각은 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고, 상기 제1PMOS트랜지스터는 상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며, 상기 제1 및 제2NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제1PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 한다.
상기 제3형태 및 제4형태의 상기 반도체 메모리 장치의 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형이고, 상기 제4형은 n형인 것을 특징으로 한다.
상기 제3형태 및 제4형태의 상기 반도체 메모리 장치의 상기 메모리 셀 어레이는 워드 라인 선택신호를 구동하기 위한 제3NMOS트랜지스터와 제2PMOS트랜지스터를 구비하는 워드 라인 선택신호 드라이버, 및 메인 워드 라인 선택신호와 상기 워드 라인 선택신호 드라이버로부터 출력되는 신호를 조합하여 상기 서브 워드 라인을 선택하는 제4NMOS트랜지스터와 제3PMOS트랜지스터를 구비하는 서브 워드 라인 드라이버를 구비하는 메모리 셀 어레이를 추가적으로 구비하고, 상기 제3, 제4NMOS트랜지스터들 각각은 상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고, 상기 제2, 제3PMOS트랜지스터들 각각은 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며, 상기 제3, 제4NMOS트랜지스터들의 문턱전압이 포지티브 값을 가지고, 상기 제2, 제3PMOS트랜지스터들의 문턱전압이 네거티브 값을 가지는 것을 특징으로 한다.
상기 제3형태 및 상기 제4형태의 상기 반도체 메모리 장치의 상기 메모리 셀 어레이는 상기 비트 라인쌍과 상기 센스 비트 라인쌍사이에 데이터를 전송하는 제5NMOS트랜지스터들을 구비하는 아이솔레이션 게이트, 상기 센스 비트 라인쌍사이에 연결되어 상기 센스 비트 라인쌍을 프리차지 전압 레벨로 프리차지하는 제6NMOS트랜지스터들을 구비하는 프리차지 회로, 및 컬럼 선택신호에 응답하여 상기 센스 비트 라인쌍과 데이터 라인쌍사이에 데이터를 전송하는 제7NMOS트랜지스터들을 구비하는 컬럼 선택 게이트를 추가적으로 구비하며, 상기 제5, 제6 및 제7NMOS트랜지스터들 각각은 상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고, 상기 제5, 제6 및 제7NMOS트랜지스터의 문턱전압이 포지티브 값을 가지는 것을 특징으로 한다.
상기 제3형태 및 상기 제4형태의 상기 반도체 메모리 장치는 로우 어드레스중의 일부 비트를 디코딩하여 상기 워드 라인 선택신호를 발생하고, 상기 로우 어드레스중의 상기 일부 비트를 제외한 나머지 비트를 디코딩하여 상기 메인 워드 라인 선택신호를 발생하는 제8NMOS트랜지스터와 제4PMOS트랜지스터를 구비하는 로우 디코더, 및 컬럼 어드레스를 디코딩하여 상기 컬럼 선택신호를 발생하는 제9NMOS트랜지스터와 제5PMOS트랜지스터를 구비하는 컬럼 디코더를 구비하는 주변회로를 추가적으로 구비하고, 일실시예로서 상기 제8, 제9NMOS트랜지스터 각각은 상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고, 상기 제4, 제5PMOS트랜지스터 각각은 상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며, 상기 제8, 제9NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제4, 제5PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 한다. 다른 실시예로서, 상기 제8, 제9NMOS트랜지스터 각각은 상기 기판 상에 형성된 상기 제1형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지고, 상기 제4, 제5PMOS트랜지스터 각각은 상기 기판 상에 형성된 상기 제3형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상 기 채널과 절연되고 상기 채널상에 형성된 제1형의 게이트를 가지며, 상기 제8, 제9NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제4, 제5PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 한다.
상기 제3형태 및 제4형태의 상기 반도체 메모리 장치는 상기 메모리 셀 어레이로/로부터의 데이터의 입/출력을 제어하기 위하여 상기 로우 디코더 및 상기 컬럼 디코더를 제어하는 제10NMOS트랜지스터와 제6PMOS트랜지스터를 구비하는 제어부를 추가적으로 구비하며, 일실시예로서, 상기 제10NMOS트랜지스터는 상기 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고, 상기 제6PMOS트랜지스터는 상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며, 상기 제10NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제6PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 한다. 다른 실시예로서, 상기 제10NMOS트랜지스터는 상기 기판 상에 형성된 상기 제1형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지고, 상기 제6PMOS트랜지스터는 상기 기판 상에 형성된 상기 제3형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상기 채널과 절연되고 상기 채널상에 형성된 제1형의 게이트를 가지며, 상기 제10NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제6PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하면 본 발명의 MOS트랜지스터 및 이를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도3은 본 발명의 MOS트랜지스터의 실시예의 구조를 나타내는 것으로, 도3에 나타낸 NMOS트랜지스터(NMOS)는 도1에 나타낸 NMOS트랜지스터와 동일한 구조를 가지며, 소스, 드레인, 및 채널은 도1에 나타낸 NMOS트랜지스터의 소스, 드레인, 및 채널과 동일하게 형성되나, 게이트(104’)는 p+형으로 형성된다. PMOS트랜지스터(PMOS)는 도1에 나타낸 PMOS트랜지스터와 동일하게 형성되어 구성된다.
도3에서, NMOS트랜지스터(NMOS)의 게이트(104’)는 폴리실리콘으로 구성될 수 있다.
도3에 나타낸 NMOS트랜지스터(NMOS') 및 PMOS트랜지스터(PMOS)는 0.6V, -0.8V정도의 문턱전압을 가지게 된다.
즉, 도1에 나타낸 수직 채널 구조를 가지는 MOS트랜지스터는 수평 채널 구조를 가지는 MOS트랜지스터와 유사한 문턱전압을 가지게 된다.
일반적인 수평 채널 구조를 가지는 MOS트랜지스터(NMOS')의 문턱전압(Vth)은 아래의 식으로 나타낼 수 있다.
Vth = Φms - Qi/Ci - Qd/Ci + 2ΦF
상기 식에서, Φms는 폴리 실리콘 게이트와 채널사이의 일함수 차를, Ci는 절연체(옥사이드)의 단위 면적당 캐패시터를, Qd는 채널의 공핍 영역에서 단위 면적당 전하를, Qi는 채널의 반전 영역에서 단위 면적당 전하를, ΦF 는 채널의 페르미 준위를 각각 나타낸다. 옥사이드는 게이트와 채널사이를 절연하기 위하여 사용되는 절연체를 말한다.
상기 식에서, 게이트가 n+형으로 구성되는 경우와 게이트 영역이 p+형으로 구성되는 경우의 Φms는 약 1V의 차이를 가진다. 그리고, 게이트가 n+형으로 구성되는 경우와 게이트가 p+형으로 구성되는 경우에 채널을 동일하게 p형으로 구성하게 되면 문턱전압 계산시에 Qi/Ci, Qd/Ci, 및 2ΦF에 대한 값은 동일하므로 고려하지 않아도 되고, Φms에 대한 값만을 고려하면 된다.
따라서, 게이트가 n+형으로 구성되는 경우와 게이트가 p+형으로 구성되는 경우의 문턱전압(Vth) 또한 약 1V의 차이를 가지게 된다.
그래서, 게이트가 n+형으로 구성되는 경우의 문턱전압이 -0.4V정도를 가진다면, 게이트가 p+형으로 구성되는 경우의 문턱전압은 0.6V정도가 된다. 이는 수평 채널 구조를 가지는 NMOS트랜지스터의 문턱전압과 유사한 문턱전압이다.
도시하지는 않았지만, 수직 채널 구조를 가지는 PMOS트랜지스터는 도1에 나타낸 PMOS트랜지스터의 게이트와 달리 게이트가 p+형으로 구성되면 0.2V정도의 문턱전압을 가지게 된다.
도4는 본 발명의 반도체 메모리 장치의 제1실시예의 MOS트랜지스터의 구조를 나타내는 것으로, 메모리 셀 어레이 영역(AA) 및 주변 회로 영역(AB)으로 이루어지고, 메모리 셀 어레이 영역(AA)는 메모리 셀 영역(AC)과 워드 라인 드라이버 및 센 스 증폭기 영역(AD)으로 이루어진다.
도4에서, 메모리 셀 어레이 영역(AA)의 메모리 셀 영역(AC)는 도1에 나타낸 수직 채널 구조의 네거티브 문턱전압을 가지는 NMOS트랜지스터(NMOS1)를 구비하여 구성되고, 워드 라인 드라이버 및 센스 증폭기 영역(AD)은 도3에 나타낸 수직 채널 구조의 포지티브 문턱전압을 가지는 NMOS트랜지스터(NMOS2) 및 도3에 나타낸 수직 채널 구조의 네거티브 문턱전압을 가지는 PMOS트랜지스터(PMOS1)를 구비하여 구성되어 있다. 그리고, 주변 회로 영역(AB)는 도2에 나타낸 수평 채널 구조의 포지티브 문턱전압을 가지는 NMOS트랜지스터(NMOS3) 및 도2에 나타낸 수평 채널 구조의 네거티브 문턱전압을 가지는 PMOS트랜지스터(PMOS2)를 구비하여 구성되어 있다.
워드 라인 드라이버 및 센스 증폭기 영역(AD)의 NMOS트랜지스터(NMOS2)와 PMOS트랜지스터(PMOS1)의 문턱전압이 각각 포지티브와 네거티브 값을 가지므로 NMOS트랜지스터(NMOS2)의 게이트로 종래의 수평 채널 구조의 NMOS트랜지스터의 게이트로 인가되는 전압과 다른 별도의 제어전압을 인가할 필요가 없다.
따라서, 본 발명의 반도체 메모리 장치는 메모리 셀 어레이 영역(AA)에 수직 채널 구조를 가지는 MOS트랜지스터들을 적용함으로써 레이아웃 면적을 줄일 수 있으며, 워드 라인 드라이버 및 센스 증폭기 영역(AD)의 수직 채널 구조를 가지는 NMOS트랜지스터 및 PMOS트랜지스터(PMOS1)의 문턱전압이 종래의 수평 채널 구조를 가지는 NMOS트랜지스터 및 PMOS트랜지스터의 문턱전압과 유사하게 됨으로 인해서 제어가 간단하게 된다.
도5는 본 발명의 반도체 메모리 장치의 제2실시예의 MOS트랜지스터의 구조를 나타내는 것으로, 메모리 셀 어레이 영역(AA)은 도4의 메모리 셀 어레이 영역(AA)의 MOS트랜지스터의 구조와 동일한 구조를 가지나, 주변 회로 영역(AB')은 도4의 주변 회로 영역(AB)의 MOS트랜지스터의 구조와 다른 구조를 가지고 구성되어 있다.
도5의 주변 회로 영역(AB')의 NMOS트랜지스터(NMOS4) 및 PMOS트랜지스터(PMOS3)는 메모리 셀 어레이 영역(AA)의 NMOS트랜지스터(NMOS2) 및 PMOS트랜지스터(PMOS1)과 동일한 구조 및 문턱전압을 가진다.
도5에 나타낸 바와 같은 구조를 가지는 반도체 메모리 장치는 모든 영역들(AA, AB')의 MOS트랜지스터들이 수직 채널 구조를 가지므로 도4에 나타낸 반도체 메모리 장치에 비해서 레이아웃 면적을 더 줄이는 것이 가능하다. 또한, 워드 라인 드라이버 및 센스 증폭기 영역(AD) 및 주변 회로 영역(AB')의 수직 채널 구조를 가지는 NMOS트랜지스터 및 PMOS트랜지스터(PMOS1)의 문턱전압이 종래의 수평 채널 구조를 가지는 NMOS트랜지스터 및 PMOS트랜지스터의 문턱전압과 유사하게 됨으로 인해서 제어가 간단하게 된다.
도4 및 도5에 나타낸 반도체 메모리 장치는 메모리 셀 영역(AC)에 NMOS트랜지스터(NMOS1)를 사용하여 메모리 셀을 구성함으로써 NMOS트랜지스터(NMOS1)가 문턱전압보다 낮은 네거티브 전압에 응답하여 오프되고, 문턱전압보다 높은 레벨의 전압에 응답하여 온되게 한다.
도6은 본 발명의 반도체 메모리 장치의 제3실시예의 MOS트랜지스터의 구조를 나타내는 것으로, 메모리 셀 어레이 영역(AA)의 메모리 셀 영역(AC)은 도3에 나타낸 수직 채널 구조의 포지티브 문턱전압을 가지는 NMOS트랜지스터(NMOS1')를 구비 하여 구성되고, 워드 라인 드라이버 및 센스 증폭기 영역(AD)과 주변 회로 영역(AB)은 도4와 동일한 MOS트랜지스터들을 구비하여 구성되어 있다.
도6에 나타낸 바와 같은 구조를 가지는 반도체 메모리 장치는 메모리 셀 영역(AC'), 및 워드 라인 드라이버 및 센스 증폭기 영역(AD)의 NMOS트랜지스터들(NMOS1', NMOS2)와 PMOS트랜지스터(PMOS1)의 문턱전압이 각각 포지티브와 네거티브 값을 가지므로 NMOS트랜지스터(NMOS2)의 게이트로 종래의 수평 채널 구조의 NMOS트랜지스터의 게이트로 인가되는 전압과 동일한 전압을 인가하면 된다.
도7은 본 발명의 반도체 메모리 장치의 제4실시예의 MOS트랜지스터의 구조를 나타내는 것으로, 메모리 셀 어레이 영역(AA) 및 주변 회로 영역(AB)으로 이루어지고, 메모리 셀 어레이 영역(AA)는 메모리 셀 영역(AC)과 워드 라인 드라이버 및 센스 증폭기 영역(AD)으로 이루어진다.
도7에서, 메모리 셀 어레이 영역(AA)의 메모리 셀 영역(AC)은 도3에 나타낸 수직 채널 구조의 포지티브 문턱전압을 가지는 NMOS트랜지스터(NMOS1')를 구비하여 구성되고, 워드 라인 드라이버 및 센스 증폭기 영역(AD)과 주변 회로 영역(AB)은 도5와 동일한 MOS트랜지스터들을 구비하여 구성되어 있다.
도6 및 도7에 나타낸 반도체 메모리 장치는 도4 및 도5에 나타낸 반도체 메모리 장치와 마찬가지로 레이아웃 면적을 줄이는 것이 가능하고, 제어가 간단하게 된다.
또한, 도6 및 도7에 나타낸 반도체 메모리 장치는 메모리 셀 영역(AC)에 NMOS트랜지스터(NMOS1)를 사용하여 메모리 셀을 구성함으로써 NMOS트랜지스 터(NMOS1)가 포지티브 문턱전압을 가지게 된다. 따라서, NMOS트랜지스터(NMOS1)의 게이트로 네거티브 전압을 인가할 필요가 없다.
따라서, 도4 및 도5에 나타낸 반도체 메모리 장치의 메모리 셀 영역(AC)의 NMOS트랜지스터(NMOS1)의 게이트로 인가되는 전압이 도6 및 도7에 나타낸 반도체 메모리 장치의 메모리 셀 영역(AC)의 NMOS트랜지스터들(NMOS1')의 게이트로 인가되는 전압보다 낮은 레벨이 되므로 NMOS트랜지스터들(NMOS1)에 가해지는 스트레스가 NMOS트랜지스터들(NMOS1')에 가해지는 스트레스보다 작아지게 된다.
그리고, 메모리 셀 영역(AC)의 NMOS트랜지스터의 경우에는 게이트로 인가되는 전압만 달리하여 인가하면 되기 때문에 그 제어가 복잡하지 않다.
상술한 실시예에서, MOS트랜지스터들이 p형 기판상에 형성된 것을 나타내었으나, MOS트랜지스터들이 n형 기판상에 형성되게 되면 PMOS트랜지스터들은 n형 기판상에 형성되면 되고, NMOS트랜지스터들은 n형 기판상에 p-웰을 형성한 다음 p-웰상에 형성하면 된다.
도8은 본 발명의 반도체 메모리 장치의 실시예의 구성을 나타내는 것으로, 메모리 셀 어레이(10), 및 주변 회로로 구성되고, 메모리 셀 어레이(10)는 서브 메모리 셀 어레이들(SMCA), 센스 증폭기들(SA), 서브 워드 라인 드라이버들(SWD), 및 접합부(CJ)를 구비하고, 주변 회로는 컬럼 디코더(12), 로우 디코더(14), 및 제어부(16)를 구비하여 구성되어 있다.
도8에서, PXi는 워드 라인 선택신호들을, NWE1j ~ NWEkj는 메인 워드 라인 신호들을, CSL은 컬럼 선택 신호들을, WL은 서브 워드 라인을, BL, BLB는 비트 라 인쌍을, MC는 메모리 셀을 각각 나타낸다.
도8에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
서브 메모리 셀 어레이들(SMCA) 각각은 서브 워드 라인(WL)과 비트 라인쌍(BL)의 하나의 라인사이에 연결된 메모리 셀(MC)을 구비하여 데이터를 저장한다. 센스 증폭기들(SA) 각각은 비트 라인쌍(BL, BLB)의 데이터를 증폭한다. 서브 워드 라인 드라이버들(SWD) 각각은 워드 라인 선택신호들(PXi)과 메인 워드 라인 신호들(NWEj)을 조합하여 해당 서브 워드 라인(WL)을 선택한다. 접합부(CJ)는 드라이버를 구비하여 워드 라인 선택신호들(PXi)을 구동한다. 컬럼 디코더(12)는 라이트 신호(WR) 및 리드 신호(RD)에 응답하여 컬럼 어드레스(CA)를 디코딩하여 컬럼 선택신호들(CSL1 ~ CSLm)을 발생한다. 로우 디코더(14)는 액티브 신호(ACT)에 응답하여 제1로우 어드레스(RA1)를 디코딩하여 워드 라인 선택신호들(PXi)을 발생하고, 제2로우 어드레스(RA2)를 디코딩하여 메인 워드 라인 선택신호들(NWE1n ~ NWEkn)을 발생한다. 제어부(16)는 명령 신호(COM)에 응답하여 라이트 신호(WR), 리드 신호(RD) 및 액티브 신호(ACT)를 발생한다.
도9는 도8에 나타낸 메모리 셀 어레이의 일부의 일실시예의 구성을 나타내는 것으로, 2비트의 제1로우 어드레스(RA1)를 디코딩하여 4개의 워드 라인 선택신호들(PX1 ~ PX4)이 발생되고, 제2로우 어드레스(RA2)를 디코딩하여 n개의 메인 워드 라인 선택신호들(NWE1 ~ NWEn)이 발생되고, 2쌍의 데이터 라인쌍((DI1, DI1B), (DI2, DI2B))로부터/로 2쌍의 데이터가 입/출력되는 경우의 서브 메모리 셀 어레이(SMCA), 서브 워드 라인 드라이버(SWD), 센스 증폭기(SA) 및 접합부(CJ)의 실시 예의 구성을 나타내는 것이다.
도9에서, 서브 메모리 셀 어레이(SMCA)는 서브 워드 라인들(WL1 ~ WL4) 각각과 비트 라인쌍들((BL1, BL1B) ~ (BLy, BLyB)) 각각의 하나의 라인사이에 연결된 메모리 셀(MC)들로 구성되고, 메모리 셀(MC)들 각각은 해당 서브 워드 라인과 해당 비트 라인사이에 연결된 NMOS트랜지스터(N)와 캐패시터(C)로 구성되어 있다. 즉, 비트 라인이 폴디드 비트 라인(folded bit line) 구조를 가지고 배치되어 있다. 센스 증폭기(SA)는 센스 증폭 회로들(SA1 ~ SAy)로 구성되고, 센스 증폭 회로들(SA1 ~ SAy) 각각은 제1 및 제2아이솔레이션 게이트들(ISO1, ISO2), 프리차지 회로들(PRE1, PRE2), NMOS센스 증폭기(NSA), PMOS센스 증폭기(PSA), 및 컬럼 선택 게이트(CSG)로 구성되어 있다. 제1아이솔레이션 게이트(ISO1)는 NMOS트랜지스터(N1, N2)로 구성되고, 제2아이솔레이션 게이트(ISO2)는 NMOS트랜지스터(N3, N4)로 구성되고, 프리차지 회로(PRE1, PRE2) 각각은 NMOS트랜지스터들(N5 ~ N7)로 구성되고, NMOS센스 증폭기(NSA)는 NMOS트랜지스터들(N8, N9)로 구성되고, PMOS센스 증폭기(PSA)는 PMOS트랜지스터들(P1, P2)로 구성되고, 컬럼 선택 게이트(CSG)는 NMOS트랜지스터들(N10, N11)로 구성되어 있다. 접합부(CJ)는 드라이버(D)로 구성되고, 서브 워드 라인 드라이버(SWD)는 드라이버들(SWD1 ~ SWDn)로 구성되고, 드라이버들(SWD1 ~ SWDn) 각각은 드라이버들(SD1, SD2)로 구성되어 있다.
도9에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
제1아이솔레이션 게이트(ISO1)는 제1아이솔레이션 제어신호(IS1)에 응답하여 서브 메모리 셀 어레이(SWD)의 해당 비트 라인쌍과 해당 센스 비트 라인쌍을 연결 한다. 제2아이솔레이션 게이트(ISO2)는 제2아이솔레이션 제어신호(IS2)에 응답하여 서브 메모리 셀 어레이(SWD)에 이웃하는 서브 메모리 셀 어레이(미도시)의 해당 비트 라인쌍(미도시)과 해당 센스 비트 라인쌍을 연결한다. NMOS센스 증폭기(NSA)는 접지전압 레벨의 신호(LAB)에 응답하여 해당 센스 비트 라인쌍의 하나의 라인을 접지전압 레벨로 증폭하고, PMOS센스 증폭기(PSA)는 전원전압 레벨의 신호(LA)에 응답하여 해당 센스 비트 라인쌍의 하나의 라인을 전원전압 레벨로 증폭한다. 프리차지 회로(PRE1)는 프리차지 제어신호(VPRE1)에 응답하여 해당 비트 라인쌍을 프리차지 전압(VBL) 레벨로 프리차지하고, 프리차지 회로(PRE2)는 프리차지 제어신호(VPRE2)에 응답하여 해당 비트 라인쌍을 프리차지 전압(VBL) 레벨로 프리차지한다. 프리차지 전압(VBL) 레벨은 전원전압과 접지전압사이의 전압이 될 수 있다. 컬럼 선택 게이트(CSG)는 컬럼 선택신호(CSL)에 응답하여 해당 센스 비트 라인쌍과 해당 데이터 라인쌍사이에 데이터를 전송한다. 드라이버들(D) 각각은 해당 워드 라인 선택신호(PX1 ~ PX4)을 구동한다. 드라이버들(SD1 ~ SD4) 각각은 해당 메인 워드 라인 선택신호(NWE1 ~ NWEj)와 해당 워드 라인 선택신호(PX1 ~ PX4)를 입력하여 해당 서브 워드 라인(WL1 ~ WL4)을 구동한다.
도9에서, 서브 메모리 셀 어레이(SMCA)의 센스 증폭기(SA)의 NMOS트랜지스터들(N3 ~ N11)을 도4 내지 도7의 NMOS트랜지스터들(NMOS2)로 구성하고, PMOS트랜지스터들(P1, P2)을 도4 내지 도7의 PMOS트랜지스터들(PMOS1)로 구성한다.
따라서, 제1아이솔레이션 제어신호(IS1, IS2), 프리차지 제어신호(VPRE1, VPRE2), 및 컬럼 선택 신호(CSL)로 네거티브 전압을 인가해 주어야 할 필요가 없 다. 즉, 제1 및 제2아이솔레이션 게이트들(ISO1, ISO2), 프리차지 회로(PRE1, PRE2), 및 컬럼 선택 게이트(CSG)가 접지전압 레벨에서 전원전압 레벨(또는 전원전압이상의 레벨)로 천이하는 신호에 응답하여 온되고, 전원전압 레벨(또는 전원전압이상의 레벨)에서 접지전압 레벨로 천이하는 신호에 응답하여 오프된다. 또한, PMOS센스 증폭기(SA)의 PMOS트랜지스터들(P1, P2)로 전원전압 레벨의 신호(LA)를 인가하면 비트 라인쌍((BL1, BL1B) ~ (BLy, BLyB))의 하나의 라인의 "로우"레벨의 데이터(PMOS트랜지스터들(P1, P2)의 문턱전압이하의 레벨)를 감지하여 전원전압 레벨로 증폭하고, NMOS트랜지스터들(N8, N9)로 접지전압 레벨의 신호(LAB)를 인가하면 비트 라인쌍((BL1, BL1B) ~ (BLy, BLyB))의 다른 하나의 라인의 "하이"레벨의 데이터(NMOS트랜지스터들(N8, N9)의 문턱전압이상의 레벨)를 감지하여 접지전압 레벨로 증폭하게 된다. 즉, PMOS센스 증폭기(PSA)와 NMOS센스 증폭기(NSA)는 비트 라인쌍((BL1, BL1B) ~ (BLy, BLyB))의 전압 차를 감지하고 증폭하여 전원전압 레벨과 접지전압 레벨의 데이터 쌍을 발생한다.
도10은 도8에 나타낸 메모리 셀 어레이의 일부의 다른 실시예의 구성을 나타내는 것으로, 도9와 마찬가지로 2비트의 제1로우 어드레스(RA1)를 디코딩하여 4개의 워드 라인 선택신호들(PX1 ~ PX4)이 발생되고, 제2로우 어드레스(RA2)를 디코딩하여 n개의 메인 워드 라인 선택신호들(NWE1 ~ NWEn)이 발생되고, 1쌍의 데이터 라인쌍(DI1, DI1B)로부터/로 1쌍의 데이터가 입/출력되는 경우의 서브 메모리 셀 어레이(SMCA), 서브 워드 라인 드라이버(SWD), 센스 증폭기(SA) 및 접합부(CJ)의 실시예의 구성을 나타내는 것이다.
도10에서, 하나의 서브 메모리 셀 어레이(SMCA)는 서브 워드 라인들(WL1 ~ WL4) 각각과 비트 라인들(BL1 ~ BLy) 각각의 사이에 연결된 메모리 셀(MC)들로 구성되고, 인접한 다른 하나의 서브 메모리 셀 어레이(SMCA)는 서브 워드 라인들(WL1 ~ WL4) 각각과 반전 비트 라인들(BL1B ~ BLyB) 각각의 사이에 연결된 메모리 셀(MC)들로 구성되어 있다. 즉, 비트 라인이 오픈 비트 라인(open bit line) 구조를 가지고 배치되어 있다. 메모리 셀(MC)들 각각은 해당 서브 워드 라인과 해당 비트 라인 또는 해당 반전 비트 라인 사이에 연결된 NMOS트랜지스터(N)와 캐패시터(C)로 구성되어 있다. 센스 증폭기(SA)는 센스 증폭 회로들(SA1 ~ SAy)로 구성되고, 센스 증폭 회로들(SA1 ~ SAy) 각각은 프리차지 회로(PRE), NMOS센스 증폭기(NSA), PMOS센스 증폭기(PSA), 및 컬럼 선택 게이트(CSG)로 구성되어 있다. 프리차지 회로(PRE), NMOS센스 증폭기(NSA), PMOS센스 증폭기(PSA) 및 컬럼 선택 게이트(CSG)는 도9의 프리차지 회로, NMOS센스 증폭기, PMOS센스 증폭기 및 컬럼 선택 게이트와 동일하게 구성되어 있다.
도10에 나타낸 블록들 각각은 도9에 나타낸 블록들 각각과 동일한 기능을 수행하므로 도9의 기능 설명을 참고로 하면 쉽게 이해될 수 있을 것이다.
도10에서, 서브 메모리 셀 어레이(SMCA)의 센스 증폭기(SA)의 NMOS트랜지스터들(N3 ~ N11)을 도4 내지 도7의 NMOS트랜지스터들(NMOS2)로 구성하고, PMOS트랜지스터들(P1, P2)을 도4 내지 도7의 PMOS트랜지스터들(PMOS1)로 구성함으로써, 프리차지 제어신호(VPRE), 및 컬럼 선택 신호(CSL)로 네거티브 전압을 인가해 주어야 할 필요가 없다. 즉, 프리차지 회로(PRE), 및 컬럼 선택 게이트(CSG)가 접지전압 레벨에서 전원전압 레벨(또는 전원전압이상의 레벨)로 천이하는 신호에 응답하여 온되고, 전원전압 레벨(또는 전원전압이상의 레벨)에서 접지전압 레벨로 천이하는 신호에 응답하여 오프된다. 또한, PMOS센스 증폭기(PSA) 및 NMOS센스 증폭기(NSA)가 비트 라인쌍의 전압 차를 감지하여 전원전압 레벨과 접지전압 레벨의 데이터 쌍을 발생하게 된다.
따라서, 본 발명의 반도체 메모리 장치의 센스 증폭기는 수직 채널 구조의 MOS트랜지스터들로 대체되더라도 종래의 수평 채널 구조의 MOS트랜지스터들과 유사한 문턱전압을 가지기 때문에 종래의 수평 채널 구조의 MOS트랜지스터들과 마찬가지로 정확한 동작을 수행할 수 있다.
그런데, 만일 도9와 도10의 NMOS트랜지스터들(N8, N9)을 도1의 수직 채널 구조를 가지며 -0.4V의 문턱전압을 가지는 NMOS트랜지스터들로 구성하면, NMOS트랜지스터들(N8, N9)의 게이트로 -0.4V미만의 전압이 인가되어야만 NMOS트랜지스터들(N8, N9)이 오프된다. 또한, 비트 라인쌍(BL, BLB)에 OV미만의 전압이 발생되지 않기 때문에 NMOS트랜지스터들(N8, N9)가 항상 온되는 문제가 발생된다. 즉, NMOS트랜지스터들(N8, N9)의 문턱전압이 네거티브 값을 가지기 때문에 종래의 반도체 메모리 장치와 마찬가지로 비트 라인쌍의 레벨이 변환하게 되면 하나의 NMOS트랜지스터는 오프되고 하나의 NMOS트랜지스터는 온되어야 하나, 두개의 NMOS트랜지스터들(N8, N9)이 모두 온되는 문제가 발생한다.
도11은 도8에 나타낸 접합부의 드라이버의 실시예의 회로도로서, 인버터들(I1 ~ I3)로 구성되고, 인버터(I1)는 PMOS트랜지스터(P3)와 NMOS트랜지스터(N12) 로 구성되고, 인버터(I2)는 PMOS트랜지스터(P4)와 NMOS트랜지스터(N13)로 구성되고, 인버터(I3)는 PMOS트랜지스터(P5)와 NMOS트랜지스터(N14)로 구성되어 있다.
도11에서, PMOS트랜지스터들(P3 ~ P5)는 도4 내지 도7에 나타낸 PMOS트랜지스터(PMOS1)로 구성하고, NMOS트랜지스터들(N12 ~ N14)는 도4 내지 도7에 나타낸 NMOS트랜지스터(NMOS2)로 구성한다.
도11에 나타낸 드라이버의 기능을 설명하면 다음과 같다.
""하이"레벨의 워드 라인 선택신호(PXi)가 인가되면, 인버터들(I1, I3) 각각의 NMOS트랜지스터들(N12, N14)이 모두 온되어 접지전압 레벨의 신호(S) 및 신호(PXiB)를 발생한다. 인버터(I2)는 접지전압 레벨의 신호(S)에 응답하여 PMOS트랜지스터(P4)가 온되어 전원전압(VCC)보다 높은 전압(VPP) 레벨의 신호(PXiD)를 발생한다.
반면에, "로우"레벨의 워드 라인 선택신호(PXi)가 인가되면, 인버터들(I1, I3) 각각의 PMOS트랜지스터들(P3, P5)이 모두 온되어 전압(VPP) 레벨의 신호(S) 및 전원전압(VCC) 레벨의 신호(PXiB)를 발생한다. 인버터(I2)는 "하이"레벨의 신호(S)에 응답하여 NMOS트랜지스터(N13)가 온되어 접지전압 레벨의 신호(PXiD)를 발생한다.
따라서, 워드 라인 선택신호(PXi)가 접지전압 레벨에서 전원전압(VCC)(또는 전압(VPP)) 레벨로 천이하게 되면 원하는 레벨의 신호들(PXiD, PXiB)을 발생하는 것이 가능하게 된다.
만일 NMOS트랜지스터들(N12, N13, N14)이 도1의 NMOS트랜지스터로 구성되고, PMOS트랜지스터들(P3, P4, P5)이 도1의 PMOS트랜지스터로 구성된다면, 워드 라인 선택신호(PXi)가 NMOS트랜지스터들(N12, N13, N14)의 문턱전압보다 낮은 네거티브 전압을 가져야만 NMOS트랜지스터들(N12, N13, N14)이 오프된다. 그러나, 워드 라인 선택신호(PXi)가 접지전압 레벨에서 전원전압(VCC) 레벨로 천이하게 되면 NMOS트랜지스터들(N12, N13, N14)가 항상 온되게 되므로 인버터들(I1, I2, I3)이 정상적인 동작을 수행할 수 없게 된다.
도12는 도8에 나타낸 서브 워드 라인 드라이버의 드라이버의 실시예의 구성을 나타내는 것으로, PMOS트랜지스터(P6) 및 NMOS트랜지스터들(N15, N16)로 구성되어 있다.
도12에서, PMOS트랜지스터(P6)는 도4 내지 도7에 나타낸 PMOS트랜지스터(PMOS1)로 구성하고, NMOS트랜지스터들(N15, N16)은 도4 내지 도7에 나타낸 NMOS트랜지스터(NMOS2)로 구성한다.
도12에 나타낸 드라이버의 기능을 설명하면 다음과 같다.
"로우"레벨의 반전 메인 워드 라인 선택신호(NWEB), 전압(VPP) 레벨의 신호(PXiD)가 발생되면 PMOS트랜지스터(P6)가 온되고 NMOS트랜지스터(N15)가 오프되어 전압(VPP)을 서브 워드 라인(WL)으로 전송한다.
"하이"레벨의 반전 메인 워드 라인 선택신호(NWEB)가 발생되면 PMOS트랜지스터(P6)가 오프되고 NMOS트랜지스터(N15)가 온되어 접지전압보다 낮은 레벨의 전압(VBB)을 서브 워드 라인(WL)으로 전송한다.
그리고, 전원전압(VCC) 레벨의 신호(PXiB)가 발생되면 NMOS트랜지스터(N16) 가 온되어 전압(VBB)에서 NMOS트랜지스터(N16)의 문턱전압을 뺀 전압 레벨로 서브 워드 라인(WL)을 프리차지한다.
따라서, 메인 워드 라인 선택신호(NWE)가 접지전압 레벨에서 전원전압(VCC)(또는 전압(VPP)) 레벨로 천이하게 되면 원하는 레벨의 신호들(PXiD, PXiB)을 발생하는 것이 가능하게 된다.
만일 NMOS트랜지스터들(N15, N16)이 도1의 NMOS트랜지스터로 구성되고, PMOS트랜지스터들(P6)이 도1의 PMOS트랜지스터로 구성된다면, 반전 메인 워드 라인 선택신호(NWEB)가 NMOS트랜지스터들(N15, N16)의 문턱전압보다 낮은 네거티브 전압을 가져야만 NMOS트랜지스터들(N15, N16)이 오프된다. 그러나, 반전 메인 워드 라인 선택신호(NWEB)가 접지전압 레벨에서 전원전압(VCC) 레벨로 천이하게 되면 NMOS트랜지스터들(N15, N16)이 항상 온되게 되므로 정상적인 동작을 수행할 수 없게 된다.
도11 및 도12에 나타낸 드라이버들은 서브 메모리 셀 어레이의 NMOS트랜지스터가 도4 및 도5의 NMOS트랜지스터(NMOS1)와 같이 구성되는 경우에 적용되는 구성이다.
그러나, 서브 메모리 셀 어레이의 NMOS트랜지스터가 도6 및 도7의 NMOS트랜지스터(NMOS1')와 같이 구성되는 경우에는 도11의 드라이버의 전압(VPP) 대신에 전압(VPP)보다 높은 레벨의 전압이 인가되도록 구성하고, 도12의 드라이버의 전압(VBB) 대신에 접지전압이 인가되도록 구성하면 된다.
도시하지는 않았지만, 로우 디코더, 컬럼 디코더 및 제어부 또한, NMOS트랜 지스터 및 PMOS트랜지스터를 구비하며, 이들 회로에 본 발명의 수직 채널 구조를 가지는 NMOS트랜지스터가 적용되어 종래의 수평 채널 구조를 가지는 NMOS트랜지스터의 게이트로 인가되는 신호에 응답하여 정상적인 동작을 수행하는 것이 가능하다.
상술한 실시예에서는 서브 워드 라인 구조를 가지는 동적 반도체 메모리 장치를 이용하여 설명하였으나, 서브 워드 라인 구조를 가지지 않는 다른 종류의 반도체 메모리 장치의 경우에도 본 발명의 MOS트랜지스터를 적용하는 것이 가능하다. 예를 들면, 서브 워드 라인 드라이버와 접합부를 메모리 셀 어레이 영역에 구비하지 않고 구성되는 경우에도 본 발명의 MOS트랜지스터를 적용하는 것이 가능하다.
또한, 상술한 실시예에서는 반도체 메모리 장치를 이용하여 설명하였으나, 반도체 메모리 장치가 아닌 다른 반도체 장치에도 본 발명의 MOS트랜지스터를 적용하는 것이 가능하다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치는 수직 채널 구조를 가지는 MOS트랜지스터들이 적용되어 레이아웃 면적을 축소할 수 있으며, 제어가 간단하며 안정적인 동작이 가능하게 된다.

Claims (34)

  1. 기판 상에 형성된 제1형의 소스/드레인;
    상기 기판 상에 수직으로 형성된 제2형의 채널;
    상기 채널의 상부에 형성된 상기 제1도전형의 드레인/소스; 및
    상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 것을 특징으로 하는 MOS트랜지스터.
  2. 제1항에 있어서, 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형인 것을 특징으로 하는 MOS트랜지스터.
  3. 제2항에 있어서, 상기 게이트는
    폴리 실리콘으로 형성된 것을 특징으로 하는 MOS트랜지스터.
  4. 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 NMOS트랜지스터; 및
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 PMOS트랜지스터를 구비하며,
    상기 NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형이고, 상기 제4형은 n형인 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 게이트는
    폴리 실리콘으로 형성된 것을 특징으로 하는 반도체 장치.
  7. 데이터를 저장하는 메모리 셀 어레이를 구비하며,
    상기 메모리 셀 어레이는
    기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 제1NMOS트랜지스터;
    상기 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 제2NMOS트랜지스터; 및
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 제1PMOS트랜지스터를 구비하며,
    상기 제2NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제1NMOS트랜지스터 및 제1PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형이고, 상기 제4형은 n형인 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 게이트는
    폴리 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  10. 제8항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 제어하는 주변 회로를 추가적으로 구비하며,
    상기 주변 회로는
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 제3NMOS트랜지스터; 및
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 제2PMOS트랜지스터를 구비하며,
    상기 제3NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제2PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제8항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 제어하는 주변 회로를 추가적으로 구비하며,
    상기 주변 회로는
    상기 기판 상에 상기 제1형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지는 제3NMOS트랜지스터; 및
    상기 기판 상에 형성된 상기 제3형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상기 채널과 절연되고 상기 채널상에 형성된 제1형의 게이트를 가지는 제2PMOS트랜지스터를 구비하고,
    상기 제3NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제2PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  12. 데이터를 저장하는 메모리 셀 어레이를 구비하며,
    상기 메모리 셀 어레이는
    기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 제1NMOS트랜지스터; 및
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 상기 제1형의 게이트를 구비하는 제1PMOS트랜지스터를 구비하며,
    상기 제1NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제1PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형이고, 상기 제4형은 n형인 것을 특징으로 하는 반도체 메모리 장치.
  14. 제13항에 있어서, 상기 게이트는
    폴리 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  15. 제13항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 제어하는 주변 회로를 추가적으로 구비하며,
    상기 주변 회로는
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 구비하는 제2NMOS트랜지스터; 및
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 구비하는 제2PMOS트랜지스터를 구비하며,
    상기 제2NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제2PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제13항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로/로부터의 데이터 입/출력을 제어하는 주변 회로를 추가적으로 구비하며,
    상기 주변 회로는
    상기 기판 상에 형성된 상기 제1형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지는 제2NMOS트랜지스터; 및
    상기 기판 상에 형성된 상기 제3형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상기 채널과 절연되고 상기 채널상에 형성된 제1형의 게이트를 가지는 제2PMOS트랜지스터를 구비하고,
    상기 제2NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제2PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  17. 서브 워드 라인과 비트 라인쌍사이에 연결된 제1NMOS트랜지스터를 구비한 메모리 셀; 및
    상기 비트 라인쌍과 연결되는 센스 비트 라인쌍사이에 직렬 연결된 2개의 제2NMOS트랜지스터들과 상기 센스 비트 라인쌍이에 직렬 연결된 제1PMOS트랜지스터들을 구비하고, 상기 센스 비트 라인쌍의 데이터를 증폭하는 센스 증폭기를 구비하는 메모리 셀 어레이를 구비하고,
    상기 제1NMOS트랜지스터는
    기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지고,
    상기 제2NMOS트랜지스터는
    상기 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제1PMOS트랜지스터는
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며,
    상기 제2NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제1NMOS트랜지스터 및 상기 제1PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형이고, 상기 제4형은 n형인 것을 특징으로 하는 반도체 메모리 장치.
  19. 제18항에 있어서, 상기 게이트는
    폴리 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  20. 제18항에 있어서, 상기 메모리 셀 어레이는
    워드 라인 선택신호를 구동하기 위한 제3NMOS트랜지스터와 제2PMOS트랜지스터를 구비하는 워드 라인 선택신호 드라이버; 및
    메인 워드 라인 선택신호와 상기 워드 라인 선택신호 드라이버로부터 출력되는 신호를 조합하여 상기 서브 워드 라인을 선택하는 제4NMOS트랜지스터와 제3PMOS트랜지스터를 구비하는 서브 워드 라인 드라이버를 구비하는 메모리 셀 어레이를 추가적으로 구비하고,
    상기 제3, 제4NMOS트랜지스터들 각각은
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제2, 제3PMOS트랜지스터들 각각은
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며,
    상기 제3, 제4NMOS트랜지스터들의 문턱전압이 포지티브 값을 가지고, 상기 제2, 제3PMOS트랜지스터들의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  21. 제20항에 있어서, 상기 메모리 셀 어레이는
    상기 비트 라인쌍과 상기 센스 비트 라인쌍사이에 데이터를 전송하는 제5NMOS트랜지스터들을 구비하는 아이솔레이션 게이트;
    상기 센스 비트 라인쌍사이에 연결되어 상기 센스 비트 라인쌍을 프리차지 전압 레벨로 프리차지하는 제6NMOS트랜지스터들을 구비하는 프리차지 회로; 및
    컬럼 선택신호에 응답하여 상기 센스 비트 라인쌍과 데이터 라인쌍사이에 데이터를 전송하는 제7NMOS트랜지스터들을 구비하는 컬럼 선택 게이트를 추가적으로 구비하며,
    상기 제5, 제6 및 제7NMOS트랜지스터들 각각은
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제5, 제6 및 제7NMOS트랜지스터의 문턱전압이 포지티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  22. 제21항에 있어서, 상기 반도체 메모리 장치는
    로우 어드레스중의 일부 비트를 디코딩하여 상기 워드 라인 선택신호를 발생하고, 상기 로우 어드레스중의 상기 일부 비트를 제외한 나머지 비트를 디코딩하여 상기 메인 워드 라인 선택신호를 발생하는 제8NMOS트랜지스터와 제4PMOS트랜지스터 를 구비하는 로우 디코더; 및
    컬럼 어드레스를 디코딩하여 상기 컬럼 선택신호를 발생하는 제9NMOS트랜지스터와 제5PMOS트랜지스터를 구비하는 컬럼 디코더를 구비하는 주변회로를 추가적으로 구비하고,
    상기 제8, 제9NMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제4, 제5PMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며,
    상기 제8, 제9NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제4, 제5PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  23. 제22항에 있어서, 상기 반도체 메모리 장치는
    로우 어드레스중의 일부 비트를 디코딩하여 상기 워드 라인 선택신호를 발생하고, 상기 로우 어드레스중의 상기 일부 비트를 제외한 나머지 비트를 디코딩하여 상기 메인 워드 라인 선택신호를 발생하는 제8NMOS트랜지스터와 제4PMOS트랜지스터 를 구비하는 로우 디코더; 및
    컬럼 어드레스를 디코딩하여 상기 컬럼 선택신호를 발생하는 제9NMOS트랜지스터와 제5PMOS트랜지스터를 구비하는 컬럼 디코더를 구비하는 주변회로를 추가적으로 구비하고,
    상기 제8, 제9NMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제1형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지고,
    상기 제4, 제5PMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제3형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상기 채널과 절연되고 상기 채널상에 형성된 제1형의 게이트를 가지며,
    상기 제8, 제9NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제4, 제5PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  24. 제21항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로/로부터의 데이터의 입/출력을 제어하기 위하여 상기 로우 디코더 및 상기 컬럼 디코더를 제어하는 제10NMOS트랜지스터와 제6PMOS트랜지스터를 구비하는 제어부를 추가적으로 구비하며,
    상기 제10NMOS트랜지스터는
    상기 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제6PMOS트랜지스터는
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며,
    상기 제10NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제6PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  25. 제24항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로/로부터의 데이터의 입/출력을 제어하기 위하여 상기 로우 디코더 및 상기 컬럼 디코더를 제어하는 제10NMOS트랜지스터와 제6PMOS트랜지스터를 구비하는 제어부를 추가적으로 구비하며,
    상기 제10NMOS트랜지스터는
    상기 기판 상에 형성된 상기 제1형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지고,
    상기 제6PMOS트랜지스터는
    상기 기판 상에 형성된 상기 제3형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상기 채널과 절연되고 상기 채널상에 형성된 제1형의 게이트를 가지며,
    상기 제10NMOS트랜지스터의 문턱전압은 포지티브 값을 가지고, 상기 제6PMOS트랜지스터의 문턱전압은 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  26. 서브 워드 라인과 비트 라인쌍사이에 연결된 제1NMOS트랜지스터를 구비한 메모리 셀; 및
    상기 비트 라인쌍과 연결되는 센스 비트 라인쌍사이에 직렬 연결된 2개의 제2NMOS트랜지스터들과 상기 센스 비트 라인쌍이에 직렬 연결된 제1PMOS트랜지스터들을 구비하고, 상기 센스 비트 라인쌍의 데이터를 증폭하는 센스 증폭기를 구비하는 메모리 셀 어레이를 구비하고,
    상기 제1 및 제2NMOS트랜지스터 각각은
    상기 기판 상에 형성된 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제1PMOS트랜지스터는
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며,
    상기 제1 및 제2NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제1PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  27. 제26항에 있어서, 상기 제1형은 n+형이고, 상기 제2형은 p형이고, 상기 제3형은 p+형이고, 상기 제4형은 n형인 것을 특징으로 하는 반도체 메모리 장치.
  28. 제27항에 있어서, 상기 게이트는
    폴리 실리콘으로 형성된 것을 특징으로 하는 반도체 메모리 장치.
  29. 제27항에 있어서, 상기 메모리 셀 어레이는
    워드 라인 선택신호를 구동하기 위한 제3NMOS트랜지스터와 제2PMOS트랜지스터를 구비하는 워드 라인 선택신호 드라이버; 및
    메인 워드 라인 선택신호와 상기 워드 라인 선택신호 드라이버로부터 출력되는 신호를 조합하여 상기 서브 워드 라인을 선택하는 제4NMOS트랜지스터와 제3PMOS트랜지스터를 구비하는 서브 워드 라인 드라이버를 추가적으로 구비하고,
    상기 제3 및 제4NMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제2 및 제3PMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며,
    상기 제3 및 제4NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제2 및 제3PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  30. 제29항에 있어서, 상기 메모리 셀 어레이는
    상기 비트 라인쌍과 상기 센스 비트 라인쌍사이에 데이터를 전송하는 제5NMOS트랜지스터들을 구비하는 아이솔레이션 게이트;
    상기 센스 비트 라인쌍사이에 연결되어 상기 센스 비트 라인쌍을 프리차지 전압 레벨로 프리차지하는 제6NMOS트랜지스터들을 구비하는 프리차지 회로; 및
    컬럼 선택신호에 응답하여 상기 센스 비트 라인쌍과 데이터 라인쌍사이에 데이터를 전송하는 제7NMOS트랜지스터들을 구비하는 컬럼 선택 게이트를 추가적으로 구비하며,
    상기 제5, 제6 및 제7NMOS트랜지스터들 각각은
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제5, 제6 및 제7NMOS트랜지스터의 문턱전압이 포지티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  31. 제30항에 있어서, 상기 반도체 메모리 장치는
    로우 어드레스중의 일부 비트를 디코딩하여 상기 워드 라인 선택신호를 발생하고, 상기 로우 어드레스중의 상기 일부 비트를 제외한 나머지 비트를 디코딩하여 상기 메인 워드 라인 선택신호를 발생하는 제8NMOS트랜지스터와 제4PMOS트랜지스터를 구비하는 로우 디코더; 및
    컬럼 어드레스를 디코딩하여 상기 컬럼 선택신호를 발생하는 제9NMOS트랜지스터와 제5PMOS트랜지스터를 구비하는 컬럼 디코더를 구비하는 주변회로를 추가적으로 구비하고,
    상기 제8, 제9NMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제4, 제5PMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며,
    상기 제8, 제9NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제4, 제5PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  32. 제30항에 있어서, 상기 반도체 메모리 장치는
    로우 어드레스중의 일부 비트를 디코딩하여 상기 워드 라인 선택신호를 발생하고, 상기 로우 어드레스중의 상기 일부 비트를 제외한 나머지 비트를 디코딩하여 상기 메인 워드 라인 선택신호를 발생하는 제8NMOS트랜지스터와 제4PMOS트랜지스터를 구비하는 로우 디코더; 및
    컬럼 어드레스를 디코딩하여 상기 컬럼 선택신호를 발생하는 제9NMOS트랜지스터와 제5PMOS트랜지스터를 구비하는 컬럼 디코더를 구비하는 주변회로를 추가적으로 구비하고,
    상기 제8 및 제9NMOS트랜지스터 각각은
    상기 기판 상에 형성된 상기 제1형의 소스 및 드레인, 상기 제1형의 소스 및 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지고,
    상기 제4 및 제5PMOS트랜지스터 각각은
    상기 제3형의 소스 및 드레인, 상기 제3형의 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상기 채널과 절연되고 상기 채널상에 형성된 제1형의 게 이트를 가지며,
    상기 제8, 제9NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제4, 제5PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  33. 제31항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로/로부터의 데이터의 입/출력을 제어하기 위하여 상기 로우 디코더 및 상기 컬럼 디코더를 제어하는 제10NMOS트랜지스터와 제6PMOS트랜지스터를 구비하는 제어부를 추가적으로 구비하며,
    상기 제10NMOS트랜지스터는
    상기 기판 상에 형성된 상기 제1형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제2형의 채널, 상기 채널의 상부에 형성된 상기 제1형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제3형의 게이트를 가지고,
    상기 제6PMOS트랜지스터는
    상기 기판 상에 형성된 상기 제3형의 소스/드레인, 상기 기판 상에 수직으로 형성된 상기 제4형의 채널, 상기 채널의 상부에 형성된 상기 제3형의 드레인/소스, 및 상기 채널과 절연되며 상기 채널의 외부에 형성된 제1형의 게이트를 가지며,
    상기 제10NMOS트랜지스터의 문턱전압이 포지티브 값을 가지고, 상기 제6PMOS트랜지스터의 문턱전압이 네거티브 값을 가지는 것을 특징으로 하는 반도체 메모리 장치.
  34. 제31항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀 어레이로/로부터의 데이터의 입/출력을 제어하기 위하여 상기 로우 디코더 및 상기 컬럼 디코더를 제어하는 제10NMOS트랜지스터와 제6PMOS트랜지스터를 구비하는 제어부를 추가적으로 구비하며,
    상기 제10NMOS트랜지스터는
    상기 기판 상에 형성된 상기 제1형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제2형의 채널, 및 상기 채널과 절연되고 상기 채널의 상부에 형성된 제1형의 게이트를 가지고,
    상기 제6PMOS트랜지스터는
    상기 기판 상에 형성된 상기 제3형의 소스 및 드레인, 상기 소스와 드레인사이에 수평으로 형성된 제4형의 채널, 및 상기 채널과 절연되고 상기 채널상에 형성된 제1형의 게이트를 가지며,
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