TWI328227B - Memory arrays using nanotube articles with reprogrammable resistance and the method using thereof - Google Patents

Description

1328227 州㈣这正替歡 5*

10 lk 九、發明說明： 【相關案件之參照】 依35U.S.C. §119(e)規定，此專利申請案主張下列專利 申請案之優先權，其全文併入於此以供參照： 於2005年5月9日提出申請之美國暫時專利申請案第 60/679,〇29號’發明名稱為可逆奈米開關； 於2〇〇5年6月22曰提出申請之美國暫時專利申請案第 60/692,891號，發明名稱為可逆奈米開關； 於20〇5年6月22日提出申請之美國暫時專利申請案第 6〇/親，765號’發明*稱為料職操作之*人式奈米碳管 (CNT)開關之應用；及 於2005年6月22日提出申請之美國暫時專利中請案第 60/692,918號，發明名稱為NRam義掛式可逆奈米開關 之奈米管陣列。 此專利Ψ請案係與下列中請案相關，全文併人於此以供 號，發― 號4=二=:」以：:二案第_，599 於年3月28日;^之^依電性影子閃鎖； __ ’發明名稱為心元; 20 陣列； 於2003年3月 曰提出申請之美國專利申安 ；：811’191號’發明名稱為具整合奈米管(聊ET)之Κί 體， 於2003年3月 10/810,962號，發明名 用；及 28曰提出申請之美國專利申請案第 稱為閘上具奈米管之FET結構及應 曰提出申請之美國專利申 NRAM位元組/區塊釋出 請案第 之位元 於2004年3月26 10/810,963號，發明名稱為 選擇一裝置奈米管陣歹,j。 【發明所屬之技術領域j 本發明大體上係關於非 憶體陣列，更精確地，_M€/(nGnVGlatl♦機存取記 管物件以靜可料可再料化電阻之奈米 # 心積體電路中之單it記憶體胞之非㈣ 性隨機存取記憶體陣列。 之非依電 【先前技術】 用於商業電子農置中之記憶體胞之重要特性為且 生產成本、非依電性、高密度、低功率、及高速。習用之却 憶體解決方案包括唯讀記憶體(RQM)、可程式化唯讀記憶轉 (PROM)、電性可程式化唯讀記憶體(EpRQM)、電性可& = 1328227 可程式化”記憶體(EEp麵）、動態隨機存取記 (DRAM)、及靜態隨機存取記憶體(SRAM)。 〜 ROM具有—相對較低的成本但不 可電程式化，但只有—單―寫人週期。腿⑽具 週期更㈣讀取，但具有相對較長的 抹除些反覆的讀取/寫人週期來說是可靠的。 (或「快閃」）造價低廉，且具有低功率損耗，但且 S Ϊ期㈣及與DRAM或SRAM相比較低的速度。 ίο 15 /rom pV艮數目之讀取/寫入週期，其導致低長期可靠 二。要：、砂麵及卿議皆為非依電性’意 ^果讀體之電源中斷，記憶體將保持儲存於記憶體胞中 之貧訊。 ⑽AM儲存電荷於充tt容之u體祕。這些電容 必須每幾毫秒就被電更新以補償電荷漏②。同樣地，一寫入 電容放電，因此資訊必須接著再寫人至記憶體。此使 汉汁歿雜化，因為個別的電路系統必須包括於其中以在 電谷放電之前及-讀取操作之後皆「更新」記憶體 SRAM不需要更新，且較DRAM快，但具有較二密度，且 較DRAM更昂貴。SRAM及DRAM兩者皆為揮發性，意指 如果記憶體之電源中斷’記憶體胞將失去它們已儲存的資 訊。 、 ^因此，現存的商業化可用技術一般或為非依電性，但非 ，機:存取且具有較低密度、高製造成本、及以電路功能之 高可靠度允許多重寫入之受限的能力；或為揮發性，且具有 20 13-28227 複雜的系統設計或具有低密度。某些新興的技術已試圖要克 服這些缺點。 ίο 舉例來說，磁性隨機存取記憶體(MRAM)或鐵磁隨機存 取記憶體(FRAM)具有由材料之磁性或鐵磁區域之方向產生 之非依電性記憶體胞。MRAM利用一磁電阻記憶體元件， 該元件或以異向性磁電阻或以鐵磁材料之巨磁電阻為基 礎。這些形式的記憶體胞兩者皆為非依電性，但具有一相對 較高的電阻及低密度。一以磁穿隧接面為基礎，另外提出之 磁性記憶體胞亦經過檢查，但未導致大型商業化裝 置。FRAM使用類似於DRAM之電路結構，但卻利用一薄 膜鐵電電容及一外部施加之電場。此電容被認為在移除外部 施加之電场後仍會保持其電極性，產生_ __非依電性記憶體 胞。然而FRAM記憶體胞有過大的傾向，且難以製造為大 型積體組件。見美國專利第4,853,893、4,888,630、5，198 994 15 號。 另一新興的非依電性記憶體技術為相變化記憶體。此技 術經由感應合併例如：砸或碲元素之薄膜合金中之、社 構相變 化來儲存資訊。這些合金被認為在結晶及非晶這兩種狀熊中 皆保持穩定，允許一雙穩態開關結構作用如一非依電性 體胞。不過，此技術看來似欲操作於低速，且難以;^ 门 時具有未知的可靠度，及尚未達到商業化狀態。見美國專矛4 第 3,448,302、4,845,533、4,876,667、6,044,008 號。 線交叉開關記憶體亦已提出。見美國專利$ 6,128,214、6，159,620、及6，198,655號。這些已提出之記情 10 ^ 20 1328227 體胞利用分子以建造雙穩態開關。兩條線(可為金屬或半導 體，取決於特定的實施方式）相交，一或多種分子化合物之 一層在接面處夾於線間。經由控制夾於其中之化合物，例 . 如··經由化學裝置或經由電氣化學氧化/還原反應’兩條線 5 會互相產生電接觸或無電接觸以產生分別的「導通」或「關 斷」狀態。此種形式之記憶體胞因需要高度專門的線接面， 而有製造上之限制。其亦可能由於氧化還原反應過程中存在 之内在的不穩定性及化學化合物降解之風險，而無法保持非 • 依電性或長期的可靠度。 10 15 20 例如.早堃 近來’使用奈米線之記憶體裝置已被提出 奈米碳管，以形成供記憶體胞所用之交叉開關接面。見w〇 01/03208「以奈米線為基礎之裝置、陣列、及其製造方法」， Thomas Rueckes以及其他人之「用於分子計算之以奈米 碳管為基礎之非料賴機存取記憶體」刊載於2_年7 月7曰，第289卷，科學期刊，94 97頁。在下文中，這些 f f Ϊ為不米&線父又開關記憶體(NTWCM)。在這些已提 記憶體胞。寫人至-二於其他線之上，定義 引或㈣L I 之電信號致使其循自狀應吸 引或排斥彼此相關者。各物 應一電狀態。相斥線料（亦即’相吸或相斥線)對 狀態，形成一已整接面二J路接面。相吸線形成-關斷 理(且從而電）狀態、，因此原由接面移除時，線保持其物 更新近提出之奈依電性記憶體胞。 提供非依電性、每位元且右^又開關記憶體(NTRCM)裝置 八 _製造成本、高密度、快速隨機 11 存取、及低功率損耗之優點，且對輻射具有高度耐受性。相 車父於習用的SRAM，該記憶體提供具競爭性之效能及達到一 更向在、度’因為其利用一具有機電響應的奈米管加上3陣列 ，之二裝置（two-device)結構來控制並讀取記憶體胞之狀 ^ 。亥5己憶體提供具有一非破壞性讀出（NDRO)操作及非依 電性之相對優點。 美國專利第6,919,592號揭示，在其他事物中，以 NTRCM為基礎之機電電路，例如：記憶體胞。這些電路包 括具有由基板表面延伸之支托之結構及其間之電導跡 (trace)。該支托懸掛奈米管帶穿過電導跡。各帶包含一或多 個奈米管。舉例來說，如美國專利第6,919,592號所揭示， 一奈米管結構(奈米結構)可圖案化至帶中。接著，該帶可用 作產生非依電性機電記憶體胞之組件。該帶對控制跡及/或 該帶之電刺激反應而機電轉向。該帶之轉向的物理狀態可使 其表示一對應的資訊狀態。轉向的物理狀態具有非依電性特 性，意指即使記憶體胞之電源被移除，該帶仍保持其物理(且 因此資訊)狀態。如同於美國專利第6,911，682號中所說明， 三跡結構可用於機電記憶體胞，其中兩跡為電極以控制帶之 轉向。 舉例來說，如美國專利第6,919,592號所揭示，帶可經 由選擇性由 >儿積或生長層或纏繞的奈米管結構移除材料來 形成。欲製造懸掛的奈米管帶，可使用多重光罩步驟。在帶 將被懸掛之交換區域中，犧牲層可製造於奈米管帶之上及之 下。為了在帶之上及之下餘留空間，亦即，要懸掛帶，犧牲 層接著可加以移除。 用於至少某些目的之 基體（buik)或絕緣矽（s〇 ^的記憶體裝置為使對現存之 單、低成本整合之裝置。 S製耘之製造法能夠有簡 的光罩層（或至多兩層額外的=憶體裝置可只以—層額外 程步驟來製造。 罩層）及最少數目之額外製 【發明内容】 本發明提供包括兩端奈米管 10 列。該陣列包括多個記憶體單元&/關之非依電性記憶體陣 第-字元線、及-第二字元線。各'己二二收容一位元線、-體胞選擇電晶體，及可再程式化♦。心體早70胞包括一記憶 物件’其狀態決定錢體單域電㈣端奈米管 15 上=中::記憶體陣列包括多:記憶體胞，各 記fe、肢胞收谷〆位7L、、泉、—第—字元線、及—第二字元線。 各記憶體胞包括〆可操作耦合至第一字元線及位元線之記 憶體胞選擇電路以選擇對位元線及第—字元線之至少其一 之啟動作出反應之吕己憶體胞。各記憶體胞亦包括一兩端開關 裝置’其包括與〆奈米管物件有電通訊之第一及第二導電 2〇 端。第一端可操作耦合至記憶體胞選擇電路，而第二端可操 作耦合至第二字元線。記憶體陣列亦包括一記憶體操作電 路，可操作耦合矣各記憶體胞之一位元線、一第一字元線、 及一第二字元線。梯作電路能夠經由啟動位元線及第一字元 線之至少其一來瘗擇記憶體胞，並施加一第一電刺激至一位 13 1328227 第—字辑、及-第二字元線之至少其-以使介於 件，第—及第二端間之電阻變化至-相對較高的 並H電路錢夠經級純元線及第—字元線之至少 其-末選擇賴體皰’並施加 第一字元線、及-第—一綠々 位兀線、一 管物件之相^ 電阻變化至—相對較低的電阻。奈米 在其中，奈=7就第—f減態，且 資訊狀熊。 相對軏低的電阻對應記憶體胞之第二 ίο 15 20 第一 S之中，第一及第二資訊狀態為非依電性。 弟狀悲之ΐ阻可為至少約倍高於第二㈣之電阻。 極中’記憶體胞選擇電路包括一具有問 可電接觸第-導電端、且汲極可觸P子兀線、絲 態樣中，記憶體胞選擇電路包括:FET位7°線。在另一貫施 在另一實施態樣中，操作雷议.未 -字元緣之盆-來雜#: 4過經由啟動㈣線及第 子兀、.果〃；廷擇§己憶體胞並施 ==之另一方以讀取記憶體胞二狀態。讀取 線及第-字元H方的y㈣ 值，來讀取記憶體胞之資訊狀態否衰退至低於一 1 可為一非破壞性讀出操作。錢記憶體胞之貨訊狀態 在另一實施態樣中，操作電路白 閃鎖，並在抹除記憶體胞前，紀錚對應各記憶體胞之 〗14、己錄於對應的閃鎖中之記憶體 r C 1 跑之資訊狀態。 S —在另一實施態樣中，操作電路包括電路系統以產生對第 衝電刺激之抹除操作。抹除操作可包括施加—或多個電壓脈 人波，其中脈衝波之振幅、脈衝波之波形、及脈衝波之數目 起來，足夠使裝置變化至第一狀態。在另一實施態樣中， =作電路包括電路系統以產生對第二電刺激之程式化操 。程式化操作可包括施加一或多個電壓脈衝波，其中脈衝 %之振幅、脈衝波之波形、及脈衝波之數目合起來，足夠使 式置變化至第二狀態。 苐，另一實施態樣中，一記憶體胞包括一與一位元線及一 〜A予7L線電通訊之記憶體選擇電路以選擇對位元線及第 字元線之至少其一之啟動作出反應之記憶體胞。記憶體胞 ^包括一兩端奈米管開關裝置，其包括與一奈米管物件電通 ，之第一及第二導電端。第一端與記憶體胞選擇電路電通 11二而第二端與一第二字元線電通訊。選擇記憶體胞及施加 S第一電刺激至位元線、第一字元線及第二字元線之至少其 將開關裝置介於第一及第二端間之電阻由相對較低的電 t變化至相對較高的電阻。介於第一及第二端間相對較高二 電阻對應記憶體胞之第一資訊狀態，介於第一及第二端=相 對較低的電阻對應記憶體胞之第二資訊狀態。 在另一實施態樣中’第一及第二資訊狀態為非依電性。 第一資訊狀態之電阻可為至少約10倍高於第二狀態之電 P且。 在另一實施態樣中’記憶體胞選擇電路包括—具有閣

T 1328227

ίο 極、源極及汲極之電晶體。閘極可與第一字元線電通訊、源 極可與第一導電端電通訊、且沒極可與位元線電通訊。在另 一實施態樣中’記憶體胞選擇電路包括一 FET。 在另一實施態樣中，第一電刺激包括施加一或多個電壓 脈衝波，其中脈衝波之振幅、服衝波之波形、及脈衝波之數 目合起來’足夠將裝置變化至第一資訊狀態。在另一實施態 樣中，第二電刺激包括施加一或多個電壓脈衝波，其中脈衝 波之振幅、脈衝波之波形、及脈衝波之數目合起來，足夠將 裝置變化至第二資訊狀態。 【實施方式】 15 本發明較佳之實施例提供可擴充之記憶體陣列，其包括 具可再，式化電阻之奈米管物件。—般來說，陣列包括多個 記憶體單兀胞’其各自包括記憶體胞選擇電晶體及兩端奈米 管開關’且可操作連接至-位元線、—第H線、及一第 二字元線。記憶體胞縫電晶體經由使隸元線、第一字元 線、及/或第二字元線施加電刺激至電晶體關於選擇記憶 體胞。兩端奈米管關可操作連接至記憶體胞選擇電晶體: 且用於儲赦憶體單元胞之狀態。兩端奈米管_包括二導 電端2未以件崎於二導電端間之電阻表示記憶體胞狀 態^寺性。⑧電阻狀態可用作—邏輯「G」狀態，而低電阻 狀悲可用作1輯狀態。記憶體胞可經由施加適當的 電刺激至位7C線、第—字元線、及/或第二字元線以再程 化地於兩狀態間切換。 16 20 非依電性奈米乾 效電晶體⑽ΕΤ)Γρ記憶體組件之—個實施例包括N型場 陣列裝置，結人非Λ型場效電晶體(PFET)(特別是_Τ)之 積體電財之雜^置可用於 可U括於非依电性單元記憶體胞中之兩 ，實，在與此同曰提出申請且與本發明具有： 案第11/28。，786號’發明名稱為「兩端 'tUK从及其製造方法」中加以敘述，其全文併 入於此以供參照。 在所述之貫施例中之奈米管開關組件可由，例如：沉積 及圖案化直接接觸奈米管帶之金屬層來製造。這些奈米管開 關可用於至少達到與DRAM同樣稠密的記憶體密度之記憶 體裝置中，同時提供非破壞性讀出（NDR0)操作、非依電性 資料保持、及快速的隨機存取讀取時間。另外，寫入(程式 化)及抹除時間可較EEPROM及快閃EEPROM更快，並需 要較其更低之電壓。 兩端奈米管開關 可包括於所述之記憶體陣列中之兩端奈米管開關之實 施例在與此同日提出申請且與本發明具有共同受讓人之美 國專利申請案第11/280,786號，發明名稱為「兩端奈米管裝 置與系統以及其製造方法」中加以敘述，其全文併入於此以 供參照。使用該開關之相關聯的結構、與電特性、製造方法、 及將該開關與現行的半導體技術整合之方法皆加以敘述。 圖1A說明一非依電性兩端奈米管開關（2-TNS)10之橫 剖面圖。奈米管元件25配置於包括絕緣層30之基板35之 上。奈米管元件25至少部分與兩端（例如：直接沉積於奈米 管元件25上之導電元件15及20兩者）重疊。在此實施例 中，奈米管元件25在可於導電元件15及/或20之沉積之前 或之後定義之區域範圍中經過圖案化。 導電元件15及20與刺激電路50相接觸。刺激電路50 電刺激導電元件15及20之至少其一以改變開關10之狀 態。更精確地，奈米管元件25經由改變開關10介於導電元 件15及20間之電阻來對刺激作出反應；電阻之相對值對應 開關之狀態。舉例來說，如果刺激電路50施加一第一電刺 激，舉例來說，其可為相對較高之電壓及穿過導電元件15 及20之電流，則奈米管元件25經由改變介於導電元件15 及20間的裝置電阻至相對較高之電阻來作出反應。此對應 裝置之「抹除」或「關斷」狀態，其中介於導電元件15及 20間的電力傳導是非常不足的。介於元件15及20間的阻 抗在此狀態中亦可為相對較高的值。舉例來說，如果刺激電 路50施加一第二電刺激，舉例來說，其可為相對較低之電 屋及穿過導電元件15及20之電流，則奈米管元件25經由 改變介於導電元件15及20間的裝置電阻至相對較低之電阻 來作出反應。此對應裝置之「程式化」或「導通」狀態，其 中介於導電元件15及20間的電力傳導是十分充足的，或甚 至近乎歐姆接觸（near-ohmic)。介於元件15及20間的阻抗 在此狀態中亦可為相對較低的值。與相對較高之「抹除」電 18 1328227 饵年气月w爹正替家 ^才&抹除」電流可大於或小於與 化」電壓相關聯的「程式化」電流。程^ 電流典型為奈安培或微安培之範圍，且由非依t二; 管開;_及材料選擇所決定。-般來說：於;置j 及弟二導電疋件間之電阻與阻抗為裝置狀態之函數，且可 經由測量開關之電特性來決定。 10 15 導電兀件15及20較佳地由導電材料所製成，且可由開 關1〇所要求之效能特性而決定其為相同或相異的材料。舉 例來說，導電元件15及20可由例如：釕(Ru)、鈦(Ti)、鉻 (Cr)、鋁(A1)、金(Au)、鈀(pd)、鎳(Ni)、鎢（界）、銅（cu)、 鉬（Mo) '銀(Ag)、銦(In)、銥(Ir)、鉛(pb)、錫（Sn)之金屬與 其他適合的金屬、及這些之組合所構成。例如：TiAu、TiCu、 TiPd、PbIn、及TiW之金屬合金、其他包括奈米碳管（CNT) 自身（舉例來說，單壁、多壁、及/或雙壁）之適當的導體、或 其他例如.RuN、RuO、TiN、TaN、CoSix、及 TiSix 之導電 氮化物、氧化物或矽化物皆可使用。其他種類的導體及半導 體材料亦可使用。絕緣體30較佳地為適當的絕緣材料，舉 例來說’ Si02、SiN、Al2〇3、BeO、GaAs、聚醢亞胺、或其 他適當的材料。可用於2-TNS 10中之導電及絕緣材料之範 例在與此同曰提出申請之美國專利申請案第11/28〇,786 號’發明名稱為「兩端奈米管裝置與系統以及其製造方法」 中有更詳細的敘述。 在某些實施例中，奈米管元件(物件)25為纏繞的奈米碳 管結構(亦指為奈米結構(nano-fabric))。在奈米結構中之奈米 19 20 13-28227 5 10 官可隨歡位、或可具有不受奈米管元件％之方向所限制 ^向。奈米管it件通常在本質上與表面相符；在某些實施 列中，㈣奈未官開關之-或多蠕具有垂直方向㈣耐 〇_ted)的表面’而奈米管元件本f上與至少—部分之垂直 方向的表面補。在某些實施例中，奈米管元件絲構為多 ^的，且來自導電元件15及/或2〇之材料可填滿奈米管元 件25中之至少-些孔隙。在某些實施例中，奈米管元件25 包括單壁奈米管（SWNT)及/或多壁|米管(Μ·—,或雙 壁奈米官(DWNT)。在某些實施例中，奈米管元件25包括 一或多束奈米管。一般來說，奈米管元件25包括至少一奈 米管。製造奈米管元件及奈米結構之方法已為人所知，同時 於美國專利第 6,784,028、6,835,591、6,574，130、6,643,165、 6,706,402、6,919,592、6,911，682、及 6,924,538 ;美國專利 公告第 2005-0062035、2005-0035367、2005-0036365、及 15 2004-0181630;及美國專利申請案第 1〇/341〇05、10/341055、 10/341054、10/341130中加以敘述，其全文併入於此以供參 照（下文及上文中之「併入專利參照」）。可用於2-TNS 10 中之奈米管元件之某些實施例在與此同日提出申請之美國 專利申請案第11/280,786號，發明名稱為「兩端奈米管裝置 與系統以及其製造方法」中有更詳細的敘述。 一般來說’較佳的是高及低電阻的值由至少一個等級的 強度來加以區分。在某些較佳的實施例中，「關斷」狀態具 有至少較「導通」狀態之電阻約1〇倍高之電阻。在某些較 佳的實施例中，「關斷」狀態具有至少較「導通」狀態之阻 20 20 抗約10倍咼之阻抗。在某些實施例中，「程式化」或「導通」 狀態由介於導電元件15及20之電阻(R0N)來表示其特 性，此電阻通常於100歐姆至1M歐姆的範圍間。在某些實 鉍例中’「抹除」或「關斷」狀態由介於導電元件15及20 二，！阻(roff)來表示其特性，此電阻通常於刪歐姆至 1更大的範圍間°這兩種狀態為非依電性，亦即， 2〇之至施加另―適當的電刺激至導電元件15及 5 ^ ^，否則它們不會改變，且即使電源由電路移 矛、匕乃會保持狀態。刺激電 ==="之狀態。舉丄：電= + 一株_/貝里电壓牙過導電元件15及20,並測量介於導 =二^阻11。此電阻可由測量介於導電元件15及20 加以败。該刺激夠弱以致其 (介於其⑷導電元預充€之位元線電容透過 %以決定記憶體胞狀態之另 之；程式化Γ 述。對某些兩端奈米管開關之實施例 柄的「讀取」★、抹除」狀態之範例的電刺激及電阻，及範 靡以心==此同曰「提出申請之美國專利申請案第 製造方法」；奈米管裝置與系統以及其 某 典理(設計施例中’熱及’或電工程(亦即，熱及，或電工裎 出)=以増強-兩端奈米管裝置之效能，和在與此 =「兩端奈;射請素第1麵，786號，發明名稱 5衣置與糸統以及其製造方法」中所述相同。 1328227 • 圖1B說明非依電性兩端奈米管開關（2-TNS)10’，其中熱及/ . 或電工程管理（設計）經由限制介於奈米管元件25’及導電元 件20’間之重疊部分而實現。奈米管元件25’配置於包括絕 ， 緣層30’之基板35’之上。奈米管元件25’係安排以藉由特定 5 的幾何關係（例如按照預定範圍）而與（例如均直接沉積於奈 ' 米管元件25’上之導電元件15’及20’）至少一端之至少部分 重疊。 在此實施例中，奈米管元件25’在可於導電元件15’及/ • 或20’之沉積之前或之後定義之區域範圍中經過圖案化。導 10 電元件15’與奈米管元件25’之一整個末端區域重疊，形成 一近乎歐姆的接觸。在奈米管元件25’相對的末端，於重疊 區域45’，導電元件20’按照一受控重疊長度40’與奈米管元 件25’重疊。受控重疊長度舉例來說可於1至150nm間之範 圍，或於15至50nm間之範圍。在一較佳的實施例中，受 15 控重疊長度40’約為45nm。製造開關10’之材料及方法可與 圖1A之開關10於上文所述之材料及方法相似。 • 於圖1A及1B中說明之開關10及10’意欲作為可用於 使用具可再程式化電阻之奈米管物件之記憶體陣列中之兩 端奈米管開關之說明範例。其他可用於記憶體陣列中之 20 2-TNS之實施例在與此同日提出申請且與本發明具有共同 受讓人之美國專利申請案第11/280,786號，發明名稱為「兩 端奈米管裝置與系統以及其製造方法」中加以敘述，其全文 併入於此以供參照。 圖1C及1D為圖1A中所示之2-TNS 10分別於「關斷」 22 1328227 资年q * η沒正: 及「導通」狀態之略圖。圖1C說明開關1〇〇於「 5 10 態110。圖lc之導電元件Π0對應圖1Α之導電元件2」〇， 而導電元件115對應圖1Α之導電元件15。奈米管元件 對應圖U之奈米管元件25。刺激電路15〇施加適當的 激到元件丨^及Π0之至少其一以改變開關1〇〇之狀能至 態no。開關1〇〇之狀態no其特徵為介於元件115 ^ 12〇 間相對較高之電阻，其可視為「無接觸」狀態，因為在元件 115及元件120間存在相對較不充足的電接觸。圖1D說明 開關1〇〇,於「導通」狀態no，。圖id之導電元件120，對應 圖1Α之導電元件20 ’而導電元件115’對應圖1Α之導電元 件15。刺激電路150’施加適當的電刺激到元件us，及120， 之至少其一以改變開關之狀態至狀態110’。開關1〇〇, 之狀態110 ’其特徵為相對較低之電阻，其可視為「接觸」狀 態’因為在元件115’及元件120’間存在相對較充足的電接 15 觸。 NRAM裝置之鈍化可用以幫助裝置在室溫之空氣中操 作’且作為一保護層連同堆疊材料層於NRAM裝置之頂 端。未經過純化之NRAM裝置之操作典型於惰性氣體(例 如：氬、氮、或氦）、或提高（高於125。〇的取樣溫度中執行 以由曝露的奈米管移除吸收的水。因此，鈍化薄膜的需求典 型有兩部分。第一，純化必須形成有效的水分屏障，防止奈 米管曝露至水。第二，純化薄膜不應該妨礙NRAM裝置之 開關機制。 一鈍化方法t要孔穴，其被製造圍繞NRAM裝置以提 23 20 1328227 供密封的開關區域。既圍繞個別裝置（裝置等級之鈍化）亦圍 繞22個襄置之整個晶粒（晶粒等級之鈍化）之孔穴已經過證 明。然而，製造之步驟流程複雜，具有至少兩個額外的微影 • 步驟’及需要至少兩個額外的钕刻步驟。 5· 另一鈍化方法需要沉積適當的電介質層於NRAM裝置 之上。此方法之一範例為使用旋轉塗佈的聚偏氟乙烯(PVDF) 以直接與NRAM裝置接觸。PVDF圖案化為晶粒等級(在一 春 整個晶粒主動區之上）或裝置等級之膜片（patch)(覆蓋個別裝 置之個別膜片）。接著，使用適當的第二電介質鈍化薄膜(例 〇 如·氧化銘或二氧化矽）以封住PVDF並提供對NRAM操作 穩健之鈍化。一般認為NRAM操作會熱分解其上之pVDF， 口此:品要第二鈍化薄膜來封住裝置。由於晶粒等級之鈍化 典型為大約100微米之方形膜片，此局部分解可致使第二鈍 化破^、曝露NRAM裝置至空氣、及它們其後的失敗。要 15 避免第一鈍化薄膜的這類失敗，晶粒等級鈍化裝置典型經由 以0.5V步級由4V至8V之5〇〇ns之脈衝波振動該裝置作電 翁 「預燒(bunwn)」。此被認為可抑制分解PVDF並防止其上 的第二純化薄膜破裂。在預燒程序之後，晶粒等級鈍化之 NRAM裝置正常操作。以裝置等級ρνΜ塗佈及第二純化 20 薄膜14化之裝置不需要這類職程序，且可在室溫下直接以 操作電壓操作於空氣中H置等級之純化，PVDF按照 CNT結構之精挪狀圖案化，典型為Q5微米寬及！至2 微一般認為這類小膜片可在不加壓第二鈍化薄膜至失 敗的情況下分解。對於第二鈍化中之給定的贼密度，相較 24 1328227 於較大的晶粒等級膜片，在裝置等級pVDF腊H a ± 研乃之較小的、、系 蓋面積(footprint)平均上沒有瑕疵是為可能。 、妇 中 於此所述之記憶體陣列包括-可經由施加適當 至與開關電接觸之線來獨立選擇並控制陣列中各門 激/閃鎖電路，如於下文中更詳細之敘述。刺激 可與一組對應陣列中之開關之儲存閃鎖通訊。在讀取^亦 間’刺激/閂鎖電路紀錄陣列中之奈米管開關之狀能2門= ίο 使用兩端奈米管開關之記憶體陣列 包括非依電性兩端奈米管開關之非依電性Nra 體陣列200之-實施例於圖2中說明。陣列2〇〇 ^

或PFET裝置，尤其是NFET陣列選擇裝置丁外A bT 15 米管開關NTxy串聯以提供可用於積體電路中之非而二 憶體單元胞。此處’奈米管開關NTxy以圖解說明广，性記 圖1C及1D中說明之奈米管開關圖式1〇〇、1〇〇、$ 應 SNxy對應圖1C及1D中說明之導電元件115、擇即點 元件CExy對應圖1C及1D中說明之導雷亓也。導電 π 包 7匕 μ 120、12〇，。 陣列中之各非依電性奈米管開關NTxy可氧_ + 「4 崎―或兩種狀綠， 狀態 「導通」狀態對應圖1D所示之狀態11〇,，而「關 〜、 對應圖ic所示及上文另述之狀態n〇。 」 20 1328227

ίο 15 中之其他儲存胞一樣，包括選擇電晶體TOO及奈米管開關 ΝΤ00。TOO之閘極耦合至WL0、TOO之汲極耦合至bl〇、 且TOO之源極搞合至與ΝΤ00之奈米管元件接觸之選擇節點 SN00。導電元件CE00連接至第二字元線WWL0。在另一 實施例中，TOO之閘極耦合至BL0、T00之汲極耦合至WL〇、 且TOO之源極搞合至與ΝΤ00之奈米管元件接觸之選擇節點 SN00。 NRAM記憶體陣列200亦包括字元線(WL0、WL1、至 WLn);第二字元線(WWL0、WWL1、至WWLn);及位元線 (BL0、BL1、至BLm)。雖未加以說明，刺激/閃鎖電路電接 觸予元線、弟一字元線及位元線，並透過這些線提供抹除、 寫入（程式化）、及讀取信號至記憶體胞C00...Cnm。刺激/ 閂鎖電路可包括信號產生器，且各線可與分開的信號產生器 相接觸、或可共用共同的信號產生器。 對於沿著字元線WL0，同步抹除記憶體胞C00、c〇1、 至記憶體胞COm之示範的抹除操作’刺激/閂鎖電路如下文 更進一步之說明，首先將記憶體胞c〇〇至c〇m之内容讀出 並儲存於對應關鎖巾。沿著字元線WLG之抹除操作^續 進行使所有位元線BL0、BL1、至BLm接地(在零伏特）。所 :第二字元線WWL〇、wwu、至WWLn在抹除操作開始 f便接地。刺激/閂鎖電路一開始將字元線WL〇接地(零伏 =)’接著施加電壓Vw，導通電晶體too並形成連接.琴 即點SN00至接地的位元，線BL〇之導電通道。電晶體彻 之FET通道電阻設計成遠低於(舉例來說，1〇倍低於)奈米 20 1328227 ^ji.q t| φ fl 管開關NTOO之「導通」電阻。 ίο 接下來’刺激/閂鎖電路施加抹除刺激vE至第二字元線 WWL0。如在與此同日提出申請之美國專利申請案第 11/280,786號，發明名稱為「兩端奈米管裝置與系統以及其 製造方法」中更詳細的敘述，抹除刺激，舉例來說，可為一 單一脈衝波或一連串脈衝波，且可具有適當的波形及/或振 幅及/或脈衝波數目。如果，在抹除操作之前，裝置ΝΤ00 為「導通」狀態，則電流由第二字元線WWL0流向導電元 件CE00 ’並穿過奈米管開關NT00之奈米管，穿過電晶體 too之通道’至接地之bL0。多數的電壓下降在穿過奈米管 開關ΝΤ00處’因為電晶體τ〇〇通道電阻遠小於奈米管開關 ΝΤ00之電阻。如果，舉例來說，電晶體糊之通 奈米管開_ NTGG的十分之—，則q.9Ve出現於 們 15 Γ二，Ve致使奈賴關_由低電； 义」狀忐.文化至咼電阻「關斷」狀態。如果，在抹 两’奈米管開關Ντ⑻為「關斷」狀態，則奈米管開關'^ ㈣m斷」狀態。在抹除操作 〇 N彻至咖_抹除為高電阻「關斷」狀^有4官開關 σ抹除操作（如更進一步於上文所述)之後為驾入 ^作。換句話說，記憶體胞C00至com沿著選—1"化） 的寫入4關斷」狀態開始程式化操作。對於亍^ 作(舉例來說’至記憶體胞， 咖電路】=字;::=作開始時即接地。刺: 由將子兀線WL0由地線切換至〜來選擇電晶 27 20 1328227 一· 體TOO二如己憶體胞C00中之奈米管開_ ΝΤ〇〇欲由「關 10 15 斷」狀^^式化至「導通」狀態(舉例來說，對應邏輯「i」 狀態），則刺激/問鎖電路施加程式化織VBP至位元線 BL0 士在與此同曰提出申請之美國專利申請案第 11/280,786喊，發明名稱為「兩端奈米管裝置與系統以及其 製造方法」中更詳細的敘述，程式化刺激可為，舉例來說、， 單一脈衝波或連串脈衝波，且可具有適當的波形及/或振幅 及/或脈舰數目。舉例來說，位元線電壓首先可斜坡 至:BP ’接著再降低至1/2VBp以完成寫入(程式化)操作。： 式化電壓脈衝波被選擇以最大化程式化電壓气 管開關麵〇 ，牙T00之通道，穿過奈米 字元線WWL〇/：；t，/=t科⑽’並流至第二 麵欲程式化至心斷如果二=，广，之奈米管開關 中之™保持在「關斷」=在讀特，且記憶體胞coo 對於示範的讀取操作(舉例來說，由記 激/問鎖電路設定第-字开 〜體胞coo) ’剩 塵至高位準，料地’並_位元線BL〇之電 動。將讀取位元線tvt1!時錢在該線上之電麵 這兩個電屋以確保已儲^抹义及「程式化」 間不5擾亂(改變)，鎖===作期 例來說，VWR，導通電晶體 ’舉 為「導通」狀態，則導電二：成¥，通道。如果、

/成於位元線BL0及WWLO 20 1328227 之間’穿過電《 通道及奈μ _咖 此允許位元線BL〇上之浮動電壓放電至接地。不^如果 奈米管開關ΝΤ00為厂關斷狀鲅丨 、如果 =線：上:Β;。壓刺=果：圖示_ 旦1 電壓已減少大於超師定感應臨限值△、之= :.ΝΤ00為♦通」狀態，則刺激 定 ίο 15 20 應讀體胞coo之問鎖至邏輯「 對 △vBR之實際值由NT00之特定夹^狀；:碰預疋感應臨限值 =經驗或分析此技藝t之已知軸來^^定’且可經 電路仙位元線BL0之預充電恭严、:刺激/閃鎖 為「闕斷妝能. ' 电i BR未改變，例如ΝΤ00 0J /； ΝΤ00 性讀出_^不3=^_胞資訊之非破壞 ^喪失_斷），陣__==^如果外部 性儲存）。 仔之貝5孔（亦即，非依電 使用兩端奈米管開關之記憶體陣列之操作波形 圖3說明可在抹除、程式化、 施加於圖2所示之纪情許障二取操作（或模式）期間， 300。為了紀錄沿著對g施例之範例操作波形 WL0)之記億體胞狀態；；在抹除元線(例如字元線 作。對預讀取(未顯_，:):::::;=: j厶ozz/ 來說，至BL〇m至讀取電4〜，舉例 刺激/噴路將C =電浮動。接著， 5 選擇記憶體胞二例如: 中’在讀取操作期間 ：在圖3所示之範例 狀態(於圖1D中說明）二_已 為導通」（邏輯「1」） 之電#W 3所示放電至接地: 10 低。在「導通」及「防配一 貝取电堡乂时因而降 差額典型地約為10心伏;寺】=:公〇讀取電壓之 可取決㈣旧而此值 15 中之議之「導通」狀態之邏輯「;鎖:=體胞⑽ 胞，刺激_電路判定BU讀取電二=憶： ⑽未經放電)，並_對應記憶體胞c〇i === 斷」狀態之邏輯「0」狀熊。 宁之NT01之「關 存於_之讀取操作體 C00至COm中沿著字开始WTn ^ * 接者5己憶體胞 妯阁并枝昤. 、” ’丁'米管開關ΝΤ00至NTOm Γβ 二。 間，BL0至BLm保持接地 ^ =整個抹除操作期 特。此切換記憶體胞coo 30 20

ι〇 厶電晶體TOO至導通，且選擇節點SN00穿過電晶體T00通 道接地。接下來，WWL0斜坡式升至抹除電壓νΕ。在一實 旅例中’舉例來說，Ve大概為1〇伏特。如果在抹除操作開 始時，奈米管開關ΝΤ00為高電阻「關斷」狀態，則在抹除 赛作完成後，其保持「關斷」狀態。如果，在抹除操作之前\ 余米管開關ΝΤ00為「導通」狀態，則電流流動，且奈米管 開關ΝΤ00由「導通」狀態變化至「關斷」狀態。舉例來說， 電流以ΙΟΟηΑ至ΙΟΟμΑ之範圍的電流在WWL〇及BL〇間 流動’電流範圍取決於開關ΝΤ00之特性，舉例來說，數; 或密度、及開關之奈米管元件中奈米管之電阻。 15

〜八心私丨几d早父笔晶體TOO < 通道電阻高出10倍，所以對於大概10伏特之範例抹除带肩

Ve來說，選擇節點SN00大概為i伏特，電晶體T〇〇 ^ j 大概5伏特之閘極對源極電壓差，且閘極對汲極電壓差 為6伏特。一般來說，應注意雖然於圖3中所說明之ν 1 同方形脈衝波，具有適當振幅及波形之罝—\、 ^ 〜干一或一連串έ 義抹除脈衝波可施加於其上，如在與此 :

之美國專利申請案第⑽如娜號，發明名 管裝置與祕以及錢造枝」中更詳纟喝㈣。兩W 如上文所m蚊字元祕除所有 除操作之後為寫入(程式化)操作。舉例二開關之d ⑽被選定，則奈”開關至m ’如果字元^ 所有奈米管開關咖uNTGm在寫人摔作因此 過的「關斷」商電阻狀態。在寫入操作開始;:tw為: ， 20 工328227

ίο 15 WWLn、WL〇至WLn、及BL0至BLm皆為接地（零伏特）。 在此範例中，記憶體胞C00中之奈米管開關NT〇〇欲加以切 換(例如：寫入或程式化)至「導通」（邏輯Γι」）狀態，而記 憶，胞C01中之奈米管開關Ντ〇1欲使其處於「關斷」（邏 輯「〇」）狀態。在整個寫入操作期間，WWL〇保持接地。刺 激/閂鎖電路施加電壓Vw(舉例來說，大概6伏特）至字元 線j電晶體TOO導通，且選擇節點SN00穿過電晶體τ〇〇通 道電連接至位元線BL0。既然在此範例記憶體胞c〇〇中， 縈示管開關ΝΤ00欲由「關斷」狀態切換至「導通」狀態， 那麼刺激電路將BL0斜坡式升至程式化電壓VBp，舉^來 說’大概5至6伏特〇BLG寫人電壓VBp穿過電晶體彻 傳送至選擇節，點麵。電晶體谓操作於源極隨搞器 (source-follower)模式，以致電晶體τ〇〇之源極電壓 選擇節點SN00)等於VBp減去電晶體τ〇〇之源極隨搞器之臨 限電壓下降，舉例來說，大概i至15伏特。因此，選㈣ 點SN00之寫入電壓（舉你丨丨决丄 ' 半其門概4.5伏特)施加穿過奈 未g開關NTGG(在&擇節點s咖及 _之導電元件CE00之間)。 在此行業中已為人所熟知。寫 思耦^作椟式 米管開關NTGG之奈米管元件:^晶體™)及奈 由「關斷」狀態轉變至「導通」奈米管開關謂〇 ΙΟΟηΑ至ΙΟΟμΑ之範圍的恭 ：牛例來說’電流以 流範圍取決於奈米管^:〇在之^生及W間流動，電 應注意位凡線寫入電壓在寫入操作期間可加以變化。在 32 20 圖3所示之一範例中，位元線寫入電壓在寫入操作期間可由 VBP’交化至i/2VBp。因此，舉例來說，位元線寫入電壓可由 1概5至6伏特之Vbp轉變至大概2 5至3伏特之ι/2^， 對應的選擇節點SN⑻在寫人操作期間由大概Μ伏特 轉變至1.5 i 2伏特。由於在此範例中，記憶體胞⑽欲保 7在「關斷」狀態，所以奈米管開關NT〇1欲保持在高電阻 關斷」狀態，位元線BL1電壓如圖3所示，在寫入週期 期間保持接地(零）’且開關NT01保持在「關斷」狀態。如 由位元線BL0及BL1所說明的一樣，位元線BL2至 將提供寫入電壓或保持接地，取決於欲寫入至陣列2〇〇之對 應的記憶體胞中之邏輯狀態。 下列美國專利申請案及已核准之專利揭示製造可包括 於較佳的實施例中之奈米管結構及奈米管元件之不同的方 法及技術。在某些實施例中，奈米管元件為多孔的，而在某 些例子中為極多孔的。在一或多個實施例中，奈米管元件本 質上為單層奈米碳管。在某些實施例中，奈米管元件包括草 壁奈米碳管、多壁奈米碳管、及/或雙壁奈米碳管。在某也 實施例中’奈米管元件包括一或多束奈米管。下列參考文獻 係讓渡予本申請案之受讓人，且其全文併入於此以供參照： 使用奈米管帶之機電記憶體陣列及其製造方法（美國專 利申請案第09/915,093號，現為美國專利第6,919,592號）， 於2001年7月25曰提出申請； 機電三跡接面裝置（美國專利申請案第10/033,323號， 現為美國專利第6,911，682號），於2〇01年12月28日提出 1328227 - 申請； ， 奈米管薄膜及物件（美國專利申請案第10/128,118號， 現為美國專利第6,706,402號），於2002年4月23曰提出申 . 請， 5. 製造奈米碳管薄膜、層、結構、帶、元件及物件之方法 (美國專利申請案第10/341,005號），於2003年1月13曰提 出申請； 非依電性機電場效應裝置與其應用電路及其形成方法 鲁（美國專利申請案第10/864,186號），於2〇〇4年6月9曰提 10 出申請； 具有平行配置之奈米結構物件之裝置及其製造方法 國專利申請案第10/776,059號，美國專利公告 2004/0181630號），於2004年2月11日提出申請； ， 具有垂直配置之奈米結構物件之裝置及其製造方法（美 15 國專利申請案第10/776,572號，美國專利公β 2004/0175856號），於2004年2月11日提出申請；及 鲁 & #第 圖案化奈米物件及其製造方法（美國專利申知赛 10/936,119號，美國專利公告第2005/0128788號）。 本發明可在不偏離其精神或本質特性的情況下，以其他 .I ^關 2〇 特定形式加以體現。本實施例因而視為說明而非ί1艮制 係0 【圖式簡單說明】 34 1328227 在圖式中： . 圖1A及1B為非依電性兩端奈米管開關之某些實施例 之橫剖面圖； . 圖1C為根據本發明之某些實施例，圖1A之非依電性 5 兩端奈米管開關於高電阻「關斷」狀態之略圖； 圖1D為根據本發明之某些實施例，圖1A之非依電性 兩端奈米管開關於低電阻「導通」狀態之略圖； 圖2為根據本發明之某些實施例，記憶體陣列之圖示， ® 其中各記憶體胞包括一記憶體胞選擇FET及一非依電性兩 10 端奈米管開關；及 圖3為根據本發明之某些實施例，一記憶體陣列之操作 波形。 名 稱 位元線 第一字元線 第一字元線 第一字元線 位元線 位元線 電晶體 選擇節點

【主要元件符號說明】 代表符號 BL0 WL0 WL1 WLn BL1 BLm TOO SN00 35 1328227

CEOO 導電元件 NTOO 奈米開關 TOm 電晶體 SNOl 選擇節點 CEOm 導電元件 NTOm 奈米開關 WWLO 第二字元線 WWL1 第二字元線 WWLn 第二字元線 COO 非依電性儲存記憶體胞 C01 非依電性儲存記憶體胞 COm 非依電性儲存記憶體胞 CIO 非依電性儲存記憶體胞 Cll 非依電性儲存記憶體胞 Clm 非依電性儲存記憶體胞 CnO 非依電性儲存記憶體胞 Cnl 非依電性儲存記憶體胞 Cnm 非依電性儲存記憶體胞 10 非依電性兩端奈米管開關 10， 非依電性兩端奈米管開關 15 導電元件 15, 導電元件 20 導電元件 20， 導電元件 36 1328227

25 奈米管元件 25， 奈米管元件 30 絕緣層 30， 絕緣層 35 基板 35， 基板 40， 受控重疊長度 45， 重疊區域 50 刺激電路 50， 刺激電路 100 開關 100， 開關 110 導通狀態 110’ 導通狀態 115 導電元件 115’ 導電元件 120 導電元件 120， 導電元件 125 奈米管元件 125， 奈米管元件 150 刺激電路 150， 刺激電路 200 非依電性NRAM記憶 陣列 37 1328227 300 操作波形

38

Claims (1)

1328227

專利申請案第95丨16303號 ROC Patent Application. No. 95116303 修正後無劃線之中文申請專利範圍修正本-附件(二) Amended Claims in Chinese - Enel. II (民國99年3月外日送呈） 申請專利範圍： (Submitted on March 2009 ) 1. 一種記憶體陣列，包含： 多個記憶體胞，各記憶體胞收容一位元線、一第 一字元線、及一第二字元線，各記憶體胞包括： 一記憶體胞選擇電路，可操作耦合至該第 一字元線及該位元線以選擇對該位元線及該第一字 元線之至少其一之啟動作出反應之該記憶體胞；及 一兩端開關裝置，僅具有第一及第二導電 端以存取及程式化該開關裝置，其中，每一個該第 一及第二導電端係耦合至一奈米管物件，該第一端 可操作耦合至該記憶體胞選擇電路，而該第二端可 操作耦合至該第二字元線；及 一記憶體操作電路，可操作耦合至各記憶體胞之 該位元線、該第一字元線、及該第二字元線， 該操作電路包含用以啟動該位元線及該第一字 元線之至少其一來選擇該記憶體胞以用於存取或程 式化之電路，並包含用以施加一電刺激以程式化於 該奈米管物件中之一記憶體狀態之程式化電路，該 程式化電路施加一第一電刺激至該位元線、第一字 元線及第二字元線之至少其一，其中，該第一電刺 激使該奈米管物件介於該第一及該第二端間之電阻 變化至相對較高的電阻，且該程式化電路施加一第 二電刺激至該位元線、第一字元線及第二字元線之 39 其中’該奈米f物件之相對較高的電阻對應該記 憶體胞之第-資訊狀態4其中該奈米管物件之相 對較低的電阻對應該記憶體胞之第二資訊狀態。 2. 如申請專利範圍第！項之記憶體陣列其中該第一及 第一負说狀恶為非依電性。 3. 如申請專利範圍第丨項之記憶體陣列，其中該第一狀 態之電阻可為至少約10倍高於該第二資訊狀態之電 阻。 4. 如申請專利範圍第1項之記憶體陣列，其中該記憶體 胞選擇電路包括具有一閘極、一源極、及一汲極之 晶體。 5. 如申請專利範圍第4項之記憶體陣列，其中該閉極電 接觸該第一字元線、該源極電接觸該第一導電端、且 該沒極電接觸該位元線。 6·如申請專利範圍第1項之記憶體陣列，其中該記憶體 胞選擇電路包括一 FET。 7·如申請專利範圍第1項之記憶體陣列，其中該操作電 路透過經由啟動該位元線及該第一字元線之其一來選 擇該記憶體胞並施加一讀取刺激至該位元線以讀取該 記憶體胞之資訊狀態。 1328227

8. ::專利範圍第7項之記憶體陣列，其中該讀取刺 二2加—浮動電壓，且該操作電路經由測定於該 =的電壓是否衰退至低於一臨限值，來讀取該記 憶體胞之資訊狀態。 9. tl請專利範圍第7項之記憶體陣列，其中讀取該記 憶體胞之資訊狀態為一非破壞性讀出操作。 10. 如申請專利範圍第！項之記憶 =括對應各記憶體胞之-問鎮，並在抹 l别、、’己錄於該對應的閃鎖中之記憶體胞之資訊狀綠。 11. 如申請專利範圍第i項之記憶體陣列，其中該操^電 路包括電路系統以產生對該第一電刺激之一抹除操 •如申請專利範圍帛11項之記憶體陣列，其中該抹除操 作包含施加一或多個電壓脈衝波，其中該脈衝波之一 振幅、該脈衝波之一波形、及該脈衝波之一數目合起 來，足夠使該裝置變化至該第一資訊狀態。 如申明專利範圍第1項之記憶體陣列，其中該操作電 路包括電路系統以產生對該第二電刺激之一程式化操 作。 4.如申睛專利範圍第13項之記憶體陣列，其中該程式化 操作包含施加一或多個電壓脈衝波，其中該脈衝波之 振幅、該脈衝波之一波形、及該脈衝波之一數目合 起來，足夠使該裝置變化至該第二資訊狀態。 41 1328227 15. 如申請專利範圍第1項之記憶體陣列，其中該奈米管 物件包含一已定義方向之奈米管結構區域。 16. 如申請專利範圍第1項之記憶體陣列，其中該第一及 第二端為金屬。 17. 如申請專利範圍第1項之記憶體陣列，其中該金屬包 含釕(Ru)、鈦(Ti)、鉻(Cr)、鋁(A1)、金(Au)、鈀(Pd)、 鎳（Ni)、鎢（W)、銅（Cu)、鉬（Mo)、銀(Ag)、銦（In)、 銥(Ir)、鉛(Pb)、錫(Sn)、TiAu、TiCu、TiPd、Pbln、 及TiW之至少其一。 18. 如申請專利範圍第1項之記憶體陣列，其中該操作電 路施加一選擇電壓至該第一字元線以選擇該記憶體 胞’及一抹除電壓至該第二字元線以使該奈米管物件 之電阻變化至相對較高的電阻。 19·如申請專利範圍第1項之記憶體陣列，其中該操作電 路施加一選擇電壓至該第一字元線以選擇該記憶體 胞’及一程式化電壓至該第二字元線以使該奈米管物 件之電阻變化至相對較低的電阻。 20. 如申請專利範圍第1項之記憶體陣列，其中，該操作 電路施加一選擇電壓至該第—字元線以選擇該記憶體 胞’並施加一程式化電壓至該位元線以使該奈米管物 件之電阻變化至相對較低的電阻。 21. 如申凊專利範圍第1項之記憶體陣列，其中，該操作 電路施加一選擇電壓至該第一字元線以選擇該記憶 42 1328227 胞，並施加一抹除電壓至該位元線以使該奈米管物件 之電阻變化至相對較高的電阻。 22. —種記憶體胞，包含： 一記憶體胞選擇電路，與位元線及第一字元線電 通訊以選擇對該位元線及該第一字元線之至少其一之 啟動作出反應之該記憶體胞；及 一兩端奈米管開關裝置，僅具有第一及第二導電 端以存取及程式化該開關裝置，其中，每一個該第一 及第二導電端係耦合至一奈米管物件，該第一端與該 記憶體胞選擇電路電通訊，而該第二端與第二字元線 電通訊， 其中，選擇該記憶體胞及施加一第一電刺激至該 位元線、該第一字元線、及該第二字元線之至少其一 使該開關裝置介於該第一及第二端間之電阻由相對較 低的電阻變化至相對較高的電阻，且 其中，選擇該記憶體胞及施加一第二電刺激至該 位元線、該第一字元線、及該第二字元線之至少其一 使該開關裝置介於該第一及該第二端間之電阻由相對 較高的電阻變化至相對較低的電阻， 其中，介於該第一及第二端間之相對較高的電阻 對應該記憶體胞之第一資訊狀態，且其中介於該第一 及第二端間之相對較低的電阻對應該記憶體胞之第二 資訊狀態。 43 23. 如申請專利範圍第22項之記憶體胞，其中該第一及第 二資訊狀態為非依電性。 24. 如申請專利範圍第22項之記憶體胞，其中該第一資訊 狀態之電阻可為至少約1 〇倍高於該第二資訊狀態之 電阻。 25. 如申請專利範圍第22項之記憶體胞，其中該記憶體胞 選擇電路包括具有一閘極、一源極、及一沒極之電晶 體。 Μ.如申請專利範圍第25項之記憶體胞，其中該閘極與該 第一字元線電通訊、該源極與該第一導電端電通訊、 且該汲極與該位元線電通訊。 27，如申請專利範圍第22項之記憶體胞’其中該記憶體胞 選擇電路包括一 FET。 28. 如申請專利範圍第22項之記憶體胞，其中該第一電刺 激包含施加一或多個電壓脈衝波，其中該脈衝波之一 振幅、該脈衝波之一波形、及該脈衝波之一數目合起 來’足夠使該裝置變化至該第一資訊狀態。 29. 如申請專利範圍第22項之記憶體胞，其中該第二電刺 激包含施加一或多個電壓脈衝波，其中該脈衝波之一 振幅、該脈衝波之一波形、及該脈衝波之一數目合起 來’足夠使該裝置變化至該第二資訊狀態。 30. 如申凊專利範圍第22項之記憶體胞，其中該奈米管物 件包含一已定義方向之奈米管結構區域。 44 1328227 31.如申請專利範圍第22項之記憶體胞，其中該第一及第 二端為金屬。 32·如申請專利範圍第31項之記憶體胞，其中該金屬包含 釕(Ru)、鈦(Ti)、鉻(Cr)、鋁(A1)、金(Au)、鈀(Pd)、鎳 (Ni)、鑛(W)、銅(Cu)、钥（Mo)、銀(Ag)、銦(In)、銀(Ir)、 鉛（Pb)、錫（Sn)、TiAu、TiCu、TiPd、Pbln、及 TiW 之 至少其一。 33. —種操作一兩端奈米管記憶體胞之方法，包含下列步 驟： 施加一第一電刺激以使一奈米管物件介於一第一 端及一第二端間之電阻變化至一相對較高的電阻；及 施加一第二電刺激以使該奈米管物件介於該第一 端及該第二端間之電阻變化至一相對較低的電阻； 其中，該奈米管物件之相對較高的電阻對應該記 憶體胞之第一資訊狀態，且其中該奈米管物件之相對 較低的電阻對應該記憶體胞之第二資訊狀態。 45 1328227 七、指定代表圖： (一） 本案指定代表圖為：第（2 )圖。 (二) 本代表圖之元件符號簡單說明： % 代表符號 名 稱 - BLO 位元線 WLO 第一字元線 WL1 第一字元線 • WLn 第一字元線 BL1 位元線 BLm 位元線 TOO 電晶體 SNOO 選擇節點 CEOO 導電元件 NTOO 奈米開關 TOm 電晶體 # SN01 選擇節點 CEOm 導電元件 NTOm 奈米開關 WWLO 第二字元線 WWL1 第二字元線 WWLn 第二字元線 COO 非依電性儲存記憶體胞 1328227 • C01 ^ COm CIO 、 Cll ， Clm CnO Cnl 嫌 Cnm 200 非依電性儲存記憶體胞 非依電性儲存記憶體胞 非依電性儲存記憶體胞 非依電性儲存記憶體胞 非依電性儲存記憶體胞 非依電性儲存記憶體胞 非依電性儲存記憶體胞 非依電性儲存記憶體胞 非依電性NRAM記憶體 陣列 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：