TWI327834B

TWI327834B - Background calibration of modulator

Info

Publication number: TWI327834B
Application number: TW095124930A
Authority: TW
Inventors: Chia-Liang Lin
Original assignee: Realtek Semiconductor Corp
Priority date: 2005-07-07
Filing date: 2006-07-07
Publication date: 2010-07-21
Also published as: CN1956341A; CN1956341B; US20070008200A1; TW200713865A; US7321325B2

Description

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號：TW3109PA 九、發明說明：【發明所屬之技術領域】本發明是有關於一種調變器，且特別是有關於一種用以校正一連續時間調變器之校正裝置與方法。【先前技術】調變器係被廣泛地用於過取樣（〇ver_sampHng)的類比數位轉換器（ADC )，以達成相較於粗輪的量化，較高解析度的類比至數位的資料轉換。目前，多數調變器使用離散時間迴路濾波器（l〇〇P filter)。已有許多研究使用連續時間迴路濾波器。第1圖繪示使用連續時間迴路濾波器2 傳統調變器200之方塊圖。例如，一連續時間（或類比）輸入訊號x(t) ’經過連續時間迴路濾波器230，輸入至量化器240 ’然後轉換成一離散時間輸出序列y[n]。輸出序列y[n]係經由一數位類比轉換器（DAC) 26〇，被迴授至迴路濾波器230。量化器240依據時序訊號（cl〇ck)將連、、只N·間訊號轉換至離散時間序列。迴路濾波器通常包括一個或多個連續時間積分器，積分器係用以模擬乃之理想響應，其中T係相關於此時序訊號之週期。迴路濾波器230係與至少一個訊號路徑及加法運算相關。例如，第2圖所繪示之三階迴路濾波器23〇係包括三個積分器與三個加法器。輸出序列y[n]係由輸入訊號x(t)、量化器24〇的量化誤差，與濾波器230之響應所決定。雖然在調變器2〇〇中並不存在可將連續時間輸入訊號x(t)轉換成離散時間序列 1327834

' 編號：TW3109PA * χ[η]的準確取樣電路，然量化器240係以該時序訊號來對 x(t)進行同步地取樣運算。量化器240根據此時序訊號產生出一離散輸出序列，此序列即為調變器200之輸出序列 y[n] 0 根據均等定理（equivalence theorem )，連續時間輸入訊號x(t)可由離散時間序列χ[η]=χ (t=nT)均等地表示。據 • 此’第3圖係缯·示通周來描述連續時間調變器2〇〇之一行 . 為模型。例如’取樣器205將連續時間輸入訊號X⑴轉換鲁為離散時間序列x[n]。量化器240的動作係以加入一量化誤差序列e[n]至此系統來描述。離散時間序列χ[η]係以一訊號轉換函數STF (z) 245來進行濾波，而量化誤差序列 e[n]係以一雜訊轉換函數NTF (ζ) 255來進行濾波。在加法器265中’ STF(z) 245的輸出係與NTF(Z) 255相加，產生此調變器之輪出序列y[n]。STF (z) 245與NTF (z) 兩者皆由迴路濾波器23〇來決定。例如，相應於第2 φ 圖之三階迴路濾波器230之雜訊轉換函數NTF (z) 係為： 5 NTF⑻=1/(ι+ζ⑷），其中

Liz>gAz-l)^g2/2- (z+7)/(z-7)2+ g3/6· (z2+4z+l)/{z.jy 迴路濾波器230之内部參數，例如是第2圖波器230之係數☆、心、幻，係被選擇以得到一目椤路4 轉換函數。通常需要能將量化誤差抑制在所需頻帶二雜訊雜訊轉換函數，以改善頻帶内訊號量化誤差比（inba之一 7 1327834 三達編號：TW3109PA signal-to-quantization-noise ratio)。你 J 那，選擇 g· y = 11 / 6、沾f 得到-典型訊轉換函數如，

當實現了-積體電路内之-調變器時，迴路滤波器 230之内部參數，例如是第2圖之迴路濾波器23〇之係數心、心、幻，通常取決於電阻或電容_ _。現代的積體電路中相同種類之電路元件的值通常能夠匹配。雖然對於每個單一的電阻（或電容）之電阻值（或電容值）的差異很大，例如是30%，兩相同種類之的電阻或電容之比值通常很準確，例如準確度在〇1%。因此，積體電路中，係數 ☆、幻、幻之有效值通常可以控制的很好。最大的問題通常發生在不準確的積分器中。一連續時間積分器通常以第4 Α圖之0TA-C積分器，或第4B圖之R-C積分器來實現。對於此OTA_c積分器，輸入電壓係由一運算轉導放大器（〇perati〇nal transconductance amplifier，OTA)轉成輸出電流。這輸出電流藉由電容被積分’並被轉成一輸出電壓。若適當地選擇轉導與電容c之值，使得j=C/gw，即“時間常數” C/Gw係等於時序訊號週期，則此0TA-C積分器之電壓轉換函數為GVCsC)，與的所求響應相符合。對於；r-c 積分益’由於運算放大器的高增益之故，若適當地選擇電阻及與電容C的值，使得，即“時間常數，’ Rc係等於4序訊號週期’則輪入電壓到輸出電壓之轉換函數為 l/(sRC)。而’在實際電路中，元件的值總是有偏移現象。例 8 1327834

三達編號：TW3109PA 如’在典型的互補金屬氧化半導體（CMOS)積體電路中，轉導、Ίιι與電容值的不4定性可能導致積分^的c/仏或之值與所叹叶的值的差異達到30%。如此通常會導致調變H的效能降低。更糟的是，可能導致不穩定性，並造成系統無法正常運作。此外，C/G^與及c之值皆與溫度有關因此即使C/G^或之值在初始階段就作校正，可能因為溫度的關係使得C/Gw或及c的值改變。

【發明内容】有4α於此，本發明的目的就是在提供一種校正電路，用以調整-連續時間調變器之—個或多個積分器之時間常數’此校正電路可以在初始階段校正，或間歇地校正，或為=應-命令訊縣校正，或職性又連續性地校正。在貫〇中主要調變器係用以將_連續時間輸入號轉換成-離散時間輸出序列。此校正電路係使用―附屬調變器來估測積分器的時間常數（或—時間常數之相差），並對應地調整主要調變器之至少―積分器之時、數：’附屬調變器包括一連續時間迴路渡波器，以及具有實質上與主要調變器之積分ϋ相似之電路設計之至少一積分器。在-實施例中，此附屬調變器係為一一階調變附屬調變器具有-積分器、—粗链量化器（例如是5 與-粗糙的迴授數位類比轉換器（DAC)。此附屬調變器係用以產生-誤差序列與-附屬輸出細，㈣應—校正 9 ^27834 * 二達編號：TW3109PA 序列。由於校正序列之故，此誤差序列包含額外雜訊。在一實％例中，一估測電路係依 " 出序列產生-估測訊號。估測訊號係序列與附屬輪積分器之時間常數的相對誤差。:控:此附屬調變器之訊號’調整主要調變器之積分器之：間；=係依據此估測，出一個或多個控制訊號，以選二也=制

=列(例_電阻或電容)至此積分器= ^數。在-貫施例中，此控制電路亦: 之積分器之時間常數。町屬”周支斋蘇山久實ΓΓ’估測電路係包括—適應性據波器，以猎由仏測誤差序列與附屬輸出序列間的相關性，㈣附屬調變裔之雜訊轉換函數。例如，基於最小均方（ieast _n square ’ LMS)演算法或其他演茸法之— -异狀適應性有限脈衝響應（fume impulse response，FIR )濾波器或一適應性無限脈衝響應（infinite impulse response，nR)渡波器，係、用來決定誤差序列與附屬輸出序列間的相關性。在一實施例中，估冑器電路更包括-加法電路，以在適應性據波器之收斂性下，將兩個或更多濾波器係數加總，產生估測訊號，此估測訊號係代表附屬調變器之積分器之時間常數的誤差比率。 ' 在一實施例中，一校正序列產生器係提供校正序列 (即假隨機雜訊序列或一週期性序列）。此校正序列可於附屬調變器的量化器之前或之後輸入。在一實施例中，附屬調變器包括一區域迴授迴路，以補償過量延遲。此區域 1327834

* 二達編號.TW3109PA ^授迴路之—實施例係包括—捨人函數電路、—資料正反器·曰'益元件與一加法電路。捨入函數係輕接於一量化器輸出端，附屬調變器之輸出端間。資料正反器係耗接於附屬=變器之輪出端與迴授的數位類比轉換器之輸入端間3|元件之輪入端係耦接於迴授的數位類比轉換器之輸入，加法電路係用以將量化器輸出的序列減去增益元 ^的輸”料。在此區域迴授迴路之實施财，校正序列 φ 叮、；检入函數電路的輸入端或捨入函數電路的輸出端被輸入。由附屬調變器所產生的誤差序列係包括校正序列與捨入函數電路所造成的額外雜訊。 ▲為讓本發明之上述目的、特徵、和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細明如下： ' ° 【實施方式】

〜本發明係關於—調變器之校正方法與校正裝置。本發明说明書所述之數個本發明實施例，並非用以限定本之實加方法’本發日㈣可料同方式來實現。如上所述’連續時間積分器係為連續時間 DELTA-SIGMA 調變器（DELTA SIGMA 咖__ t礎建構方塊。積分器储由〇ΤΑ·€電電路來實1。兩者的特性皆取決於時路’時間常數係為％;對於R_c電路 = 此。時間常數的不精確係為導致調變器的雜訊整型係為 1327834

三達編號：TW3109PA (noise-shaping)行為偏離設計目標的主要原因。雖然積分器的時間常數在大幅偏離其正常值的情況下，兩積分器的時間常數的匹配情形仍相當不錯。例如，若一積分器的時間常數較正常設計值大30%，則在同一積體電路中的另一相同類型的積分器的時間常數亦會大於正常設計值約30 %。因為在兩者之時間常數的誤差比率方面，相似設計的積分器的匹配情況仍會良好。因此以一積分器的時間常數的估測值用來當作基準，用來調整其他積分器的時間常數，以使得其時間常數接近其設計目標。第5圖繪示依照本發明之校正連續時間調變器的方法。第5圖繪示一校正電路之實施例，此校正電路係用以校正主要調變器200A之時間常數。主要調變器200A係為使用中之調變器，將一輸入連續時間類比訊號X⑴轉換為一輸出序列y[n]。在一實施例中，此校正電路係包括一附屬調變器400，一校正訊號產生器300，一時間常數估測器500，與一時間常數控制器600。在一實施例中，主要調變器200A與附屬調變器400使用實質上相似之電路設計來實現内部的連續時間積分器。相似電路設計之此數個積分器之時間常數的誤差比率係彼此間匹配。如此，附屬調變器400可作為一測試電路，來估測主要調變器200A 的内部連續時間積分器的時間常數的誤差比率。主要調變器200A之内部連續時間積分器之時間常數，可以依據一個或多個由時間常數控制器600所產生的控制訊號來調整 (或校正）。 12 1327834

. 三達編號：TW3109PA 参在一實施例中，附屬調變器4〇〇係用以進行校正測試，而非實際用以處理連續時間輸入訊號。例如，附屬調變器400係為一相對簡單的設計（例如一階調變器，搭配粗糙的i化器）來降低系統成本。校正訊號產生器3⑼ 產生枚正序列c[n]，可以是一假隨機（pSeud〇_rancjom) 序列或一週期性序列。在一内部量化器（例如是兩位元量化器）之$或之後，校正序列c[n]被輸入至附屬調變器 # 4〇0。附屬調變器4〇〇依據該校正序列c[n]以產生一誤差序列e[n]與一輪出序列z[n]。誤差序列e[n]係為附屬調變器 400調麦校正序列c[n]所造成之雜訊。此輸出序列z[n]係相關於校正序列c[n]。抑犄間常數估測器500係檢測錯誤序列e[n]與附屬調變益4〇^輪出序列z[n]間之相關性，以決定出（或估測）一積分=時間常數。此決策係輸入至控制器 600 (即經過 >時間$數估測訊號），接著控制器600輸出控制訊號來籲調整主要調變器2〇〇A之積分器之時間常數。在一實施例中=屬調變器400之一積分器之時間常數係亦被調整。時可以在初始階段時校正，或間歇地校正，或為回，一命令訊號來校正，或週期性、連續性地校正。例如，田主要調邊器2〇〇A處理輸入訊號時，時間常數可以作調整。々第6圖繪示依照本發明之附屬調變器4〇〇之實施例。第6圖之^附屬調變器400係為一階調變器，包括一積分器里化器（例如是五級的粗糙量化器）48〇，與一粗 13 1327834

. 三達編號：TW310卯A * 糙的數位類比轉換器（DAC) 490。積分器410具有一轉換函數-AAsT，其中Γ係相關於一時序訊號週期與一時間常數之標稱值（nominal value )，而A:係為表示積分器41〇之時間常數之誤差比率之一參數。例如，若1.3，時間常數小於標稱值30%。在積分器410之轉換函數中的負號，表示DAC 490之負迴授。在一實施例中，附屬調變器400更包括一區域迴授迴路’用以補償過量延遲（excess delay )。例如，區域迴授鲁迴路包括一捨入函數電路（round-off function) 450，一資料正反器（data flip-flop ’ DFF) 470，迴授增益參數430，與加法器420。在一實施例中，DFF470操作於一第二時序訊號，此第二時序訊號相較於量化器48〇之時序訊號，具有一延遲時間士Γ。校正序列蚪幻係可以在捨入函數電路450之前或之後輪入。加法器46〇係計算出此額外雜訊，此額外雜訊係相關於校正序列c[n]及捨入函數電路 φ 450。加法器460係輸出誤差序列e[n]。附屬調變器4〇〇之輸出序列z[n]係作為DFF47〇之輸入訊號。積分器41〇之時間吊數之誤差比率，以參數左表示，可藉由檢測誤差序列e[n]與輸出序列z[n]間的相關性而得到。第7圖係繪示附屬調變器400的行為模型。在第7圖之附屬調變器400的行為模型中，積分器41〇之過量延遲 (ί/7)亦以一離散時間濾波器來表示，此離散時間濾波器的響應為1/㈤)·土z-i’以一增益參數—々作縮放。增益參數的負號表示負迴授，而縮放參數々表示積分器410之時間常 ^27834

' 三達編號：TW310卯A * 數之誤差比率。量化器48〇所造成的量化誤差係以一額外雜訊序列q[n]來表示，額外雜訊序列q[n]係經由加法器 480A輸入至附屬調變器4〇〇。DFF47〇所形成的區域迴授迴路與增益方塊430係以一濾波器430A來表示。校正序列c[n]與捨入函數電路450所造成之額外雜訊係以另一額外雜訊序列e[n]表示，此額外雜訊序列e[n]係經由加法器 455輸入至附屬調變器4〇〇。使用此模型，用以對應於鲁與e[n]的輸出序列z[n]係以下式表示： z^=\.Q^mw-^v[\+{a^k-k-d~\).z^+ik.d^ayz-2]；或較簡單地 z⑺=[g ⑺ + 五(z)] · w(z)， Z〇)、2(Z)與五(Z)係為分別為z[n]、q[n^ e[n]的z轉換（z-transform )。此雜訊轉換函數NTF(Z)有以下關係： = [1 -厂丨]/[1 + (or + 众 + U -1) · Ζ-1 + (υ _α) · z-2] e[η]與z[n]間的相關性係由此雜訊轉換函數NTF(z)來決定，由此轉換函數，可得到積分器41〇之時間常數之縮放參數々與相對應之誤差比率。在本發明之一實施例中，可使用適應性有限脈衝響應 (finite impulse response，FIR )濾波器，來估測附屬調變器400之雜訊轉換函數’如第8圖所示。附屬調變器4〇〇的行為係依據上述z[n]、q[n]與e[n]間的關係來建立模型。此誤差序列e[n]與輸出序列z[n]係輸入至時間常數估測器 500。在一實施例中，時間常數估測器5〇〇包括一無限脈衝響應（infinite impulse response，IIR)濾波器 51〇，例 15 1327834

三達編號：TW3109PA 如是一離散時間積分器1/Π-Ζ-1]，一適應性FIR濾波器52〇與一加法器530。在適當調整後，此適應性FIR濾波器52〇與此固定IIR濾波器（或一積分器）51〇串接後，會形成以下響應： [l + vf+crz’/tl-z-1]，其中 c^a + k-k-d-l 5 c^-k'd-a 換言之，離散時間積分器51〇與適應性FIR濾波器 520會產生一響應，其為NTF(Z)的倒數。如此，積分器51〇與適應性FIR濾波器520會回復附屬調變器4〇〇對誤差序列e[n]所做的事。誤差序列e[n]與適應性FIR濾波器52〇的輸出訊號w[n]之差值係以加法器530來計算，得到一剩餘序列（residual sequence) r[n]，此剩餘序列r[n]係用以調整FIR濾波器520，使得剩餘序列r[n]最小化。苐9圖繪示適應性FIR渡波器520之實施例。適應性 FIR濾波器520包括一增益參數a，此增益參數#相關於一適應步長（adaptation step size)。在一實施例中，此適應步長需為足夠小’使適應性FIR濾波器520可以收斂。在一實施例，適應性FIR濾波器520使用最小均方（ieast mean square )適應法，將此剩餘序列Γ[η]最小化。亦可使用其他適應方法（或演算法）。在適應性FIR濾波器的收斂性下，濾波器係數〇1與 c2具有以下關係： C\ +c2 =^-1 1327834

' 三達編號：TW3109PA 瞩換言之’濾波係數的總和表示附屬調變器4〇〇之積分器410之時間常數的相對誤差◊例如，若在此收斂性下〜+〇2=0.；1 ’積分器410之時間常數大約比—設計值小1〇 %。如此’時間常數估測器500係估測此時間常數之相對誤差。此資訊（即時間常數估測訊號）再輸入至時間常數控制器600 ’來調整主要調變器；2〇〇 A之至少一内部積分器之時間常數。在一實施例中，附屬調變器4〇〇之積分器 $ 410之時間常數亦被調整。第10圖繪示時間常數估測器500之另一實施例，時間常數估測器500係使用一適應性hr濾波器來估測附屬調變器400之雜訊轉換函數。例如，一 FIR濾波器（例如是1-z—1) 540係與一適應性HR濾波器550串接，以對誤差序列e[n]進行濾波，得到一序列p[n]。適應性IIR濾波器550係被調整，以使得扒…與z[n]間的差值r[n]最小化。差值序列r[n]係由加法器560產生。 φ 第11圖繪示適應性IIR濾波器55〇之一實施例。適應性IIR濾波器550包括一增益參數a，此增益參數p相關於一適應步長。在一實施例中，此適應步長需為足夠小，使適應性IIR濾波器550可以收斂。在一實施例，適應性 HR滤波器550使用最小均方（least mean square )適應法，將此剩餘序列r[n]最小化。亦可使用其他適應方法（或演算法）。在滿足收斂性的情況下，與FIR濾波器540串接的適應性IIR濾波器550，係產生與附屬調變器400之雜訊轉換函數匹配之一響應。經過適當的調整，FIR濾波器 17 1327834

、三達編號：TW3109PA

A 540與適應性IIR濾波器550串接後，所得到的響應以下式表示： [l-z’/l^l+crzd+cyz-2]，其中 cx=<x + k — k*d — I， c2=k*d-a

與上述適應性FIR濾波器520相似，適應性IIR濾波器550之濾波係數之總和在滿足收斂性的情況下，具有以下關係： c, +c2 -k-\ 在第8圖與第10圖所繪示之架構中，附屬調變器400 内之積分器410係假設為零漏失。實際上，積分器41〇會有一些漏失’且其響應變成A/(j+々），其中A為一常數，表示積分器的漏失。為使此架構更強健，漏失係被考慮進去’且第8圖之積分器方塊5i〇係調整成具有一塑應 l/Dnl ’或第10圖之濾波器54〇係被調整成具有一響應 D-W其中係為-離散時間積分器之漏失參^ 在一實施例中’時間常數估測器5〇〇係輸出一時間常數估測訊號，以標示積分器410之時間常數之誤差比；時間常數估測器500係輸出時間常數估測訊號至丄; 控制器600。時間常數控制器600係輸出—個“或多评制訊號，來調整主要調變H 之至少1積分器之二間常數。在一實施射，控制訊號亦調整附屬調變器·之積分器4U)之時間常數。有很多方法是用來調整連續時間積分器之時間常數。在第12Α圖繪示之實施例中，一電容 18 1327834

三達編號：TW3109PA 陣列係用以調整輸出電容，因此調整一 OTA-C積分器之時間常數。例如，時間常數控制器600輸出控制訊號S1、 S2與S3來控制數個開關，此些開關係分別容許此積分器選擇性地包括或不包括電容Cl、C2與C3，作為其輸出電容。相似的設計亦可用於一 R-C積分器。第12B圖繪示一 R-C積分器，與用來調整其時間常數之電阻陣列與電容陣列。綜上所述，雖然本發明已以一較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍内，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。【圖式簡單說明】 •第1圖繪示使用連續時間迴路濾波器之傳統調變器之方塊圖。第2圖繪示三階連續時間迴路濾波器之一例。第3圖繪示描述連續時間調變器之一行為模型之一例。第4A圖繪示連續時間積分器之一例之結構圖。第4B圖繪示連續時間積分器之另一例之結構圖。第5圖繪示使用附屬調變器來調整主要調變器之積分器時間常數之一實施例之方塊圖。第6圖繪示第5圖之校正電路之附屬調變器之一實施 19 1327834

三達編號：TW3109PA 例之方塊圖。第7圖繪示第6圖之附屬調變器之一實施例之方塊圖。第8圖繪示一時間常數估測器之一實施例。第9圖繪示一適應性濾波器之一實施例。第10圖繪示一時間常數估測器之另一實施例。第11圖繪示一適應性濾波器之另一實施例。第12A圖與第12B圖繪示可調時間常數積分器之實施例。【主要元件符號說明】 200A :主要調變器 205 :取樣器 230 :迴路濾波器 233、235、237 :迴路濾波器230之係數 240、480 :量化器 245 :訊號轉換函數 255 :雜訊轉換函數 260、490 :數位類比轉換器 265、420、440、455、460、480A、530、560 :加法器 290 :運算轉導放大器 295 :運算放大器 300 :校正訊號產生器 20

Claims

1327834 申請專利範園： ffr2*月QCI修正替換頁丨一種校正電路，儀親技— 整該第-辦哭夕❾賴卓一調變器’並用以調㈣第㈣益之一第—電路月係田w脸认了间吊數’該第一調變器係用以將-輸人訊號轉換至及器包括：矛翰出序列，該校正電路一第二調變器，包括一第^ 質上與該第-電路相似之電路其=電路具有實用以接收-校正相，並賴校正一誤差序列與-第二輸出序列；抑變以產生 -估測電路，係耦接該第二調變器列與該第二輸出序列相 /誤差序測m料μ③ 產生—估測訊號，該估 U韻細第二電路之時时數相關；以及一㈣H電路’用以依據該估測訊號路之時間常數。 …金/弟電 2.如申請專利範圍第丨項所述之校正電路，語

更包括—適應性濾波器電路，用以決定該誤差ί t、第二輸出序列間之相關性。 3. 如申請專利範圍第2項所述之校正電路，其中該適應性遽波電路包括—固定有限脈衝響應m，該有限氏衝響應;慮波器係與—無限脈衝響應濾波器串接。 4. 如申請專利範圍第2項所述之校正電路，其中該適，性濾、波電路包括—固定無限脈衝響應滤波器，該無限脈衝響應;f波H係與—適應性有限脈衝響應濾波器串接。 5. 如申凊專利範圍第4項所述之校正電路，其中該 22 1327834 I · ^年之月修正替换頁固定無限脈衝響應濾波器係為一離散時間積分器Lr~^----^ 6. 如申請專利範圍第2項所述之校正電路，其中該估測訊號係依據該適應性濾波電路之至少二濾波器係數來產生。 7. 如申請專利範圍第2項所述之校正電路，其中該估測電路更包括一加法電路，該加法電路計算該適應性濾波電路之至少二濾波係數之總和，來產生該估測訊號。 8. 如申請專利範圍第1項所述之校正電路，其中該 Φ 第一電路係具有一電路元件陣列，該控制器電路係輸出至少一控制訊號，以控制該電路元件陣列，來調整該第一電路之時間常數。 9. 如申請專利範圍第1項所述之校正電路，其中該第二調變器更包括一量化器，該量化器係耦接於該第二電路與該第二調變器之輸出端之間，且該校正序列係於一量化器輸入端之前，經由一加法電路，輸出至該第二調變器。 10. 如申請專利範圍第1項所述之校正電路，其中該 ® 第二調變器更包括一量化器，該量化器係耦接於該第二電路與該第二調變器之輸出端之間，且該校正序列係於一量化器輸入端之後，經由一加法電路，輸出至該第二調變器。 11. 如申請專利範圍第10項所述之校正電路，其中該第二調變器包括一區域迴授迴路，以補償過量延遲，該區域迴授迴路包括：一捨入函數電路，耦接於該量化器之輸出端與該第二調變器之輸出端之間； 23

1327834 一資料正反器，耦接於該第二調變器之輸出端與一數位類比轉換器之輸入端之間；一增益元件，其輸入端係與該數位類比轉換器之輸出端耦接；以及一加法電路，用以將該量化器之輸出序列減去該增益元件之輸出訊號。 12. 如申請專利範圍第11項所述之校正電路，其中該校正序列係輸入至該捨入函數電路之輸入端與該捨入函數電路之輸出端之其中之一。 13. 如申請專利範圍第11項所述之校正電路，其中該誤差序列係包括該校正序列與該捨入函數電路所造成之額外雜訊。 14. 如申請專利範圍第1項所述之校正電路，其中該第一電路之時間常數之調整時機係為：於系統初始階段作調整、間歇地調整、或為回應一命令訊號來調整、週期性又連續性地調整之至少其一。 15. 如申請專利範圍第1項所述之校正電路，其中該校正序列係為一假隨機雜訊序列。 16. 如申請專利範圍第1項所述之校正電路，其中該校正序列係為一週期性序列。 17. 如申請專利範圍第1項所述之校正電路，其中該第二調變器係為一一階調變器，包括一積分器、一量化器與一迴授數位類比轉換器，其中，該第二電路係為該積分器。 24 1327834 Θ年ι月/¾修正替換頁 18. —種時間常數校正方法，用以校正一第變^一之一第一電路之時間常數，該第一調變器用以針訊號，產生一輸出序列，該方法包括：入輸入一校正序列至一第二調變器，該第二調括一第二電路’該第二電路之電路設計係與該第—雷= 電路設計實質上相似；座玍

估測訊號，該估測訊號係代表該第二，常數之誤差比率’其㈣制訊號棘決於該第二調變器之了第二輸出序列與一誤差序列之相關性，其中該誤差序列係包括由該校正序列所造成之額外雜訊；以及、依據該估測訊號來調整該第一電路之時間常數。 19.如申請專利範圍第18項所述之校正方法，其中產生該估測訊號的步驟包括： /、使用一適應性濾波器來估測該第二調變器之一雜轉換函數；以及 ’° 將該適應性濾波器之至少二濾波係數加總。 2〇.如申請專利範圍第18項所述之校正方法，其調整時間常數的步驟包括：、控制該第-電路之-電路元件陣列以調整該路之時間常數。 21.如申請專利範圍第18項所述之校正方法，苴中 ^校正序列係輸人至以下其—位置：在—量化器輸入端之月ij ’與一量化器之輸出端之後。 2.種校正電路，用以調整一第一調變器之一第一 25 電H間常數，該校正電路包括：回應變器，用以產生一誤差序列與一輸出序列，以成#序列，其中該誤差序列包括由該校正序列所造攻之顯外雜訊，路且右杳晰w第一調變器包括一第二電路，該第二電第—只上與該第一電路相似之電路設計；二電路，耦接該第二調變器，用以依櫨哕##庠&丨與該輸出序列，來估㈣笛一—用以依據該誤差序列率；來估j該第一電路之時間常數之誤差比第四電路，搞接該第二調變器與該第三電路，用據該誤差比率來調整該第一電路之時間常數。又

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