TWI310566B - Semiconductor memory device - Google Patents

Description

1310566 九、發明說明： 本專利申請書包含2005年9月29日和2006年5月30 日向韓國專利局申請之韓國專利公報第KR2005-0091545號和 第KR2 〇〇 6-49003號之相關內容，在此將其所有的內容都納入 參考。 【發明所屬之技術領域】 本發明係關於一種半導體記憶元件，尤其是關於一種 半導體記憶元件之寫入驅動器。 【先前技術】 第1圖爲傳統半導體記憶元件的電路圖。 如圖所示，半導體記憶元件包含一記憶胞陣列101， —位元線感測放大器102, 一第一連接單元103, 一第二連 接單元1 04，一資料匯流排感測放大器1 05，一寫入驅動器 106，一輸入/輸出墊107，第一地區線SIO/SIOb，第二地 區線LIO/LIOb以及一總線GI0。許多電阻器R1到R4係 負載在第一和第二地區線SLO/SLOb和LIO/LIOb上之寄生 電阻器。 該記憶胞陣列1 〇 1包含字元線W L 0和W L 1，位元線 BL和BLb，及單位記憶胞S 1和S2。單位記憶胞S 1和S2 各自配置在字元線和位元線的交叉點。若字元線W L 0被致 能，則單位記憶胞S2的資料訊號被提供到位元線BLb。若 字元線W L 1被活化’則儲存在單位記憶胞s 1的一資料訊 號被提供到位元線BL，及一預定的參考訊號耦合到位元線 BLb ° 1310566 位元線感測放大器1 〇 2感測並放大位元線B L和B Lb 的訊號。第一連接單元103根據YIT，將位元線BL和BLb 分別連接到第一地區線SLO和SLOb。第二連接單元1〇4 根據SLOT，將第一地區線SLO和SLOb分別連接到第二地 區線LI Ο和LI Ο b。該資料匯流排感測放大器1 0 5感測並放 大第二地區線LIO和LlOb的訊號，並且響應放大訊號驅 動總線GI Ο。藉由資料匯流排感測放大器1 0 5供應在總線 之訊號，對應讀取指令向外輸出當作資料。 寫入驅動器106根據一供應在總線GIO之資料訊號， 驅動第二地區線LIO和LlOb。供應在總線GIO之該資料訊 號通過輸入/輸出墊107，由外部接收輸入。 半導體記憶元件的主要操作包含寫入操作和讀取操 作。在寫入操作時，半導體記憶元件將外部提供之資料單 元，存入藉由與資料一起輸入的位址選擇之單元記憶胞。 在讀取操作時，該半導體記憶元件將藉由一讀取操作的位 址選擇輸出一資料單元到外部。 在寫入操作時，一選擇的字元線，如活化WL1以及儲 存在單元記憶胞S 1之資料訊號提供到位元線B L。位元線 感測放大器1 〇 2感測，放大，並閂住該位元線B L的資料訊 號。一輸入資料訊號藉由輸入/輸出墊1 0 7傳輸到總線 GI0。寫入驅動器106根據供應在總線GI0之輸入資料訊 號，驅動第二地區線LI0和LlOb。因爲在寫入操作期間， 第一連接單元103和第二連接單元1〇4被致能，所以輸入 資料訊號藉由地區線LI 0 / LI 0 b和S 10 / S IΟ b，傳輸到位元 1310566 線感測放大器1 02。若輸入資料訊號與被感測放大 閂住的資料訊號不同，則位元線感測放大器1 02移 的資料訊號並重新閂住輸入資料訊號。藉由位元線 大器102重新閂住的輸入資料訊號，係儲存在單元 S1 ° 除了使用資料匯流排感測放大器105取代寫入 106,和資料訊號移動的方向相反之外，讀取操作類 入操作。因此，省略讀取操作的說明。 第2圖爲第1圖之寫入驅動器的電路圖。 如圖所示，寫入驅動器1 06包含一第一資料傳 106A，一第二資料傳輸單元106B，一第一寫入 106C，以及一第二寫入驅動器10 6D。該第一資料傳 106A根據供應在總資料線GIO之資料訊號，接收並 號，以響應重置訊號LIORSTb和致能訊號BWEN。 資料傳輸單元106B根據一供應在總資料線GI0之 號，接收並閂住訊號，以響應重置訊號LIORSTb和 號B WEN。該第一寫入驅動器106C使用藉由第一資 單元106A閂住的訊號，和藉由第二資料傳輸單元 住的訊號，拉升或拉降第二地區線L10。第一寫入 106D使用藉由第一資料傳輸單元106A問住的訊號 由第二資料傳輸單元1 06B閂住的訊號，拉升或拉降 區線LlOb。 若重置訊號LIORSTb爲邏輯低準位，則PM0S P1和P3導通。問L1和L2的輸出各自爲邏輯低準 器102 除閂住 感測放 記憶胞 驅動器 似於寫 輸單元 驅動.器 輸單元 閂住訊 該第二 反相訊 致能訊 料傳輸 106B 閂 驅動器 ，和藉 第二地 電晶體 位。然 1310566 後，MOS電晶體P2，P4，N3，和N6關閉。 若重置訊號 LIORSTb爲邏輯高準位，且致能訊號 BWEN爲邏輯高準位，則MOS電晶體N1和N4導通，且 MOS電晶體P1和P3關閉。 假設寫入操作的一輸入資料訊號爲邏輯高準位。然 後，MOS電晶體N2導通，而第一資料傳輸單元106A的閂 L1閂住並輸出具有邏輯高準位的訊號。或者，MOS電晶體 N5關閉，而第二資料傳輸單元106B的閂L4閂住並輸出具 有邏輯低準位的訊號。因此，MOS電晶體P2和N6關閉， 且MOS電晶體N3和P4導通。第二地區線LIO被拉降成 爲核心電壓v C ◦ RE準位，而第二地區線，L I Ο b被拉升成爲 接地電壓VSS準位。 爲了減少功率消耗，半導體記憶元件使用低於外部電 源供應電壓之核心電壓VCORE當作核心區域的操作電 壓。因此，該第一寫入驅動器106C驅動該第二地區線LIO 成爲核心電壓VCORE的拉升準位。第二寫入驅動器106D 驅動第二地區線LIOb成爲核心電壓VCORE的拉升準位。 但是，因爲在地區線LIO/LIOb和SIO/SIOb上之寄生 電阻器，所以資料訊號從寫入驅動器傳輸到單元記憶胞要 花很多時間。換言之’半導體記憶元件的資料寫入時間太 長。 【發明內容】 因此’本發明的目的係要提供一種可以減少資料寫入 時間之半導體記憶元件及其操作方法。 1310566 根據本發明之一方向’本發明提供一種半導體記憶元 件’其中包含：連接到一對位元線之一位元線感測放大器； 藉由第一開關單元連接到一對位元線之一對第一地區線； 藉由第二開關單元連接到一對第一地區線之一對第二地區 線；以及透過總線響應資料訊號，使用正常軀動電壓驅動 第二地區線之寫入驅動器，其中寫入驅動器在預定週期期 間，使用具有準位高於正常驅動電壓之過驅動電壓驅動第 二地區線。 根據本發明之另一方向，本發明提供一種操作一半導 體記憶元件之操作方法，其中包含：藉由總線接收資料訊 號以響應寫入指令；第一驅動地區線成爲過驅動電壓以響 應總線的資料訊號；第二驅動地區線成爲正常驅動電壓以 響應總線的資料訊號，其中正常驅動電壓低於過驅動電 壓；使用位元線感測放大器閂住地區線的資料訊號；以及 將閂住的資料傳輸到單元記憶胞。 根據本發明之再一方向，本發明提供一種半導體記憶 元件，其中包含：一對地區線；一總線；一寫入驅動器， 用以將地區線驅動成爲正常驅動電壓，以響應藉由寫入指 令透過總線輸入之資料訊號，其中寫入驅動器在預定週期 期間，將地區線驅動成爲具有準位高於正常驅動電壓之過 驅動電壓。 【實施方式】 下面，將參考附圖詳細說明根據本發明之各種實施例 的內部電壓產生電路。 1310566 第3圖爲根據本發明實施例，半導體記憶元件之寫入 驅動器的方塊圖。 如圖所示，半導體記憶元件之寫入驅動器包含寫入資 料接收器410，一第一寫入驅動器420，及一第二寫入驅動 器43 0。該第—寫入驅動器420包含一第一正常驅動單元 421和一第一過驅動單元422。該第二寫入驅動器43〇包含 —第二正常驅動單元431和一第二過驅動單元432。 寫入資料接收器410藉由總線GIO接收資料訊號，然 後將資料訊號傳輸到第一寫入驅動器420和第二寫入驅動 器43 0。第一正常驅動單元421對應來自寫入資料接收器 4 1 0的資料訊號，驅動第—地區線LI〇成爲正常電壓，即 核心電壓或接地電壓。第一過驅動單元422在預定週期期 間’驅動第一地區線LIO成爲過驅動電壓。 第二正常驅動單元431對應來自寫入資料接收器410 的資料訊號，驅動第二地區線LlOb成爲正常電壓，即核心 電壓或接地電壓。第二過驅動單元43 2在預定週期期間， 驅動第二地區線LI Ob成爲過驅動電壓。 第4圖爲示於第3圖之半導體記億元件的寫入驅動器 細部電路圖。 如圖所示，寫入驅動器包含一第一寫入資料接收單元 41 0A，一第二寫入資料接收單元41 0B，一第一正常驅動單 元42卜一第一過驅動單元422, 一第二正常驅動單元43卜 及一第二過驅動單元432。 該第一寫入資料接收單元 410A係由重置訊號 1310566 LIORSTb SI — m會巨雲只號@帋lj ， #胃問& 一對應 透過總線GI Ο之資料訊號並閂住此資料訊號。致能訊號 BWEN係用以致能寫入驅動器之訊號，而重置訊號 LIORSTb係用以重置地區線LI0和LlOb之訊號。第二寫 入資料接收單元4 1 〇 B係由重置訊號L I Ο R S T b和致能訊號 B WEN控制，其接收並閂住對應資料訊號之反相訊號的訊 號。 第一正常驅動單元4 2 1驅動第一地區線LI Ο成爲核心 電壓VC0RE或接地電壓VSS，以響應藉由第一寫入資料接 收單元4 1 0 A閂住的訊號。由致能訊號B WEN控制之第一 過驅動單元422，驅動第一地區線LI0成爲過驅動電壓， 即電源供應電壓VDD。第二正常驅動單元43 1驅動第二地 區線LlOb成爲核心電壓VC0RE或接地電壓VSS，以響應 藉由第二寫入資料接收單元410B閂住的訊號，由致能訊號 B WEN控制之第二過驅動單元43 2，驅動第二地區線LlOb 成爲過驅動電壓，即電源供應電壓VDD。 下面，將詳細說明寫入驅動器的電路。 第一寫入資料接收單元4 1 0 A包含一閘極連接到重置 訊號LIORSTb之PM0S電晶體P5, 一閘極連接到致能訊號 BWEN之NM0S電晶體N7, 一閘極連接到總線GI0之NM0S 電晶體N 8 ’及一用以閂住供應在ρ μ 0 S電晶體P 5和N Μ 0 S 電晶體Ν7之間的節點上之訊號的閂L3。第二寫入資料接 收單元41 0B包含一閘極連接到重置訊號LIORSTb之PM0S 電晶體P8 ’ 一閘極連接到致能訊號BWEN之NM0S電晶體 1310566 N 1 0 ’ 一閫極用以接收總線GI〇之資料訊號的反相訊號之 Ν Μ Ο S電晶體N 1 1 ’及一用以閂住供應在ρ μ 〇 S電晶體P 8 和NMOS電晶體Ν10之間的節點上之訊號的閂L4。 該第一正常驅動單元421包含用以將致能訊號BWEN 反相之反相器INV1;—邏輯NAND閘NAND2，用以接收 反相器INV1的輸出和閂L4的輸出，然後輸出邏輯NAND 運算結果；一閘極連接到邏輯nanD閘NAND2的輸出之 PMOS電晶體P7 ;及一閘極連接到閂L3的輸出之NMOS 電晶體N9。該PMOS電晶體P7的一端連接到核心電壓 VCORE ,而另一端連接到第一地區線LI0。該NM0S電晶 體N9的一端連接到接地電壓VSS，而另一端連接到第一地 區線LIΟ。 第一過驅動單元422包含一邏輯NAND閘NAND1，用 以接收致能訊號B WEN和閂L4的輸出，然後輸出邏輯 NAND運算結果；及一閘極連接到邏輯NAND閘NAND1的 輸出之PMO.S電晶體P6。該PMOS電晶體P6的一端連接 到電源供應電壓VDD，而另一端連接到第一地區線LIO。 第二正常驅動單元43 1包含用以將致能訊號B WEN反 相之反相器INV2 ;—邏輯NAND閘NAND4，用以接收反 相器INV2的輸出和閂L3的輸出，然後輸出邏輯NAND運 算結果；一閘極連接到邏輯NAND閘 NAND4的輸出之 PMOS電晶體P10;及一閘極連接到閂L4的輸出之NMOS 電晶體Ν 1 2。該PMOS電晶體Ρ 1 0的一端連接到核心電壓 VC0RE，而另一端連接至(I第二地區線LlOb。該NMOS電晶 1310566 體N12的一端連接到接地電壓VSS，而另一端連接到第二 地區線LlOb。 第二過驅動單元432包含一邏輯NAND閘NAND3，用 以接收致能訊號BWEN和閂L3的輸出，然後輸出邏輯 NAND運算結果；及一閘極連接到邏輯NAND閘NAND3的 輸出之PM0S電晶體P9。該PM0S電晶體P9的一端連接 到電源供應電壓VDD，而另一端連接到第二地區線LI Ob。 下面，將說明根據本實施例之寫入驅動器的操作。 首先，因爲當沒有輸入指令時，重置訊號LIORSTb被 活化成爲邏輯低準位，所以閂L3和L4分別輸出訊號PD 和PU成爲一邏輯低準位。當輸入指令且資料訊號被供應到.. 總線GIO時，重置訊號LIORSTb被活化成爲邏輯高準位， 而且致能訊號BWEN也被活化成爲邏輯高準位。 若供應到總線GI0之資料訊號爲邏輯高準位，則第一 寫入資料接收單元410A的NM0S電晶體N8導通。然後， 閂L3閂住並輸出一訊號PD成爲邏輯高準位。第一正常驅 動單元421的NM0S電晶體N9導通，而且驅動第一地區 線LI0成爲接地電壓VSS。閂L4的輸出，即訊號PU，保 持在邏輯低準位。 當致能訊號爲邏輯高準位時，第二過驅動單元43 2驅 動第二地區線LlOb成爲過驅動電壓，即電源電壓VDD。 當致能訊號爲邏輯高準位時，第二過驅動單元4 3 2的邏輯 NAND閘NAND3輸出輸出訊號成爲邏輯低準位。然後， PM0S電晶體P9導通，而且驅動第二地區線LlOb成爲電 1310566 源電壓VDD。 當致能訊號爲邏輯低準位時’第二正常驅動單元431 驅動第二地區線LlOb成爲核心電壓VCORE。當致能訊號 爲邏輯低準位時，第二正常驅動單元431的邏輯N AND閘 NAND4，輸出輸出訊號成爲邏輯低準位。然後，PMOS電 晶體P10導通，而且驅動第二地區線LIOb成爲核心電壓 VCORE。一位元線感、測放大器閂住一地區線LI0和LlOb 的資料訊號。閂住的賓料傳輸到單元記憶胞。 若供應到總線GIO之資料訊號爲邏輯低準位，則該第 二寫入資料接收單元410B的NMOS電晶體Nil導通。然 後，閂L4閂住並輸出訊號PU成爲邏輯高準位。該第二正 常驅動單元43 1的NM0S電晶體N12導通，而且驅動第二 地區線LlOb成爲接地電壓VSS。閂L3的輸出，即訊號PD， 保持在邏輯低準位。 當致能訊號爲邏輯高準位時，該第一過驅動單元422 驅動第一地區線LIO成爲過驅動電壓，即電源電壓VDD。 當致能訊號爲邏輯高準位時，第一過驅動單元422的邏輯 NAND閘NAND1輸出訊號成爲邏輯低準位。然後，PM0S 電晶體P6導通，而且驅動該弟一地區線LI0成爲電源電壓 VDD。 當致能訊號爲邏輯低準位時，該第一正常驅動單元421 驅動第一地區線LI0成爲核心電壓VC ORE。當致能訊號爲 邏輯低準位時，第一正常驅動單元421的邏輯NAND閘 NAND2 ’輸出輸出訊號成爲邏輯低準位。然後，PM0S電 1310566 晶體P7導通，而且驅動第一地區線LI0成爲核心電壓 VCORE。 如上所述，根據本發明之寫入驅動器在預定週期期 間，使用過驅動電壓驅動地區線LIO和LlOb。過驅動電壓 的準位高於正常驅動電壓的準位。根據上述實施例之過驅 動電壓係電源供應電壓VDD，而正常驅動電壓係核心電壓 VC0RE。核心電壓VC0RE係使用當作位元線感測放大器的 操作電壓。 寫入驅動器在預定週期期間，即用以將資料訊號從總 線GIΟ傳輸到地區線L I 0和L I 0 b之驅動地區線L I 0和 L I 0 b的起始週期，只使用正常驅動電壓是不會驅動地區線 LIO和LlOb，而是使用過驅動電壓才能驅動地區線LI0和 LlOb。 若傳統半導體記憶元件的地區線太長，則會花太多的 時間將對應資料訊號之電壓從總線傳輸到位元線感測放大 器。但是，因爲根據本發明之半導體記憶元件的寫入驅動 器，在預定週期期間使用過驅動電壓驅動地區線，所以可 以減少將對應資料訊號之電壓從總線傳輸到位元線感測放 大器所花的時間。此外，也可以減少用以將位元線感測放 大器連接到地區線之連接單元的活化時間（參考第1圖的 1 0 3)。因此，可以減少半導體記憶元件的資料寫入時間。 根據上述實施例之寫入驅動器電路圖，可以輸入訊號 的活化邏輯準位種類爲基礎做修正。在上述實施例中，過 驅動電壓高於正常驅動電壓。但是，在另一實施例中，過 -15- 1310566 驅動電壓可以低於接地電壓vsS。 本發明已對於特定優選實施例詳細說明，那些熟悉本 項技術之人士所做之各種不同的變化例和修正例，明顯將 不脫離本發明在後面之申請專利範圍所界定的精神和範 圍。 【圖式簡單說明】 根據下面所給予之相關附圖的實施例之詳細說明，本 發明上述的和其他的目的與特徵將會變得更清楚，其中： 第1圖爲傳統半導體記憶元件的電路圖； 第2圖爲第1圖之寫入驅動器的電路圖； 第3圖爲根據本發明實施例，半導體記憶元件之寫入 驅動器的方塊圖；及 第4圖爲示於第3圖之半導體記憶元件的寫入驅動器 細部電路圖。 【元件符號說明】 10 1 記憶胞陣列 102 位元線感測放大器 103 第一連接單元 104 第二連接單元 105 資料匯流排感測放大器 1 06,1 06C，1 06D 寫入驅動器 106A, 1 06B 資料傳輸單元 107 第一輸入/輸出墊 4 10 寫入資料接收器 1310566

4 1 0 A，4 1 OB 420 42 1 422 43 0 43 1 43 2 GIO 寫入資料接收單元 第一寫入驅動器 第一正常驅動單元 第一過驅動單元 第二寫入驅動器 第二正常驅動單元 第二過驅動單元 總線 LI0 、 LlOb 地區線

Claims (1)

1310566 第9 5 1 3 4 5 1 1號「半導體記憶元件」專利案 (2009年2月修正） 十、申請專利範圍： 1. 一種半導體記憶元件，包含： 一位元線感測放大器，係連接到一對位元線上； 一對第一地區線，係藉由第一開關單元連接到該對位 兀線， 一對第二地區線，係藉由第二開關單元連接到該對第 一地區線；及 一寫入驅動器，使用正常驅動電壓驅動該等第二地區 線，以透過總線響應資料訊號，其中該寫入驅動器在預 定週期期間，以具有準位高於該正常驅動電壓之過驅動 電壓驅動該等第二地區線。 2. 如申請專利範圍第1項之半導體記憶元件，其中該正常 驅動電壓爲一操作該位元線感測放大器的電壓。 3 .如申請專利範圍第1項之半導體記憶元件，其中在該寫 入驅動器使用該過驅動電壓驅動該等第二地區線後，該 寫入驅動器以該正常驅動電壓驅動該等第二地區線。 4.如申請專利範圍第1項之半導體記憶元件，其中該寫入 驅動器包含： 一第一接收單元，用以接收該資料訊號，其係藉由一 用以重置該等第二地區線之重置訊號和一用以致能該寫 入驅動器之致能訊號控制； 一第二接收單元，用以接收該資料訊號的反相訊號， 1310566 其係藉由一用以重置該等第二地區線之重置訊號和一用 以致能該寫入驅動器之致能訊號控制； 一第一驅動單元，用以驅動該等第二地區線其中之一 成爲電源供應電壓或核心電壓’以響應該第一和第二接 收單元的輸出和該致能訊號；及 一第二驅動單元，用以驅動其它第二地區線成爲電源 供應電壓或核心電壓，以響應該第一和第二接收單元的 輸出和該致能訊號。 5. 如申請專利範圍第4項之半導體記憶元件’其中該第一 接收單元包含： 一第一 PMOS電晶體，其具有一連接到該重置訊號之 閘極； 一第一 NMOS電晶體，其具有一連接到該致能訊號之 閘極； 一第二NMOS電晶體，其具有一連接到該總線之閘極； 及 一第一閂，用以閂住供應在該第一 PMOS電晶體和該 第一 NMOS電晶體之間的節點訊號。 6. 如申請專利範圍第5項之半導體記憶元件，其中該第二 接收單元包含： 一第二PMOS電晶體，其具有一連接到該重置訊號之 閘極； 一第三NMOS電晶體，其具有一連接到該致能訊號之 閘極； 1310566 一第四NMOS電晶體’其具有一用以接收該總線之資 料訊號的反相訊號之閘極；及 一第二閂，用以閂住供應在該第二P Μ 0 S電晶體和該 第三NM0S電晶體之間的節點訊號。 7 ·如申請專利範圍第6項之半導體記憶元件，其中該第一 驅動單元包含： 一第一正常驅動單元，用以驅動該等第二地區線其中 之一成爲該核心電壓； 一第一過驅動單元，用以驅動該等第二·地區線其中之 一成爲該電源供應電壓； 一第一反相器，用以反相該致能訊號；. 一第一 NAND閘，用以執行該第一反相器的輸出和該 第二接收單元的輸出之N AND操作，以輸出用以操作該 第一正常驅動單元之控制訊號；及 一第二NAND閘，用以執行該致能訊號和該第二接收 單元的輸出之NAND操作，以輸出用以操作該第一過驅 動單元之控制訊號。 8.如申請專利範圍第7項之半導體記憶元件，其中該第二 驅動單元包含： —第二正常驅動單元，用以驅動其它第二地區線成爲 該核心電壓： 一第二過驅動單元，用以驅動其它第二地區線成爲該 電源供應電壓； 一第二反相器，用以反相該致能訊號； 1310566 一第三NAND閘，用以執行該第二反相器的輸出和該 第一接收單元的輸出之NAND操作，以輸出用以操作該 第二正常驅動單元之控制訊號；及 一第四NAND閘’用以執行該致能訊號和該第一接收 單元的輸出之NAND操作，以輸出用以操作該第二過驅 動單元之控制訊號。 9 . 一種半導體記憶元件之操作方法，包含： 透過總線接收資料訊號，以響應寫入指令； 驅動地區線成爲過驅動電壓，以響應該總線的資料訊 號； 驅動該地區線成爲正常驅動電壓，以響應該總線的資 料訊號，其中該正常驅動電壓低於該過驅動電壓； 使用位元線感測放大器閂住該地區線的資料訊號；及 將該閂住的資料傳輸到單元記憶胞。 10.如申請專利範圍第9項之方法，其中該驅動成爲過驅動 電壓只在資料訊號傳輸到該地區線之該等驅動地區線起 始預定週期期間執行。 1 1 ·如申請專利範圍第9項之方法，其中該位元線感測放大 器的操作電壓係該正常驅動電壓。 1 2 . —種半導體記憶元件，包含： 一對地區線； 一·總線； 一寫入驅動器，用以將該等地區線驅動成爲正常驅動 電壓，響應藉由寫入指令透過該總線輸入之資料訊號， 1310566 其中該寫入驅動器在預定调助拥明 只疋β期期間，將該地區線驅動成 爲具有準位高於該正常驅動it & 納動竜壓之過驅動電壓。 如申請專利範圍第1 2項之半道槪巧,由一如 只心千導體目己憶兀件，還包含： 一對位元線； —位元線感測放大器’用以m主該等地區線的資料訊 號，以及將問住的資料訊號傳輸關等位元線；及 連接單元，用以將該位元線感測放大器連接到該等 地區線。 如申請專利範圍第13項之半導體記憶元件，其中該預定 週期係驅動該等地區線以將資料訊號傳輸到該等地區線 之起始預定週期。 1 5 _如申請專利範圍第丨4項之半導體記憶元件，其中該寫入 驅動器包含： 一第一閂單元，用以閂住該總線的第—邏輯準位； 一第二閂單元，用以閂住該總線的第二邏輯準位； 一第一正常驅動單元，用以驅動該等地區線之其中一 地區線成爲該正常驅動電壓或接地電壓，以響應:該第一 閂單元所閂住的訊號； 一第二正常驅動單元，用以驅動該等地區線之其它地 區線成爲該正常驅動電壓或該接地電壓，以響應該第二 閂單元所閂住的訊號； 一第一過驅動單元，用以驅動該一地區線成爲該過驅 動電壓，以響應該第一和該第二閂單元所閂住的訊號； 及 1310566 一第二過驅動單元，用以驅動該其它地區線成爲該過 驅動電壓，以響應該第一和該第二閂單元所閂住的訊號。 1 6.如申請專利範圍第1 4項之半導體記憶元件，其中該寫入 驅動器包含： 一閂單元，用以閂住該總線的資料訊號； 一正常驅動單元，用以驅動該等地區線成爲該正常驅 動電壓或接地電壓，以響應該閂單元所閂住的訊號；及 一過驅動單元，用以驅動該等地區線成爲該過驅動電 壓，以響應該等第二閂單元所閂住的訊號。 1310566 十一、圖式： 鄉>月【日修正替換頁 第4 LIORSTb BEN VOO^dp6 卜422

IRE P7 N9 ；S h-421 no

1310566 七、指定代表圖： 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式： (一） 本案指定代表圖為：第3圖。 (二) 本代表圖之元件符號簡單說明： 4 10 寫入資料接收器 420 第一寫入驅動器 42 1 第一正常驅動單元 422 第一過驅動單元 43 0 第二寫入驅動器 43 1 第二正常驅動單元 432 第二過驅動單元 ,GIO 總線 LIO 、 LlOb 地區線