KR20040102238A - 개선된 라이트 드라이버를 갖는 반도체 메모리 장치 - Google Patents

개선된 라이트 드라이버를 갖는 반도체 메모리 장치 Download PDF

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KR20040102238A
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Abstract

비트라인의 로딩 차이에 따라 라이트 드라이버의 라이트 구동능력을 조절할 수 있는 반도체 메모리 장치가 개시된다. 그러한 반도체 메모리 장치는, 라이트 동작시 비트라인 로딩 차이에 따라 동일 비트라인에 연결된 메모리 셀들 간의 전류 소모량 차이를 최소화하기 위해, 로우 어드레스를 디코딩 하여 라이트 구동 제어신호를 생성하는 구동 조절부와; 데이터 입력경로를 통해 제공되는 라이트 데이터를 상기 라이트 구동 제어신호에 따라 구동하여, 컬럼선택 게이트를 통하여 상기 메모리 셀들의 비트라인과 연결된 데이터 라인에 제공하는 라이트 드라이버를 구비함을 특징으로 한다.

Description

개선된 라이트 드라이버를 갖는 반도체 메모리 장치{Semiconductor memory device having improved write driver}
본 발명은 반도체 메모리 분야에 관한 것으로, 특히 개선된 라이트 드라이버를 가지는 반도체 메모리 장치에 관한 것이다.
통상적으로, 디램(DRAM)이나 에스램(SRAM) 등과 같은 휘발성 반도체 메모리 장치는 크게 2개의 동작모드를 갖는다. 즉, 리드 동작모드와 라이트 동작모드가 그것이다. 라이트 동작모드에서 칩의 외부에서 인가되는 라이트 데이터는 라이트 드라이버에 의해 구동되어진 후 메모리 셀 어레이내의 선택된 메모리 셀에 쓰여진다. 그러한 라이트 동작모드 동안에 비트라인 로딩에 기인한 전압강하 현상이 발생하는데, 이는 메모리 셀이 존재하고 있는 위치에 따라 서로 다르게 된다. 즉, 동일한 비트라인에 복수의 메모리 셀이 연결되어 있을 경우에 라이트 드라이버의 출력을 컬럼선택라인 신호에 따라 통과시키는 컬럼 선택게이트에 보다 가까이 위치하고 있는 비트라인에 연결된 메모리 셀과, 상기 컬럼 선택게이트에 보다 멀리 위치하고 있는 비트라인에 연결된 메모리 셀 사이에는 비트라인 로딩이 다르게 되어 결국, 전압강하 현상이 달라져 라이트 동작 전류소모량이 차이가 있게 되는 것이다.
그렇지만, 바람직한 라이트 동작을 달성하기 위해서는 동일한 비트라인에 연결된 메모리 셀들 상호간의 전류 소모량의 차이는 최소화되는 것이 필요하다.
도 1은 통상적인 반도체 메모리 장치의 라이트 동작 관련 회로도로서, 스태틱 랜덤 억세스 메모리의 메모리 셀 및 라이트 드라이버의 연결관계를 보여준다. 도면을 참조하면, 피형 및 엔형 모오스 트랜지스터들(101,102,103-106)로 각기 이루어진 풀 씨모오스 메모리 셀들(100a,100n)은 메모리 셀 어레이(100)를 구성하며, 비트라인 쌍(pair)을 구성하는 비트라인(BL)과 상보 비트라인(BLB)은 각기 대응되는 억세스 트랜지스터(103,104)를 통해 제1노드(NO1) 및 제2노드(NO2)에 각기 연결되어 있다. 워드라인(WL1)은 대응되는 메모리 셀(100a)의 억세스 트랜지스터들(103과 104)의 게이트에 공통으로 연결되고, 워드라인(WL2)은 대응되는 메모리 셀(100n)의 억세스 트랜지스터들(103과 104)의 게이트에 공통으로 연결된다. 컬럼선택신호(CSL)를 게이트로 공통 수신하는 라이트용 컬럼 스위치들(51,52)의 소오스는 상기 비트라인(BL)과 상보 비트라인(BLB)에 각기 연결되고, 컬럼 스위치들(51,52)의 드레인은 데이터 라인(DL)과 상보 데이터 라인(DLB)에 각기 연결된다. 또한, 라이트 인에이블 신호(WEa)에 응답하는 피형 모오스 트랜지스터들(301,302)과 게이트가 접지에 연결된 피형 모오스 트랜지스터들(201,202)은 비트라인 부하회로를 구성한다.
라이트 드라이버(10)는 라이트 인에이블 신호(WEb)에 의해 인에이블 되며, 입력단(DIN)을 통해 인가된 라이트 데이터를 드라이빙하여 데이터 라인쌍(DL,DLB)에 출력한다. 상기 컬럼선택신호(CSL)가 논리 하이(HIGH)로 인가될 때 상기 데이터 라인쌍(DL,DLB)의 라이트 데이터는 상기 비트라인 쌍(BL,BLB)으로 제공되어 상기 메모리 셀들(100a,100n)중 선택된 메모리 셀에 저장된다.
여기서, 상기 라이트 드라이버(10)는 인버터를 구성하는 피형 및 엔형 모오스 트랜지스터(11,12)와, 제1,2 낸드 게이트(13,14)로 구성된다.
도 1에서 메모리 셀(100a)에 데이터를 라이트 하는 동작은 다음과 같다. 먼저, 워드라인(WL1)을 하이레벨로 하고 컬럼선택신호(CSL)를 하이레벨로 함에 의해 메모리 셀(100a)이 선택된다. 라이트 인에이블 신호(WEa,WEb)를 로우레벨에서 하이레벨로 변화시키면 라이트 동작이 실행된다. 구체적으로, 상기 라이트 인에이블 신호(WEb)가 하이레벨이 된 경우에 데이터 입력단(DIN)에 인가된 라이트 데이터가 "하이"라고 가정하면, 상기 하이레벨의 라이트 데이터는 인버터를 통해 로우레벨로서 출력되어 상기 구동용 낸드 게이트(13)의 일측입력으로 제공되는 한편, 상기 구동용 낸드 게이트(14)의 일측입력으로 직접적으로 제공된다. 상기 낸드 게이트(13)는 로우 및 하이 레벨을 낸드 게이팅하여 하이레벨을 출력하고 이 때 상기 데이터 라인(DL)은 하이레벨로 되어 있으므로 상기 데이터 라인(DL)은 하이레벨을 그대로 유지하게 된다. 한편, 상기 낸드 게이트(14)는 하이 및 하이 레벨을 낸드 게이팅 하여 로우레벨을 출력하고 이 때 상기 데이터 상보 데이터 라인(DLB)은 하이레벨로 되어 있으므로 상기 상보 데이터 라인(DLB)은 로우레벨로 변화된다.
컬럼선택신호(CSL)에 응답하는 라이트용 컬럼 스위치들(51,52)의 스위칭 동작에 의해, 상기 데이터 라인(DL)의 하이레벨은 상기 비트라인(BL)에 전달되고, 상기 상보 데이터 라인(DLB)의 로우레벨은 상기 상보 비트라인(BLB)에 전달된다. 상기 비트라인(BL)에 전달된 하이레벨은 메모리 셀(100a)내의 억세스 트랜지스터(103)를 통하여 노드(NO1)에 제공된다. 상기 노드(NO1)의 데이터 레벨이 하이를 래치하고 있었던 경우라면 상기 노드(NO1)는 그대로 하이레벨을 유지하게 되고, 로우를 래치하고 있었던 경우라면 상기 노드(NO1)는 하이레벨로 변화되어 래치된다. 한편, 상보 비트라인(BLB)에 전달된 로우레벨은 메모리 셀(100a)내의 억세스 트랜지스터(104)를 통하여 노드(NO2)에 제공된다. 상기 노드(NO2)의 데이터 레벨이 로우를 래치하고 있었던 경우라면 상기 노드(NO2)는 그대로 로우레벨을 유지하게 되고, 하이를 래치하고 있었던 경우라면 상기 노드(NO2)는 로우레벨로 변화되어 래치된다. 결국, 상기 메모리 셀(100a)의 노드들(NO1,NO2)은 서로 반대의 데이터를 래치구조로 저장하고 있음을 알 수 있다.
상술한 바와 같이, 약간의 긴 설명을 통하여 우리는 라이트 드라이버의 드라이빙 동작에 의해 라이트 데이터가 선택된 메모리 셀에 어떻게 라이트되는 가를 알아 보았다.
도 1의 회로에서, 메모리 셀(100a)은 메모리 셀(100n)보다 라이트 드라이버(10)와 연결되는 컬럼 스위치(51,52)에 보다 가까이 위치되어 있다. 즉, 다시 말하면, 메모리 셀(100n)은 메모리 셀(100a)보다 데이터 라인 쌍을 기준으로 보다 멀리 위치되어 있는 것이다. 그러므로, 라이트 동작시에 상기 메모리 셀(100n)의 비트라인 로딩은 상기 메모리 셀(100a)의 비트라인 로딩보다 크게 되어 라이트 동작전류를 보다 많이 소모하게 된다.
동일한 비트라인에서 각각의 메모리 셀이 갖는 비트라인 로딩이 서로 차이를 가지면 그에 따라 전압 강하현상도 매우 뚜렷하게 발생된다. 결국, 동일한 비트라인에 연결된 복수의 메모리 셀중에서 데이터 라인에 보다 가까이 위치된 메모리 셀과 보다 멀리 위치된 메모리 셀 상호간에는 바람직하지 못하게도 전류 소모량이 차이를 갖는 문제점이 있다.
전자 시스템 사용자들의 요구에 따라 반도체 메모리 장치가 보다 고집적화 및 고속화 되면, 한정된 칩 사이즈내에 보다 많은 메모리 셀들을 집적하여야 하므로, 상기 도 1과 같은 라이트 드라이버 구조에서는 니어(near) 비트라인에 연결된 메모리 셀들(B)과 파(far) 비트라인에 연결된 메모리 셀들(A)간의 비트라인 로딩은 큰 차이를 갖게 된다. 그러므로 고집적화가 될수록 라이트 동작 전류도 보다 더 증가한다.
따라서, 니어 비트라인에 연결된 메모리 셀들과 파 비트라인에 연결된 메모리 셀들간의 비트라인 로딩차에 기인하여 발생되는 전류 소모량의 차이를 극복하기 위해서는 워드라인 선택 구간별로 라이트 드라이버가 전류 구동능력을 조절하는 것이 필요하게 된다.
따라서, 본 발명의 목적은 상기한 종래의 문제를 해결할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 비트라인의 로딩 차이에 따라 라이트 드라이버의 라이트 구동능력을 조절할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 또 다른 목적은 니어 비트라인에 연결된 메모리 셀들과 파 비트라인에 연결된 메모리 셀들간의 비트라인 로딩차에 기인하여 발생되는 전류 소모량의 차이를 최소화할 수 있는 방법 및 장치를 제공함에 있다.
본 발명의 또 다른 목적은 워드라인 선택 구간별로 라이트 드라이버가 전류 구동능력을 조절하도록 하는 반도체 메모리 장치를 제공함에 있다.
상기한 목적들을 달성하기 위한 본 발명의 일 양상(an aspect)에 따라, 반도체 메모리 장치는, 라이트 동작시 비트라인 로딩 차이에 따라 동일 비트라인에 연결된 메모리 셀들 간의 전류 소모량 차이를 최소화하기 위해, 로우 어드레스를 디코딩 하여 라이트 구동 제어신호를 생성하는 구동 조절부와; 데이터 입력경로를 통해 제공되는 라이트 데이터를 상기 라이트 구동 제어신호에 따라 구동하여, 컬럼선택 게이트를 통하여 상기 메모리 셀들의 비트라인과 연결된 데이터 라인에 제공하는 라이트 드라이버를 구비함을 특징으로 한다.
상기한 본 발명의 장치에 따르면, 니어 비트라인에 연결된 메모리 셀들과 파 비트라인에 연결된 메모리 셀들간의 비트라인 로딩차에 기인하여 발생되는 전류 소모량의 차이가 최소화 또는 감소된다.
도 1은 통상적인 반도체 메모리 장치의 라이트 동작 관련 회로도
도 2는 본 발명의 실시예에 따른 라이트 구동관련 블록도
도 3은 도 2중 라이트 드라이버의 일 구현 예를 보인 세부회로도
도 4는 도 2중 구동 조절부의 라이트 구동 제어신호 생성에 관련된 개념도
도 5는 도 2중 구동 조절부에서의 라이트 구동 제어신호의 생성에 관련된 동작타이밍도
이하에서는 본 발명에 따라, 라이트 동작 시 비트라인 로딩 차이에 따라 동일 비트라인에 연결된 메모리 셀들 간의 전류 소모량 차이를 최소화하는 반도체 메모리 장치에 대한 바람직한 실시 예가 첨부한 도면을 참조로 상세히 설명될 것이다.
먼저, 본 발명의 실시예에 따른 라이트 구동관련 블록을 도시한 도 2를 참조하면, 구동 조절부(5)는 각각의 로우 어드레스 버퍼(2,3)로부터 제공되는 로우(row)어드레스(XA0,XA1)를 수신하여 디코딩을 행한다. 상기 구동 조절부(5)는 라이트 동작시 비트라인 로딩 차이에 따라 동일 비트라인에 연결된 메모리 셀들 간의 전류 소모량 차이를 최소화하기 위해 제공된 것으로서, 로우 어드레스를 디코딩 하여 라이트 구동 제어신호(A00,A01,A10,A11)를 생성한다. 라이트 드라이버(15)는 데이터 입력버퍼(4)를 통해 출력되는 라이트 데이터(WMDL)를 상기 라이트 구동 제어신호에 따라 구동하여, 컬럼선택 게이트를 통하여 상기 메모리 셀들의 비트라인과 연결된 데이터 라인(DL)에 제공한다. 따라서, 워드라인 선택 구간별로 라이트 드라이버(15)가 전류 구동능력을 조절하므로, 메모리 셀 어레이(100)내의 각 메모리 셀은 각각의 비트라인 로딩에 따라 대응적으로 드라이빙된 라이트 데이터를 받아 저장을 행하게 된다.
도 3은 도 2중 라이트 드라이버(15)의 일 구현 예를 보인 세부회로도이다. 도면을 참조하면, 낸드 게이트들(ND1-ND4)은 라이트 데이터(WMDL)를 일측입력으로 공통수신하고 상기 라이트 구동 제어신호(A00,A01,A10,A11)를 타측입력으로 각기 수신하여 낸드 응답을 생성한다. 인버터들(I1-I4)은 상기 라이트 구동 제어신호(A00,A01,A10,A11)의 논리레벨을 반전하는 역할을 한다. 노아 게이트들(NO1-NO4)은 상기 인버터들(I1-I4)의 출력을 일측입력으로 각기 수신하고 상기 라이트 데이터(WMDL)를 타측입력으로 공통수신하여 노아응답을 생성한다. 전원전압과 노드(NO10)간에 소오스-드레인 채널이 병렬로 각기 연결된 피형 모오스 트랜지스터들(PM1-PM4)은 게이트로 각기 상기 낸드 게이트들(ND1-ND4)의 출력을 수신한다. 상기 노드(NO10)와 접지간에 드레인-소오스 채널이 병렬로 각기 연결된 엔형 모오스 트랜지스터들(NM1-NM4)은 게이트로 각기 상기 노아 게이트들(NO1-NO4)의 출력을 수신한다. 상기 노드(NO10)는 상기 데이터 라인(DL)에 연결되어 있으며, 상기 데이터 라인(DL)은 컬럼선택 게이트(51)를 통하여 메모리 셀 어레이(100)내의 메모리 셀들의 비트라인(BL)과 연결된다.
도면에서 보여지는 상기 메모리 셀(100a)은 니어 비트라인에 연결된 셀이고 메모리 셀(100n)은 파 비트라인에 연결된 셀이므로, 비트라인 로딩이 상대적으로 크다. 따라서, 라이트 동작시 상기 파 비트라인에 연결된 메모리 셀(100n)이 선택되는 경우에 구동력을 크게 하여야 할 필요가 있으므로 상기 피형 모오스 트랜지스터들(PM1-PM4)을 모두 턴온 시켜 주고, 상기 니어 비트라인에 연결된 메모리 셀(100a)이 선택되는 경우에 비트라인 로딩이 적어 구동력을 상대적으로 작게 하여도 되므로 상기 피형 모오스 트랜지스터들중 하나만을 턴온 시켜준다.
결국, 도 3에서 낸드 게이트들(ND1-ND4)과 피형 모오스 트랜지스터들(PM1-PM4)은 드라이빙 능력을 조절하기 위한 기능을 하고, 인버터(I1-I4) 및 노아 게이트들(NO1-NO4)과, 엔형 모오스 트랜지스터들(NM1-NM4)은 비트라인 방전능력을 조절하기 위한 기능을 한다. 즉, 상기 엔형 모오스 트랜지스터들(NM1-NM4)중 몇 개가 턴온되는 가에 따라 데이터 라인 또는 상보 데이터 라인의 하이레벨의 전위가 빠른 속도 또는 느린 속도로 접지레벨로 되는 것이다.
도 4는 도 2중 구동 조절부(5)의 라이트 구동 제어신호 생성에 관련된 개념도이다. 도면을 참조하면, 니어 비트라인에 연결된 메모리 셀(100a)과 파 비트라인에 연결된 메모리 셀(100n)간에는 복수의 메모리 셀들(100b,100c)이 연결됨을 알 수 있다. 여기서, 상기 메모리 셀들은 하나의 비트라인에 연결되어 있지만 각기 서로 다른 대응 워드라인에 연결되어 있다. 도면에서 보여지는 저항들(BR1-BRn)은 기생적으로 존재하는 로딩저항을 나타낸다. 따라서, 파 비트라인에 연결된 메모리 셀(100n)은 가장 큰 비트라인 로딩(부하)을 갖는다. 따라서, 상기 메모리 셀(100n)이 위치된 섹터(D1)에 속해 있는 메모리 셀들(미도시)로 하이 레벨의 데이터를 라이트하는 경우에는 인가되는 로우 어드레스신호를 디코딩하여 상기 라이트 구동 제어신호(A00,A01,A10,A11)를 모두 하이레벨로 생성한다. 그러면, 도 3의 피형 모오스 트랜지스터들(PM1-PM4)이 모두 턴온되어 라이트 데이터는 가장 강력하게 드라이빙된다. 그 다음으로, 섹터(D2)에 속해 있는 메모리 셀들로 하이레벨의 데이터를 라이트 하는 경우에는 상기 라이트 구동제어신호(A01,A10,A11)를 모두 하이레벨로 생성한다. 이에 따라 도 3의 피형 모오스 트랜지스터들(PM2-MP4)가 턴온되어 라이트 데이터는 그에 따라 드라이빙된다. 또한, 섹터(D3)에 속해 있는 메모리 셀들로 하이레벨의 데이터를 라이트 하는 경우에는 상기 라이트 구동제어신호(A10,A11)를 모두 하이레벨로 생성한다. 이에 따라 도 3의 피형 모오스 트랜지스터들(PM3-MP4)가 턴온되어 라이트 데이터는 2개의 피형 모오스 트랜지스터에 의해 드라이빙된다. 니어 비트라인 근방에 있는 섹터(D4)에 속해 있는 메모리 셀들로 데이터를 라이트 하는 경우에 상기 라이트 구동제어신호(A11)를 하이레벨로 생성한다. 이에 따라 피형 모오스 트랜지스터(MP4)가 턴온되어 라이트 데이터는 1개의 피형 모오스 트랜지스터에 의해 드라이빙된다. 결국, 비트라인 로딩이 크면 많은 개수의 피형 모오스 트랜지스터가 턴온되고, 해당 메모리 셀의 비트라인 로딩이 작으면 적은 개수의 피형 모오스 트랜지스터가 턴온된다. 그러므로, 동일한 비트라인에 연결된 메모리 셀들 상호간의 전류 소모량의 차이는 줄어든다.
한편, 상기 섹터들(D1-D4)에 각기 속해 있는 메모리 셀들로 로우 레벨의 데이터를 라이트 하는 경우에도 상기 라이트 구동 제어신호(A00,A01,A10,A11)의 생성 논리는 동일하다. 그러한 경우에 도 3내의 엔형 모오스 트랜지스터들(NM1-NM4)의 턴온 개수가 결정되어 데이터 라인의 방전 타임이 조절된다. 예컨대 방전을 상대적으로 매우 빠르게 조절하기 위해서는 상기 엔형 모오스 트랜지스터들(NM1-NM4)을 모두 턴온 시켜야 하며, 느리게 조절하기 위해서는 1개의 트랜지스터를 턴온시킨다.
도 5는 도 2중 구동 조절부에서의 라이트 구동 제어신호의 생성에 관련된 동작타이밍을 보여준다. 도면을 참조하면, 라이트 인에이블(WEB)의 논리가 로우이고 디코더 인에이블(DEC)이 하이로 천이될 때 로우 어드레스를 디코딩함에 의해 상기 라이트 구동 제어신호(A00,A01,A10,A11)가 생성되는 것이 보여진다. 이에 따라 비트라인 로딩의 크기에 맞는 적절한 라이트 드라이빙 동작이 실현되어, 전반적으로 라이트 동작 전류와 비트라인 방전 타임이 줄어든다.
도면들에서 보여지는 4개의 구동신호들은 본 발명의 철저한 이해를 제공할 의도 외에는 다른 의도 없이 예를 들어 설명된 것이며, 동일 비트라인에 연결된 메모리 셀들의 개수에 따라 적절히 가감될 수 있음은 물론이다.
상기한 설명에서는 본 발명의 바람직한 실시예를 도면을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 아래의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 예를 들어, 도면에서 보여지는 라이트 드라이버의 세부적 구성 및 연결관계를 사안에 따라 다양하게 변화 또는 변경할 수 있음은 물론이다.
상기한 바와 같이, 본 발명의 반도체 장치 및 방법에 따르면, 비트라인의 로딩 차이에 따라 라이트 드라이버의 라이트 구동능력을 조절하여, 니어 비트라인에연결된 메모리 셀들과 파 비트라인에 연결된 메모리 셀들간의 비트라인 로딩차에 기인하여 발생되는 전류 소모량의 차이를 최소화할 수 있는 효과가 있다. 또한, 라이트 동작시 접지레벨의 전위로 방전시키는 방전타임도 조절할 수 있는 효과를 갖는다. 따라서, 고집적화 추세에 보다 유리하며 반도체 메모리 장치의 퍼포먼스가 양호한 이점이 있다.

Claims (6)

  1. 반도체 메모리 장치에 있어서:
    라이트 동작시 비트라인 로딩 차이에 따라 동일 비트라인에 연결된 메모리 셀들 간의 전류 소모량 차이를 최소화하기 위해, 로우 어드레스를 디코딩 하여 라이트 구동 제어신호를 생성하는 구동 조절부와;
    데이터 입력경로를 통해 제공되는 라이트 데이터를 상기 라이트 구동 제어신호에 따라 구동하여, 컬럼선택 게이트를 통하여 상기 메모리 셀들의 비트라인과 연결된 데이터 라인에 제공하는 라이트 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 구동 조절부는 두 개의 어드레스 신호를 수신하여 4개의 섹터를 구별하는 상기 라이트 구동 제어신호를 생성하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 라이트 드라이버는,
    라이트 데이터를 일측입력으로 공통수신하고 상기 라이트 구동 제어신호를 타측입력으로 각기 수신하여 낸드 응답을 생성하는 낸드 게이트들과;
    게이트로 각기 상기 낸드 게이트들의 출력을 수신하며, 전원전압과 데이터 라인간에 소오스-드레인 채널이 병렬로 각기 연결된 피형 모오스 트랜지스터들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 라이트 드라이버는,
    라이트 데이터를 타측입력으로 공통수신하고 상기 라이트 구동 제어신호의 반전된 신호를 일측입력으로 각기 수신하여 노아 응답을 생성하는 노아 게이트들과;
    게이트로 각기 상기 노아 이트들의 출력을 수신하며, 데이터 라인과 접지간에 드레인-소오스 채널이 병렬로 각기 연결된 엔형 모오스 트랜지스터들을 더 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 반도체 메모리 장치에 있어서:
    복수의 워드라인과 비트라인의 교차점 마다 연결된 복수의 메모리 셀이 매트릭스 형태로 배열된 메모리 셀 어레이;
    상기 비트라인에 연결된 컬럼 선택 게이트;
    상기 워드라인들중 하나를 선택하기 위해 로우 어드레스를 디코딩하는 로우 디코더;
    상기 컬럼 선택 게이트와 데이터 입력버퍼간에 연결된 데이터 라인;
    라이트 동작시 상기 비트라인에 연결된 메모리 셀들 간의 전류 소모량 차이를 최소화하기 위해, 상기 로우 어드레스의 일부를 디코딩 하여 라이트 구동 제어신호를 생성하는 구동 조절부; 및
    상기 데이터 입력버퍼를 통해 제공되는 라이트 데이터를 상기 라이트 구동 제어신호에 따라 구동하여, 상기 데이터 라인에 제공하는 라이트 드라이버를 구비함을 특징으로 하는 반도체 메모리 장치.
  6. 라이트 드라이버를 구비한 반도체 메모리 장치에서 라이트 데이터 구동방법에 있어서:
    상기 라이트 데이터를 수신하는 단계:
    로우 어드레스를 디코딩하여 라이트 구동 제어신호를 생성하는 단계;
    상기 라이트 드라이버에 수신된 상기 라이트 데이터를 상기 라이트 구동 제어신호에 따라 전류 구동하는 단계를 구비함에 의해,
    니어 비트라인에 연결된 메모리 셀들과 파 비트라인에 연결된 메모리 셀들간의 비트라인 로딩차에 기인하여 발생되는 전류 소모량의 차이가 최소화 또는 감소되도록 함을 특징으로 하는 방법.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR100757931B1 (ko) * 2006-06-29 2007-09-11 주식회사 하이닉스반도체 반도체 메모리의 데이터 입력 장치
KR100772721B1 (ko) * 2005-09-29 2007-11-02 주식회사 하이닉스반도체 반도체 메모리 장치
US9401191B2 (en) 2013-08-22 2016-07-26 SK Hynix Inc. Semiconductor memory apparatus

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