TWI308424B - Clock-pulse generator and shift register - Google Patents

Description

1308424 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種時脈產生器(Clock-pulse Generator)及使用 該時脈產生器之位移暫存器(Shift Register)，尤其係指一種應用於 液晶顯示器之時脈產生器及位移暫存器。 【先前技術】 位移暫存器係薄膜電晶體液晶顯示器(Thin Transistor Liquid Crystal Display，TFT-LCD)驅動積體電路(Integrated Circuit， IC)之核心，其提供液晶顯示器每一掃描線循序之脈衝訊號，進而 控制該知描線上之薄膜電晶體(Thin Film Transistor，TFT)之開關。 一種先前技術之位移暫存器如圖1所示，該位移暫存器2包 括一時脈產生器20、一混合鎖存觸發器(M〇dified HybrM Latch

Flip-Flop，MHLFF)25及一緩衝器29。該時脈產生器2〇包括一輸 入端23及一輸出端24，該混合鎖存觸發器25包括一脈衝輸入端 26、一數據輸入端27及一訊號輸出端28。該時脈產生器2〇之輸 ^端24與該混合鎖存觸發器25之脈衝輸入端％相連接，該緩衝 器29與該混合鎖存觸發器25之訊號輸出端28相連接。 該時脈產生器20根據該輸入端23接收之時鐘訊號產生一系 列正脈衝訊號並提供給該混合鎖存觸發器25，該混合鎖存觸發器 =根據該正脈输航從絲騎人端27輸人之雜訊號產生 複數J制訊號，經該緩衝器29延遲放大後提供給後續之電路。 切參閲圖2，其係該時脈產生器2〇之功能模塊圖。該時脈產 20進一步包括一反及閘201、一第一反相器205、一第二反 206、一第二反相器207、一第四反相器2〇8。該反及閘2〇1 ^巧一輸入端202直接連接該輸入端23，該第二、第三、第四反 、2〇7、208依次串接於該反及間201之第二輸入端203 ^輸入端23之間。該第—反相器205串接於該反及閘2()1之輸 出鸲204與該輪出端24之間。 1308424

請參閱圖3，其係該時脈產生器20之工作波形圖。該輸入端 23輸入之時鐘訊號電壓波形如圖3(A)所示’經該第二、第三、第 四反相器206、207、208三次反相延遲後達到該反及閘201第二 輸入端203之電壓波形如圖3(B)所示，其中，該電壓波形的延遲 效果是藉由調節反相器中電晶體之寬長比(W/L)實現的。該反及閘 201對該第一、第二輸入端202、203輸入之電壓進行處理，當該 第一、第二輸入端202、203輸入之電壓同為1時產生一負脈衝訊 號，訊號連續即形成如圖3(C)所示之負脈衝訊號序列，最後經該 第一反相器205反相延遲，形成如圖3(D)所示之正脈衝訊號序列 並傳遞給該混合鎖存觸發器25進行進一步處理。 該正脈衝訊號寬度與該反及閘201二輸入端輸入之電壓相互 延遲量相關。該反及閘201之第二輸入端203之訊號延遲可以藉 由該第二、第三、第四反相器206、207、208或設置更多個反相 器來控制，該第一輸入端202由於與該輸入端23直接連接，無法 控制其訊號之延遲量。在此僅能控制一輸入端之延遲量之條件 下，該反及閘201產生之脈衝訊號之寬度將難以控制，若該脈衝 訊號之寬度過短，將出現無法觸發該混合鎖存觸發器25之現象。 故，該位移暫存器2之穩定性較差。 【發明内容】 有鑑於此，提供一種能較好控制輸出之脈衝寬度之時脈產生 器實為必需。 有鑑於此，提供一種穩定性較高之位移暫存器實為必需。 一 一種時脈產生器，其包括一輸入端，一輸出端，一邏輯閘及 一反相器。該邏輯閘能產生脈衝訊號，包括二輸入端及一輸出端， 其中一輸入端與該輸入端間依次串接奇數個反相器，另一 ，該輸入端間串接偶數個反相器，該反相器串接於該邏輯 出端與該輸出端之間。 询 尬+ 一種位移暫存器，其包括依次串接之一時脈產生器、人 鎖存觸發ϋ及-緩衝H，其中，該時脈產生韻如上所述之^ 7 1308424 產生器。 相較於先前技術’該時脈產生器之邏輯閘之第一、第二輸入端 分別藉由奇數、偶數反相器與該輸入端相連接，改變與第一、第 二輸入端相連之反相器之數量，可同時控制該第一、第二輸入端 輸入之時鐘訊號之延遲量，從而較好控制其輸出之脈衝之寬度， 使用該時脈產生器之位移暫存器穩定性高。 【實施方式】 請參閱圖4’其係本發明時脈產生器第一實施方式之電路圖。 該時脈產生器60包括一輸入端63、一輸出端64、一反及閘601、 一第一反相器605、一第二反相器606、一第三反相器607及一第 四反相器608。該反及閘601之第一輸入端602與該輸入端63間 串接該第二反相器606,該反及閘601之第二輸入端603與該輸入 端63間依次串接該第三、第四反相器6〇7、6〇8。該反及閘6〇1 之輸出端604與該輸出端64間串接該第一反相器605。 請參閱圖5 ’其係該時脈產生器60之工作電壓波形圖。該輸 入端63輸入之時鐘訊號電壓波形如圖5(A)所示，經該第二反相器 606反相延遲後達到該反及閘601第一輸入端602之電壓波形如圖 5(B)所示，經該第三、第四反相器607、608二次反相延遲後達到 該反及閘601第二輸入端603之電壓波形如圖5(C)所示。其中， 該電壓波形的延遲效果是藉由調節反相器中電晶體之寬長比(W/L) 實現的’例如，當第二反相器606中電晶體之長寬比為1〇時，則 經過該第二反相器606後的波形基本上沒有延遲；當第三、第四 反相器607、608中電晶體之長寬比為0.1時，則經過該第三、第 四反相器607、608後的波形便有了比較明顯的延遲。該反及閘601 對該第一、第二輸入端602、603輸入之時鐘訊號進行處理，於其 同為1處形成一負脈衝訊號，訊號連續即形成如圖5(D)所示之負 脈衝訊號序列，最後經該第一反相器605反相延遲，形成如圖5(E) 所示之正脈衝訊號序列並傳遞給後續電路進行進一步處理。 1308424 該反及閘601之第一、第二輸入端6〇 個、二個反相器與該輸人端63相連接，而===由-脈衝之寬度選擇其他合適數目之反相器，例如可生之正 四個等，只需滿足其中-端為奇數個，另為三個： 由控制該第-、第二輸入端602、6反相n藉 延遲罝，從而較好㈣其產生之正脈衝峨之#。訊號之 存其ί本發明位移暫存器之功能模，鬼圖。該位移暫 ，，題時脈產生器6G且進-步包括—混合鎖存觸發^ 合齡縣1165包括—脈衝輸^ 66°一 JJ輸，67及一訊號輸出端68。該時脈產生器6〇之輸出端私 以之脈衝輸入端66相連接，該緩衝器69與 該混&鎖存觸發器65之訊號輸出端68相連接。 該時脈產生器60產生一系列正脈衝訊號提供給該混合鎖存觸 ，65’該混合鎖存紐|| 65雜紅脈衝織及從該數據輸入 端67輸入之數據訊號產生複數控制訊號，經該緩衝器69延遲放 大後提供給後續之電路。 該位移暫存器6由於採用該時脈產生器6〇且該時脈產生器6〇 產生之正脈衝说號之寬度能較好得到控制，其穩定性較高。 請參閱圖7,其係本發明時脈產生器第二實施方式之電路圖。 該時脈產生器70包括一輸入端73、一輸出端74、一反或閘701、 一第一反相器705、一第二反相器706、一第三反相器707及一第 四反相器708。該反或閘701之第一輸入端702與該輸入端73間 串接該第二反相器706,該反或閘701之第二輸入端703與該輸入 端73間依次串接該第三、第四反相器7〇7、7〇8，該反或閘701 之輸出端704與該輸出端74間串接該第一反相器705。 請參閱圖8 ’其係該時脈產生器70之工作電壓波形圖。其中， 圖8(A)係該輸入端73輸入之時鐘訊號電壓波形圖，圖8(B)係該反 或閘701之第一輸入端702之電壓波形圖，圖8(C)係該反或閛701 1308424 之第二輸入端703之電壓波形圖，圖8(D)係該反或閘701之輸出 : 端704輸出之正脈衝訊號序列之波形圖，圖8(E)係該時脈產生器 -.· 70產生之負脈衝訊號序列之波形圖。該時脈產生器70與該時脈產 生器60之區別在於：其係於該第一、第二輸入端7〇2、7〇3輸入 之電壓同為0時產生一系列正脈衝訊號。 該反或閘701之第一、第二輸入端7〇2、703並不限於藉由一 個、^個反相器與該輸入端73相連，而是可根據需要產生之正脈 衝號之寬度選擇其他合適數目之反相器，例如可以分別為三 個，四個等，只需滿足其中一端為奇數個，另一端為偶數個即可。 φ 由於該反或閘701之第一、第二輸入端702、703均藉由至少一反 相器與該輸入端73相連，其輸出之正脈衝寬度亦能得到較好控制。 請參閱圖9’其係本發明時脈產生器第三實施方式之電路圖。 該時脈產生器80包括一輸入端83、一輸出端84、一互斥或閘801、 一第一反相器805、一第二反相器806、一第三反相器807及一第 四反相器808。該互斥或閘8〇1之第一輸入端8〇2與該輸入端83 間串接該第一反相器806,該互斥或閘801之第二輸入端803與該 輸入端83間依次串接該第三、第四反相器807、808。該互斥或閘 801之輸出端’與該輸出端84間串接該第一反相器8〇5。 請參閱圖10，其係該時脈產生器8〇之工作電壓波形圖。其 _ 中’圖10(A)係該輸入端83輸入之時鐘訊號電壓波形圖，圖1〇(B) 係該互斥或閘之第一輸入端802之電壓波形圖，圖l〇(c)係該 互斥或閘801之第二輸入端8〇3之電壓波形圖，圖1〇(D)係該互斥 ，閘801之輸出端804輸出之負脈衝訊號序列之波形圖，圖ι〇(Ε) 係該時脈產生器80產生之正脈衝訊號序列之波形圖。該時脈產生 器80與該時脈產生器6〇之區別在於：其係於該第一、第二輸入 端802、803輸入之電壓相異，即一為〇，一為1時產生一正脈衝 訊號。 該互斥或閘801之第一、第二輸入端802、803亦可根據需要 產生之正脈衝之寬度選擇其他合適數目之反相器與該輸入端83相 1308424 8〇2^803i^Mis ,由於該互斥或間801之第一、第 衝寬度亦^顺目器與職人端83鱗，其輸出之正脈 定性6 ^採賴辦誠生器H亦具有穩 惟，她符合發明專利要件，纽法提咖申請。 ，所返者僅為本發明之較佳實施例，舉凡熟悉本案技藝之 人士’在援依本案發明精神所作之等效修飾或變化，皆應包含於 以下之申請專利範圍内。 、 【圖式簡單說明】 圖1係一種先前技術位移暫存器之功能模塊圖。 圖2係圖1所示時脈產生器之電路圖。 圖3係圖2所示時脈產生器之工作電壓波形圖。 圖4係本發明時脈產生器第一實施方式之電路圖。 圖5係圖4所示時脈產生器之工作電壓波形圖。 圖6係採用圖4所示時脈產生器之位移暫存器之功能模塊圖。 圖7係本發明時脈產生器第二實施方式之電路圖。 圖8係圖7所示之時脈產生器之工作電壓波形圖。 圖9係本發明時脈產生器第三實施方式之電路圖。 圖10係圖9所示之時脈產生器之工作電壓波形圖。 【主要元件符號說明】 位移暫存器 6 時脈產生器60、70、80 輸入端 63、73、83 輸出端 64、74、84 混合鎖存觸發器65 時脈輸入端66 11 1308424 數據輸入端 67 訊號輸出端 68 緩衝器 69 反及閘 601 反或閘 701 互斥或閘 801 第一輸入端 602、702、802 第二輸入端 603、703、803 輸出端 604、704、804 第一反相器 605、705、805 第二反相器 606、706、806 第三反相器 607、707、807 第四反相器 608、708、808

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Claims (1)

1308424 ~一 9’年。月s曰修正本 十、申請專利範圍：· L 一種時脈產生器，其包括： • 一輸入端； 一輸出端； -產生脈衝訊號之邏輯閘，其包括二輸人端及 邏輯閘-輸人端與辦脈產生器輸人端間依次 個= 相器，該邏輯閘另-輸人端與該時脈產生器輪2= 數個反相器；及 串接偶 ::器’其串接於該邏輯間之輸出端與該時脈產生器輸出 i撕㈣脈細，射，蝴_ I 咖第1項所述之時脈產生器，其中，該邏輯閘為 I 利範圍第1項所述之時脈產生器，其中，該邏輯閉為 項至第4項中任意一項 态，其中，該奇數為一。 厓玍 7:=範圍第5項所述之時脈產生器，其中，該偶數為二。 • ^申i項至第4射任意—顧述 益，其宁，該奇數為三。 ::===7項所述之時脈產生器，其中，該偶數為四。 ❽，其包括依次串接之—時脈產生H、-混入鎖 存觸發器及-緩衝器，其中，該時脈產生器係申請專利範圍第 13 Ι3Ό8424 1項至第8項中任意一項所述之時脈產生器。 14