TWI303481B - Semiconductor integrated circuit and design method therefor - Google Patents

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Description

1303481 九、發明說明： 相關申請案之對照參考資料 此申睛案係基於來自先前於2004年4月19曰提申第 2004-123320號、2〇〇4年η月5日提申第2〇〇4·32273〇號以及 5 2005年3月4日提申第2005-061442號等的日本專利申請案 之優先權的申請專利範圍與好處，其整個内容於此被併入 參考。 【發明所屬之技彳标領域】 發明領域 10 本發明有關一種半導體積體電路及其設計方法，並且 特別是一種主薄片型（master-slice-type)半導體積體電路及 其佈局設計方法。 I：先前技術3 相關技藝說明 15 傳統上，一 ASIC(Application Specific Integrated
Circuit ;特殊應用積體電路），其是一種特殊用途的半導體 積體電路，在許多情況下係藉由利用諸如一晶胞基礎LSI 與一FPGA(Held Programmable Gate Array ;現場可程式化 閘陣列）的一種半導體積體電路來實現。例如，於晶胞基礎 20 LSI的ASIC之發展係藉由依照該等成為基礎的電晶體的結 合來完成以晶胞為基礎的基本線路（基本晶胞）並結合該等 基本晶胞成為一對應該使用目的且形成該必要線路之要求 電路來執行。 於一閘陣列其中該等上述基本晶胞被規則放置於一半 1303481 導體晶片，有一種情況其中僅最上層線路被做成可根據使 用者目的改變為了有利於ASIC的設計與製造、並且其〜線 路層的線路被做成固定線路(例如，見專利文件丨與專利文 5 [專利文件1]日本專利申請早期公開案第6-163860號 [專利文件2]曰本專利申請早期公開案第2_3〇丨幻號 在該傳統ASIC發展中，基本晶胞與線路之設計技鈐八 的處理係對於每一 ASIC(對於每一個別種類的產品）來 以實現-使用者所要求之功能。於是，用來將所要求之電 10路製作到一個半導體晶片上的光罩(reticles)係製作給每一 個別種類的產品。 此處，近年來，能夠被整合在一個半導體晶片上之電 路規模隨著半導體積體電路的微型製造而增加，並且在 ASIC發展中，發展時間的延長與設計與製造的複雜正增加 15著。由於半導體積體電路的微型製造以及隨此在電路規模 的a加母個光罩(reticle)的成本變高、並且所需光罩的 數量增加，於是猛烈地提高對製造一種ASIC所需的光罩成 本。因此，要求在發展時間與發展成本上的降低。 【發明内容】 20 發明概要 本發明具有其目的以使得有可能減少在發展一對應一 使用目的之半導體積體電路時的負擔。 本發明的半導體積體電路是一種主薄片型半導體積體 電路，特徵以具有一表體層其上多數個爲實現預定電路功 1303481 能之表體圖形被形成、及以層方式連續形成在該表體層上 的多數個線路層並且包含其線路圖形是可由一使用者改變 的可變線路層與其線路圖形是不可由使用者改變的固定線 路層，而且特徵在於該等多數個被固定且被選擇的表體圖 5 形事先被放置在一整個晶片表面上其中該等表體圖形能夠 被形成於該表體層。 根據上述構造，該等表體圖形事先被固定且被放置在 整個晶片表面上其中該等表體圖形能夠被形成於該表體 層，並且因此，對應該使用目的之半導體積體電路能夠僅 10 藉由設計該等不同線路層之線路及產生用以形成該等不同 線路層中所設計之線路的光罩來製造。 圖式簡單說明 第1圖是一圖顯示根據本發明一第一實施例之半導體 積體電路的結構範例； 15 第2圖是一截面圖顯示根據該第一實施例之半導體積 體電路的結構範例； 第3A至第3E圖是用以說明形成在表體圖形上的線路 (線路圖形）之圖； 第4A與第4B圖是用以說明輸入/輸出端的結構範例之 20 圖； 第5圖是一圖顯示根據該第一實施例之半導體積體電 路的一具體結構範例； 第6圖是一圖顯示根據該第一實施例之半導體積體電 路的一具體結構範例； 1303481 第7A與第7B圖是概要顯示該第一實施例中該半導體 積體電路之佈局設計方法之圖； 第8A與第8B圖是流程圖顯示該第一實施例中該半導 體積體電路的佈局設計方法； 5 第9圖是一圖顯示能夠執行本發明每一實施例中該半 導體積體電路之佈局設計方法的電腦功能； 第10圖是一圖顯示根據該第一實施例該半導體積體電 路的另一結構範例； 第11圖是一圖顯示根據本發明一第二實施例的一半導 10 體積體電路之結構範例； 第12A、第12B及第12C圖是顯示韌總體的範例圖； 第13圖是一圖顯示根據該第二實施例之半導體積體電 路的一具體結構範例； 第14圖是一圖概要顯示該第二實施例中該半導體積體 15 電路的一佈局設計方法； 第15圖是一流程圖顯示該第二實施例中該半導體積體 電路的佈局設計方法； 第16圖是一圖顯示根據該第二實施例該半導體積體電 路的另一結構範例； 20 第17 A與第17B圖是概要顯示該第二實施例中該半導 體積體電路之另一佈局設計方法之圖； 第18圖是一電路結構圖顯示根據本發明一第三實施例 的一半導體積體電路之特徵； 第19圖是一圖顯示該第三實施例中該半導體積體電路 1303481 的一電路修改範例； 第20圖是一圖顯示該第三實施例中該半導體積體電路 的另一電路修改範例； 第21圖是一圖顯示該第三實施例中該半導體積體電路 5 的又一電路修改範例； 第22圖是一圖顯示該第三實施例中該半導體積體電路 之電路封包的一個範例； 第23圖是一圖概要顯示一種根據每一實施例之該半導 體積體電路中該等表體圖形之初始佈置的佈局設計方法； 10 及 第24圖是一流程圖顯示一種根據每一實施例之該半導 體積體電路中該等表體圖形之初始佈置的佈局設計方法。 I：實施方式3 較佳實施例之詳細說明 15 在下，本發明之實施例將根據該等圖式來說明。 在以下說明中，根據本發明一“表體層”意謂一多晶 矽之基底、一擴散層或此類者其中電晶體被形成並且無線 路層被包含於該半導體積體電路。即，該表體層對應一具 有該電晶體層與一線路層之傳統晶包基底LSI。 20 一“表體”是一功能方塊其包含一製作到該表體層的 預定電路功能，一所謂的總體。 -第一實施例- 第1圖是一圖顯示根據本發明一第一實施例之半導體 積體電路的結構範例、並且更明確地，顯示該半導體積體 1303481 電路中表體層的結構範例。 根據該第一實施例之半導體積體電路具有多數種類的 表體(表體圖形)在一半導體晶片1中（在下，該整個半導體晶 片1亦將被稱作“一架構(aframe)’’）如第1圖所示。第1圖所 5示之範例中的半導體積體電路具有8個第一表體圖形B1、 144個第二表體圖形B2、16個第三表體圖形B3、24個第四 表體圖形以及344個第五表體圖形B5。 在該等實施例（包含將稍後說明之其它實施例）中，該第 一表體圖形B1被設定為一 PLL(鎖相迴路）電路(pll總體）的 10 功能方塊’並且该弟一表體圖形B2被設定為一輸入與輸出 電路(I/O總體）的功能方塊。該第三與第四表體圖形分別被 設定為記憶體(RAM)的功能方塊（第一與第二ram總體）， 該第一RAM總體與該第二RAM總體至少在大小與功能的 其中之一（例如，埠的數量、字位元數及此類者)為不同。該 15第五表體圖形B5被設定為一使用者能利用來隨意地建構邏 輯的功能方塊(單元晶胞）、並對應該傳統閘陣列中被稱作一 基本晶胞者。 如同係自第1圖顯而易見的，在根據該第一實施例之半 V體積體電路中，不僅該第五表體圖形B5(單元晶胞清應 2〇該傳統閘陣列之基本晶胞，而且最少種類之表體
圖形BIS B5破放置以至於該架構！的一内部係鋪設有它們。即，根據 口亥第胃㈣之半導_體電路係藉由依照―固定規則事 先埋置賦予不同功施之該等表體圖形⑴至防來規劃，並且 某一电路功月匕係形成於鋪設有對應該傳統電晶體層之表體
10 303481 層的表體圖形之所有部分（區域）。 ^在該架構1中該等表體圖形B1至B5及其佈置係不能改 （疋做)在一使用者側，有關該架構丨中該等表體圖形別至 $ B5的佈置’所要求的是它們被放置以便達到依大部分使用 者要求所估計之電路結構，或是它們被放置以便達到依使 用者經常使用所估計之電路結構。 此處’相同的表體圖形，即在該等表體中具有相同電 路功忐的表體圖形具有相同大小及相同的繪晝圖形（多晶 1矽、擴散層、接觸及此類者），而不同的表體圖形，在該等 〇表體中，至少在大小或繪晝圖形其中之一不同。所想要的 疋，忒等表體圖形B1至B5的每一個具有該標準晶胞(標準大 小的參考晶胞）大小的整數倍之大小，而該等具有不同於該 ‘準晶胞大小之整數倍之該等大小的表體圖形有時被包 ^ δ亥等表體圖形Β1至Β5的每一個能夠控制該電路功能藉 由 $成在邊荨表體圖形Β1至Β5的每一個上的線路（線路 圖形）’如同稍後將說明的。 至於該等表體圖形Β1至Β5每一個中的該等電晶體(ρ通 道電晶體與一η通道電晶體）的大小，該等電晶體係以整個 定義大小來建構以置於使用者不能自由地改變它。 20 第2圖是一截面圖顯示根據該第一實施例之半導體積 體遠路的結構範例。 第2圖中，參考數字3表示一具有該表體層BL的半導體 基材（晶片）。利用Cu(銅）、Α1(鋁)及此類者形成金屬線路的 第一至第六線路層PL1至PL6係設在該表體層BL之上以便 11 1303481 被形成在層中（在下，爲了說明方便以從該表體層bl之順序 參考為第一、第二、第三、第四、第五及第六線路層）。形 成於該等線路層PL1的每一個的線路係藉由一介層絕緣薄 膜與不同線路層隔離、並依所需經由一介層孔被連接至一 5 不同線路層之線路。 在根據該第一實施例的半導體積體電路中，形成於該 第一、第五與第六線路層PL1，PL5與PL6的該等線路是固 定線路，其線路圖形是不可改變的，並且形成於該第二、 第三與第四線路層PL2，PL3與PL4的該等線路是可改變 10 的。即，該第一、第五與第六線路層PL1，PL5與PL6是不 能被定做的固定線路層，並且該第二、第三與第四線路層 PL2 ’ PL3與PL4是能夠被定做的可變線路層。 在上述說明中，爲了說明方便，該等固定線路與該等 可變線路係僅實現於稱作該等固定線路層與該等可變線路 I5 層的該等個別線路層，而該等固定線路層與該等可變線路 層可僅藉由形成於該等線路層的線路、或僅藉由設在該等 線路層之間的介層孔、或僅藉由形成於該等線路層之線路 與設在該等線路層之間的介層孔之結合來實現。換言之， 當提及該固定線路層與該可變線路層其中該固定線路與該 2〇 可變線路分別被形成，它們可僅意謂該等線路層、或僅是 該等設在該等線路層之間的介層孔、或該等線路層與設在 該等線路層之間之介層孔的結合。 藉由該等能夠被定做之可變線路層的線路，例如，電 源能被供應至形成於該表體層之電路、並且内部邏輯結構
12 1303481 能被改變。甚至能夠被定做之可變線路層有時包含必要的 線路以使形成於該表體層BL之電路作用。 第3A至第3E圖是用以說_成在表體圖形上的線路 (線路圖形）之圖。第3A至第3E圖顯示分別形成在該第一至 5 第五表體圖形B1至B5的該等線路圖形。 如第3A至第3E圖所示，該等表體圖形扪至奶的每一個 具有對應每-表體圖形的多數個線路圖形。該等多數個線 路圖形係分別給予指不-標準晶胞的特別晶胞名稱之碼 (例如，形成在該第一表體圖形m之該等線路圖形的bia， 10 BIB與B1C)作為識別f訊，並且該線路圖形係能藉由該等 碼來唯一地決定。 至於該等相同的表體圖形B1JLB5，可能的是，對多數 個對應它們之線路圖形中任何線路圖形改變該線路囷〒 例如，如同要被形成在該第二表體圖形B2的線路圖形 15等線路圖形B2A，B2B，B2C與B2D的任何一個能被選擇= 應用置再不同位置的該等表體圖形的每一個。 '' 對應相同表體圖形的多數個線路圖形是彼此不门的、 路圖形，並且用以將電源供應至該電路之線路—、' J ~綠路圖 形、連接或不連接該電源以便將邏輯（“丨，，戋“ ^ )供應至 20改變在該氣路内部之模式的端子之線路的一線路圖形 此類者係根據因該表體圖形而形成於該表體層之電路而勺 含。於是，藉由改變在該表體圖形上的線路圖形，由，^ 體圖形所實現之電路功能能被控制（改變）。 ^ 在對應相同表體圖形之該等線路圖形中，更好的θ 13 1303481 該晶胞大小及有關外部之輸入輪出端所提供之位置是相同 的，即，被固定。例如，如第4A圖所示，至於在藉由該第 五表體圖形B5來實現兩個輸入（IN1，IN2)與一個輸出 (OUT1)之一些邏輯5的線路圖形，對於外部之輸入端績？ 5及一輸出端8被提供之位置被固定，並且其它線路係對應該 線路圖形B5A’中之邏輯5而做成不同，如第4B圖所示。同樣 更好的是，再該固定線路層與該可變線路層之間的一介面 部分同樣地被固定。 第5與第6圖是顯示根據該第一實施例之半導體積體電 10 路的具體結構範例。 第5圖顯示在對於該等表體圖形B1sB5每一個被放置 如第1圖所不之半導體積體電路，對應一使用者要求之使用 者佈局處理被執行之前的半導體積體電路。 如第5圖所示，在該使用者佈局處理之前根據該第一實 15知例之半導體積體電路於初始狀態中，事先被設定為該初 始值之線路圖形被設定給該等表體圖形B1至B5的每一 個。在第5圖所示之範例中，該線路圖形B1 a被設定給該第 一表體圖形B1、並且該線路圖形B2A被設定給該第二線路 圖开>B2。同樣地，該等線路圖形B3A，B4A與B5A係設定給 忒第二、第四與第五表體圖形B3, B4與B5。被設定給該等 表版圖形B1至B5每一個作為該初始值的線路圖形是可隨 %、地選擇給忒等表體圖形B1至B5之種類的每一個，並且例 如，希望該線路圖形於該使用者佈局處理的變化量變小。 在該使用者佈局處理之前於該處使狀態的半導體積體 14 1303481 電路中，正反器（FF)、時脈螓也 %衝态、用於電源雜訊對策之 電容晶胞(去減胞)及此類者被放置以便被制地配置，並 且習知技藝中隨著該使用者佈局處理所完成之串音對策與 此類者的複雜與困難的設計事先被執行。一用以供應一時 5脈信號之線路圖形(根據-時脈樹之線路圖形）、—用於一測 試電路之線路圖形及-用於電源供應之線路圖形被包含於 第3圖所示之線路圖形中的—些限制線路層（例如，該第一 線路層PL1)’以至於在該使用者佈局處理之前這些線路可 被做成在該初始狀態階段的半導體積體電路、或它們根據 10使用者之要求可以被用於僅一必要點。 第6圖顯示在使用者佈局處理係執行為了第5圖所示之 半導體積體電路之後的半導體積體電路。 在第6圖所示之範例中，某些表體圖形61，的線路圖形 係從B1A以B1B來取代(改變），並且某些表體圖形，的線 15路圖形從B2A被改變到B2D。某些第三、第四與第五表體圖 形B3’，B4’與B5,的線路圖形分別從B3A改變到B3D、從B4A 改變到B4D且從B5A改變到B5D。 線路圖形並未顯示之該等表體圖形ΒΓ，，B2，，，B；3，，， B4”與B5”是未利用的表體圖形，並且它們自己的表體圖形 20被留下，而該等線路可被刪除以便依照其它線路之線路通 道被放棄。雖然細節將稍後說明，使用者佈局處理中該線 路圖形的取代係藉由取代附屬該線路圖形作為該識別資訊 之石馬來執行。 如以上，於該第一實施例中的半導體積體電路，隨著 15 1303481 保持一般的該等表體圖形，即，隨著不改變而固定的表體 層（電晶體層）之結構，僅附屬於形成在該等表體圖形每一個 上的線路層的線路圖形之碼被改變，藉此該線路圖形能被 改變且要被實現的電路功能（總體功能）能容易地被改變。 5 於該第一實施例中的半導體積體電路，可根據使用者 要求改變的部分（可定做部分）係限制到該線路層的一部 为’並且包含该表體層的其它部分被做成一般的。因此， 設計能在一短時間下容易地完成，並且當該半導體積體電 路實際上被製造時，具有一要求功能的半導體積體電路係 10能藉由製作僅根據在使用者側之可改變部分的該等線路層 的光罩(reticles)來製造。 例如，至於PLL總體(該第一表體圖形B1)，VCO(電壓 控制振盪器）頻率的改變、該分頻比的設定、反饋端至一外 步的變化擴大或不擴大、當多數個方塊被包含在内部時在 15使抹一方塊有效且禁能上的改變、及此類者係能僅藉由該 等線路圖形的變化來執行。至於該1/〇總體（該第二表體圖 形），I/O與驅動力種類的改變、傳送接收通道數量的設定以 及至於作為一範例之高速I/〇(Hsi〇)之细微電源控制的改 變’等級1與等級2的切換（至於在符合是記憶體介面標準之 20 準下的〖/〇之驅動力的改變、該操作電壓的改變以及 此類者能被執行）。 至於RAM總體(該第三、第四表體圖形Β3，Β4)，該字 位元電路結構的改變以及速度與電源控制被執行，並且當 它們未使用時’幾乎所有線路層能被斷開。至於該單元晶 16 1303481 胞（該第五表體圖形B5)，某些輸入端之VDD(電、、址— 位)/VSS(參考電位）的自動箝制驅動例的改’、應私 又間極延遲白合 5
10 上升/下降特性、藉由__跟_位(電源供應線)的保持之加 強與支持、藉由放棄先前設定的邏輯或其它㈣^加 置之斷開作為該線路通道、及此類者能被執行。、，配 接著，該第一實施例中半導體積體電路的一 方法將被說明。 佈局設計 一實施例中該半導體 初始狀態中該半導體 第7A與第7B圖是概要顯示該第 積體電路之佈局設計方法之圖。 第7A圖顯示一如第5圖所示的一 積體電路的設計方法。 在該初始狀態中的半導體積體電路設計中，該等線路 圖形的初始值選擇處刪係藉由參考該架構！中的表體圖 形佈置資料71，其是具有如第1圖所示放置於整個架糾之 15該等表體圖形之架構1中該等表體圖形之佈置資訊、及一顯 • 稍應如第3圖所示之表體圖形的多數個線路圖形之每一 表體的線路圖形表72來執行。 在該線路圖形之初始值選擇處理州，對於每一表體 圖H線路圖料、根據之前設定自該祕圖形表π來選 擇、亚被設定為該表體圖形的線路圖形。藉由此處理Μ， 後得了初始線路圖形設定架構資料乃，其中相同的線路圖 形被設定給每-表體_如第别所示。 第7B圖顯示根據一對應使用者要求之想要的半導體積 體電路之使用者佈局設計方法。 17 1303481 構資料73與每一表 考依局没計中，使用者佈局處理P2係藉由參 亏依上述所得到的初始線路圖形設定架 體之線路圖形表72來執行。 在此使用者佈局處理p2中，一人 輸入给該架構i中所放置之每一表二，路圖形之碼被 形的鈐Α π — 圖形，並根據該線路圖 鳩入碼’母—表體圖形之線路圖形係自設定 以至於 值之線路圖形改變到該合適的線路圖形且被設。 10 圖形之 的+導體積體電路。放置於該架和的所 線路圖形碼可被輸人，或者僅需要取代的該等線路回形之 表體圖形之線路圖形碼可被輸入。 —藉由該使用者佈局處理Ρ2，獲得了使用者佈局完成竿 :資料74其實現的對應該使用者要求之想要的電路功能= 15弟6圖所示。根據此使用者佈局完成架構資料74,僅有關形 成於該可變線路層之該等線路圖形的光罩被產生，藉此對 應使用者要求之想要的半導體積體電路能被製造。 接著，該第一實施例中的半導體積體電路之佈局設計 方法將被詳細地說明。 又 2 第8 Α與第8 Β圖是流程圖顯示該第一實施例中該半導 2Q體積體電路的佈局設計方法，第8A圖對絲7a_所示之設 "十方法、且第8B圖對應第7B圖所示之設計方法。 在苐8A圖中，於步驟S1，該表體圖形佈置資料與該等 線路圖形之初始值(該等初始線路圖形的碼)被輸入。 接著，於步驟S2，對應步驟S1所輸入之該等線路圖形
18 1303481 的初始值之該等線路圖形係藉由參考每一表體的線路圖形 表來選擇。 於步驟S3，步驟S3所選擇的線路圖形被設定為該表體 圖形的初始線路圖形。 5
10 15
隨後，於步驟S4，決定了未設定該初始線路圖形之表 體圖形是否存在。當未設定該初始線路圖形之表體圖形由 於此決定存在時，流程返回至步驟S2，並且上述處理再度 完成。 另一方面，當未設定該初始線路圖形之表體圖形由於 步驟S4的決定不存在時，即，當對於所有該等表體圖形該 初始線路圖形之設定被完成十，該初始線路圖形設定架構 資料被產生並被輸出，藉此該處理被完成於步驟S5。 在第8B圖中，於步驟S11，該初始線路圖形設定架構資 料與該取代線路圖形資料被輸入。此處，該取代線路固开j 資料是顯示用以實現對應該半導體積體電路中使用者要 之功能的該等線路圖形碼的資料。 於步驟S12, —個一個地連續掃描放置於該架構1的 等表體圖形的掃描座標被初始化。 μ 20 描 接著，於步驟S13,對應該等掃描座標之表體圖厂* 並且決定了該線路圖形之取代是否被執行。二，破知
定之結果，當該線路圖形的取代係要被執行時，a ^ /N 、，該流裎夾 到步驟S14，並且當該線路圖形的取代係不被執行日卞 程來到步驟S16。 遺流 於步驟S14,該目標表體圖形之線路圖形表 參考，並 19 1303481 且對應被輸入為步驟S11之取代線路圖形資料之線路 碼的線路圖形被選擇。 ” 於步驟S15，該目標表體圖形之線路圖形係以步驟叫 所選擇之線路圖形取代並被設定。 5 於步驟S16,決定了使否有一未被掃描的非掃描表體圖 形。由於此結果，當有非掃描表體圖形時，下一掃描座= 被没疋於步驟S17，並且該流程返回至步驟§13。 另一方面，當由於步驟S16之決定而沒有一非掃描表體 圖形被產生並被輸出於步驟S18，而且該處理被完成。 10 在該第一實施例中，第1圖所示之該等表體圖形的佈置 為一個範例，並且若僅該等表體圖形被放置在該架構丨的内 部’它們的佈制是隨意的。例如，更多的PLL總體(該等第 一表體圖形B1)可被設置、或者更多的ram總體（第三或第 四表體圖形，B3或B4)可被放置。另外，多數個不同表體圖 15开^的佈置圖形被保持作為資料，並且一個係可選自它們。 對應壁3圖所示之範例的每一表體圖形之線路圖形數量是 隨意的。 在上述第一實施例中，該等表體圖形B1置B5的每一個 被單獨地放置於該架構1，但如第10圖所示，例如，2個第 三表體圖形B3、3個第四表體圖形B4及32個第五表體圖形 的結合可被設置作為相似於該表體圖形的基本方塊 βΒΐ。第1〇圖所示的基本方塊ββι、及該基本方塊ΒΒ1並不 限於此。 -第二實施例- 20 1303481 接著，本發明的一第二實施例將被說明。 該第二實施例係要減少有關一半導體積體電路發展的 時間與成本，以便滅低因準備爲了實現依照使用者設計之 〆般電路功能，諸如能由須多使用者所使用的電路功能， 5 作為一圖庫的先前設計資訊(該等表體圖形的佈置資訊、線 路資訊及此類者）、及完成藉由利用此圖庫之設計的負擔。 弟11圖是'一圖顯π根據本發明一第二實施例的^一半導 體積體電路之結構範例，並且更明確地，它顯示該半導體 積體電路中一表體層的一結構範例。 1〇 如第11圖所示，在根據第二實施例之半導體積體電路 中’多數個最少種類之表體圖形Β1至Β5係設於該架構1以 便被放置在可形成該等表體圖形的區域。於是，在根據該 第二實施例之半導體積體電路中，某些電路功能係形成於 該架構1中放置有該表體層的該等表體圖形的所有部分（區 15 威)相似於$亥弟* 實施例。 在該第二實施例中，當該等表體圖形Β1至Β5被放置於 該架構1時，該基本方塊BLK係藉由結合多數個被選擇且被 固定的表體圖形來建構，並且該基本方塊BLK被放置於該 架構1中一預定區域。在此時，依照所能放置的許多基本方 20塊BLK被放置以便被鋪設在該架構1中的一預定區域。在此 貫施例中’提供了一韌總體（圖庫），其先被設計且利用N個 (N是一隨意的自然數）基本方塊BLK來實現該預定電路功 能0 至於該預定區域中，在該等基本方塊BLK被放置於該
21 1303481 架構1中的預定區域之後保留的剩下區域，該等表體圖形 (例如，該等第五表體圖形B5)可被適當地放置，或者它可 被做成沒有放置該等表體圖形的空區域。 例如’在第11圖所示之範例，一個基本方塊BLk係藉 5由結合一個第三表體圖形（第一RAM總體)B3、兩個第四表 體圖形（第二RAM總體)B4、及18個第五表體圖形（單元晶 胞)B5來建構。在該架構丨中的一預定區域中，該等基本方 塊BLK被放置以便被鋪設在該區域，並且16個該等基本方 塊BLK被放置。此處，該架構丨中放置有該等基本方塊BLK ίο的預定區域是從該架構1中可形成有該等表體圖形趴至]85 的區域藉由排除放置有被使用者禁止使用之該等表體圖形 之區域來獲得之區域、並且，例如，是該架構i中使用者能 貫現一隨意電路功能的區域，除了放置有該等第一表體圖 形(PPL總體)B1與該第二表體圖形(1/〇總體）B 2的區域(換 15言之，設有有關外部介面之表體圖形以及有關時脈控制之 表體圖形的區域）。 在第11圖所示之範例中，該等第五表體圖形B5被放置 於該預定區域中的剩下區域。 根據該第二實施例之半導體積體電路中有關該表體層 2〇 BL與該等線路層PL1至PL6的堆疊結構係相同於根據第2圖 所示之第一實施例之半導體積體電路中的，並且因此，該 說明將被省略。 第12A、第12B及第12C圖是顯示藉由利用N個如上數之 基本方塊BLK來貫現特定電路功能之韌總體的範例圖。該 22 1303481 韌總體是登錄有藉由先執行該佈局設計所得到用以實現甘 特定電路功能之資訊者、並且例如隨著使用者經常^用之 設計的-般電路功能被登錄為該物總體。例如，依照藉由 使用該韋刃總體可實現該電路功能的一個範例，裝置的 5 CPU與處理器、_伺服器的裝置、—儲存裝置、影像處理 與此_、-與每-高速1/0標準一致的資料連結層的處理 電路(該高速I/O的一介面電路)及此類者被引用。 肋總體具有該等表體圖形的佈置資訊以及被用來實 現該基本方塊BLK單元巾之敎電路功能㈣路資訊作為 10先前設計的資料。該等表體圖形的佈置資訊包含有關該等 佈置座標與表體圖形種類的資訊，並且該線路資訊包含有 關顯示形成有該等線路之位置與該等線路層的座標之資 訊。這些種類資訊中的座標值是具有該基本方塊blk中的 預定位置作為參考的該等座標值。 15 在第12A至第12C®所示之範例，具有實襲等線路層 _ PLKPL6中預定電路功能之線路的該等表體圖形，即，被 用來實現該等電路功能且其中線路係形成於該線路層的該 等表體圖形係藉由施加至其的影線來顯示。 第12 A圖顯示一第一韌總體F Μ1其藉由利用一個基本 20方塊BLK來實現一特定電路功能（該特定電路功能係登錄 於一個基本方塊BLK)。該第一韌總體FMl藉由一個第三表 體圖形B3與6個第五表體圖形B5來實現特定電路功能。 第12B圖顯示一第二韌總體FM2其藉由利用一個基本 方塊BLK來實現一特定電路功能。該第二韌總體FM2藉由
23 1303481 一個第三表體圖形B3、2個第四表體圖形B4、及4個第五表 體圖形B5來實現該特定電路功能。 第12C圖顯示一第三韌總體Fm3其藉由利用2個基本方 塊BLK來實現一特定電路功能。該第三韌總藉由於 5該等基本方塊BLK之一的一個第三表體圖形β3、一個第四 表體圖形B4、及7個第五表體圖形]55以及於其它基本方塊 BLK的一個弟二表體圖形B3、一個第四表體圖形B4與6個第 五表體圖形B5來實現該特定電路功能。 第13圖是一圖顯示根據該第二實施例之半導體積體電 10 路的一具體結構範例。 第13圖顯示當該等韌總體FM1至FM3被指定至該架構 1中對應一使用者要求的該等基本方塊BLK時的半導體積 體電路。 該等韌總體FM1至FM3的指派係藉由將根據該等韌總 15體17^0至FM3之該等佈置資訊與線路資訊應用至該等基本 方塊BLK來執行，對其之指派系藉由該基本方塊單元 來指定並反射它們（在下亦被稱作“送回，，）。因此，例如所 才曰疋之隨意基本方塊BLK係能以特定電路功能諸如一處理 器與一高速I/O介面電路取代。 20 當該等韌總體FM1至FM3的該等表體圖形之佈置資訊 與線路資訊被應用至該等基本方塊時，該等表體圖形之佈 置資訊與該線路資訊中的該等座標值係根據該架構1中所 指定之基本方塊BLK的佈置位置（佈置座標）轉換。即，於兮 等韌總體FM1至FM3之該等表體圖形的佈置資訊與線路資 24 1303481 矾的e亥等座標值係根據所指定的基本方塊來轉換或送回。 此處理藉由利用該設計系統諸如一具有座標轉換（計算）功 能的CAD系統是有可能的。當該等表體圖形的佈置資訊與 線路貧訊係送回至所指定的基本方塊時，兩種資訊可能不 5被送回，並且僅該等表體圖形之佈置資訊可被送回並且至 於線路則可執行重設線路。 使用者可將隨意的電路功能形成於該等表體圖形則至 φ B5以及違等基本方塊(第13圖中，基本方塊UBK：)的線路通 道，該等韌總體FM1至FM3藉由使得使用者可自由使用它 1〇們而不被扣派至該等線路通道，或者它們係可做到不可由 使用者使用。另外，甚至當該等韌總體17]^1至]?]^3被指派 至该等基本方塊時，該等韌總體1^11至？143中未用的表體 圖形B1至B5與線路通道係可被釋出以至於使用者能自由 地使用它們。 士以上所述，在根據该苐二實施例之半導體積體電路 # 中，該等韌總體]?]^1至17熥3的資訊(該等表體圖形之佈置資 訊、線路資訊及此類者），其是先被設計來實現使用者設計 下的一般電路功能，被準備作為一圖庫，並且該除庫在執 行該半導體積體電路之設計時被使用，藉此一基本電路設 计係僅藉由一應用已經存在的每一基本方塊之佈置資訊與 線路貧訊的容易操作來完成，無須作出有關提供作為該等 韌總體FMlsFM3之該等電路功能的該等表體圖形的佈置 一匕們的線路之設計，並且一想要的電路功能能被實現。 於疋，藉由減少有關該半導體積體電路之發展的時間期間
25 1303481 與成本而能明顯的降低負擔。相同於該第—實施例的功效 亦能被獲得。 > 接著，該第二實施例中的半導體積體電路的—佈局設 計將被說明。 ° 5 f14®是―圖概要齡該第二實施例巾該半導體積體 ' 電路的一佈局設計方法。 貝立 ' 纟根據該第二實施例之半導體積體電路之設計中，勤 • 總、體指派處理P11係藉由參考基本方塊佈置資料141其是該 架構1中所放置之該等基本方塊之佈置資訊來執行，以^於 w邊等基本方塊被放在該架構：中的預定區域如第^圖所 示、以及顯示該等章刃總體的—物總體圖庫142如第12圖所 〇 15 20 在_總體指派處理P11中，事先設定的_體係根據 二架扪中每:基本方塊的使用者設定值選自該等物總體 声圖庫I42’亚且“設定為該基本方塊的㈣體。藉由此 派至母一基本方塊如第13圖所示。 :外’用以將根獅總體之該等表體 定的基本方塊的㈣路資訊 該佈置/線路資訊送回處理pi2 9 於兮其太古诒 疋在、、泉路，諸如已存在 將:二:線路與測試電路線路，被用於佈局時
騎邊寺表體圖形之佑罢咨 T 圖形之佈^訊二者或僅該等表體 到母扎派勒總體的基本方塊之處 26 1303481 理。藉由該處理P12,具有根據使用者的設定來實現該架構 1中所要的電路功能之該等韌總體佈局的使用者佈局完成 架構資料144被獲得。 接著，該第二實施例中半導體積體電路的佈局設計方 5 法將被詳細說明。 第15圖是一流程圖顯示該第二實施例中該半導體積體 電路的佈局設計方法。 瞻首先，於步驟S21，一顯示被指派至設於該架構1中一 預定區域的基本方塊之韌總體的韌總體的一設定值被輸 10 入。 於步驟S22,用以一個一個地連續掃描設於該架構1之 该等基本方塊的掃描座標被初始化。 接者’於步驟S23 ’被指派至對應該等掃描座標之基本 方塊的韌總體係根據步驟S21所輸入的韌總體設定值來選 15 擇。 鲁 於步驟S24 ’決定了被選擇給該基本方塊之動總體的線 路資訊是否被送回。由於此決定，當該章刃總體之線路資訊 被送回時，該流程來到步驟S25，並且該韌總體之線路資訊 被送回到該基本方塊。當該韋刃總體之線路資訊未被送回 20 時’另一方面在線路，諸如一時脈線路與一測試電路線路， 已被用於該基本方塊的佈局之情況下，步驟S25被跳過。 隨後，於步驟S26，該選擇的韌總體之表體圖形的佈置 資訊被送回到該基本方塊。 即，於步驟S24至S26的處理，當該韌總體之線路資訊 27 1303481 未被送回時’僅翁總體中的料表體圖形之佈置資訊被 送回到該基本方塊，由於害怕對於已經存在線路圖形路在 該等線路圖形路諸如時脈線路與測試電路線路以被用於該 基本方塊中的佈局或此類者之情況下的問題發生，並且否 5則，該勃總體中該等表體圖形之佈置資訊與該線路資訊二 者被送回到该基本方塊。 於步驟S27 ’決定了是否有未被掃描的非掃描基本方 φ 塊。由於此決定，當該非掃描基本方塊存在時，線一掃描 座標播蚊於步驟S28，並且該流程返回到步驟幻3。 1〇 當由於步·27中之決定該非掃描基本方塊不存在 時’該使用者佈局完成架構資料被產生並輸出，而且該處 理被完成於步驟S29。 在上述第二實施例中，其中一種基本方塊BLK被上置 以便在該架構1中的預定區域之半導體積體電路係顯示作 15為個範例如第11圖所示，而本發明並不限於此，並且多 籲祕基本方塊可被放置於該架構丨中的基本方塊。當多數種 基本方塊被使用時，每—基本方塊之大小係可相同或可是 不同。即，該等基本方塊之大小是隨意的。 在根據第11圖所示之第二實施例的半導體積體電路 20中’放置於該架構1中預定區域的該等基本方塊全部係依照 對齊同-方向來放置，而該等基本方塊係可以一與該等基 本鬼中預疋位置作為中心的預定角旋轉、或以被反向 成為有關^亥等方塊中特定軸對稱來放置。當該韋刃總體被指 派到以％轉或反向來放置的基本方塊時對應旋轉或反向 !30348Γ 之座標轉換處理對於在該等表體圖形之佈置資訊與該韌總 體之線路資訊係同樣地執行。 例如，如第16圖所示，兩種基本方塊BLK1與BLK2， 其疋結合一個第三表體圖形Β3、兩個第四表體圖形Β4與18 5個第五表體圖形Β5之第一基本方塊BLK1以及結合一個第 四表體圖形Β4與20個第五表體圖形Β5之第二基本方塊，可 被放置於該架構1中的預定區域。例如，第16圖中，一基本 • 方塊BLK，其是隨著該基本方塊1内部作為參考之點或軸 旋轉或對稱移動之基本方塊BLK1，可與該基本方塊一起被 1〇 設置。 如以上所述，有不同的基本方塊之佈置方法，並且因 此，多數個該等基本方塊之不同佈置圖形被擁有作為資料 (架構圖庫），並且當該半導體積體電路被設計時可自它們選 擇一個。 、 15 第12與第13圖所示之該等韌總體FM1至FM3以及它們 瞻 的佈置範例僅示範例、而且並不限於它們。例如，依照第 16圖所示之¥刃總體FM4，一個任總體係可藉由利用不同的 基本方塊BLK1與BLK2來建構。當一個韌總體係由多數個 基本方塊所構成時，該等基本方塊係以彼此接觸來結合是 2〇不必要的，換言之，不必要該基本方塊的任一側覆蓋其它 基本方塊的任一側，並且依照第16圖所示之韌總體1^撾3,， 指派有該韌總體之該等基本方塊可被分開。當指派有該韌 總體之該等基本方塊被分開時，在對應此韌總體之該等基 本方塊之間的線路是被重設線路。 29 Ϊ303481
等基本方塊之間的線路是不被重設線路， 路資訊可被使用。 。然而，當包含該 )是相同時，甚至該 ’而該韋刃總體之線 當對已存在線路之問題發生之擔憂存在於諸如一時脈 ·- _與—職電路祕之料線路已被祕該第二實施例 ._ +該基本方塊之佈局的如此情況時，該㈣體的線路資訊 係不送回所該基本方塊中的所有表體圖形而姉總體之 w線路資訊可不被送回到僅發生問題的部分。該韋刀總體之線 路資訊總被送回到該基本方塊，與問題是否發生無關並 且重設線路係可執行僅對於非法部分，諸如由物理辨識所 偵測的違背短路(設計例行檢查、電性連接檢查）及此類者。 在上述第二實施例中半導體積體電路之佈局設計方法 15中，在元成孩轫總體之指派處理P11與該佈置/線路資訊送 Φ 回處理P12後所得到的資料被作成該使用者佈局完成架構 , 資料，而用以實現對應使用者要求之單獨電路功能之使用 者佈局係可進一步藉由利用該架構1中未用的表體圖形B1 _ 至B5與線路通道（未指派有該韌總體之基本方塊的該等表 _ 20體圖形至B5與線路通道、及該韌總體中該等未使用之表 體圖形B1至B5與該等線路通道）來執行。在此情況下的佈局 設計方法之概要係顯示於第17A與第ΠΒ圖。 第ΠΑ與第17B圖是概要顯示該第二實施例中該半導 體積體電路之另一佈局設計方法之圖。在第17A與第17B圖 30 1303481 中，對應第Η圖所示之該等元件的元件係給予相同的參考 數字與字元。 第17Α圖所示之半導體積體電路的佈局設計方法是相 同於第14圖所示之半導體積體電路的佈局設計方法，雖然 5它異於第I4圖所示之半導體積體電路在於完成該韌總體的 指派處理Ρ11與該佈置/線路資訊送回處理Ρ12後所得到的 資料，爲了方便說明，被稱作該初始佈局完成架構資料144, 的方面，並因此其說明將被省略。 第17Β圖顯示一用以實現對應該使用者要求之單獨電 10 路功能的使用者佈局設計方法。 在使用者佈局設計中，該使用者佈局處理Ρ23係藉由參 考在該韌總體指派處理Ρ11與該佈置/線路資訊送回處理 Ρ12被完成後所得到之初始佈局完成架構資料144，如第ι7α 圖所示與每一表體之線路圖形表體圖形175來執行。 15 在此使用者佈局處理Ρ23中，用以實現對應該使用者要 求之電路功能的線路圖形設定處理係藉由利用於執行有該 韌總體之指派的初始佈局完成架構能被該使用者自由使用 的該等未使用表體圖形與線路通道來執行。更明確地，一 適合的線路圖形碼被輸入給該架構1中每一未用的表體圖 形，並根據輸入的線路圖形碼，每一表體圖形之線路被選 擇來設定適合的線路圖形。 藉由執行有關該使用者佈局處理Ρ23中該等未用的表 體圖形之該等線路圖形之設定處理，實現對應該使用者要 ，單獨氣路功能之使用者佈局完成架構係藉由利用在該
31 1303481 早刃總體指派後的該等未使用表體圖形B1至B5與線路通道 來獲得。 -第三實施例_， 接著，本發明的一第三實施例將被說明。 5 例如’當依照JTAG(邊界掃描測試）的兩個TAP(測試存 取埠)控制器被包含於一半導體積體電路時，一般藉由利用 一多工器來建構要被切換的兩個TAP控制器。藉由利用該 多工器，包含在該晶片内部的兩個TAP控制器被視為自該 晶片外部排除的，並且外部接腳數(端子)(外部I/O數)能被減 10 少。 然而’當上述電路被實現時，有關該兩個TAP控制器 與該多工器之邏輯（網狀表）係提供自例如製造者側或此類 者、並且是共有的與傳統半導體積體電路中的使用者無 關’但實際佈局設計被每一使用者自由地完成。即，雖然 15相同的電路功能被貫現’可是佈局設計係由每一使用者來 執行，其降低了發展效率並且是防止對於發展所需之成本 上的降低的該等因素之一。 於是，在下將說明的第三實施例降低了有關該半導體 積體電路發展的時間與成本並降低因準備該用以實現該測 20 試溫度功能之事先設計資訊(該等表體圖形的佈置資訊、線 路資訊及此類者)作為該圖庫、以及藉由利用此來執行設計 的負擔。該使用者使所提供的結構一部分作為可改變的圖 庫，並因此，一般多功能被提高。 應注意的是’在以說明中，僅根據該第二實施例之半 32 Ϊ303481 導體積體電路的特徵電路結構將被說明，並因為整個結構 與此類者係相同於根據該第一與第二實施例的半導體積體 %路者，所以其說明將被省略。 第18圖是一圖顯示根據本發明第三實施例之半導體積 5體電路的一結構範例。在第18圖中，僅根據該第三實施例 之半導體積體電路的基本特徵被顯示，其對應顯示於該第 一與第二實施例之整個結構的半導體積體電路中的一部分 結構。 在第18圖中，參考數字192表示JTAG的一多工器，參 1〇考數字193表示一第一TAP控制器（TAP-A)且參考數字194 表示一第二TAP控制器（TAP-B)。例如，該TAP-A 193是一 設給全體晶片之測試的TAP控制器，並且例如，該TAP-B 194是一設給處理器的TAP控制器。 該多工器192係藉由一經過一緩衝器BUF12之線路而 15 連接至一外部端（接腳)1011(輸入IN1)，該多工器192與該 TAP-A 193係藉由一經由緩衝器BUF21與BUF22之線路而 連接。同樣地，該多工器192與該TAP-B 194係藉由一經由 緩衝器BUF31與BUF32之線路而連接。 一測試模式信號TST從一外部被輸入到該多工器 2〇 192，並且TAP-A 193或TAP-B 194的TAP控制器是可切換 的。該TAP-A 193與TAP-B 194係能根據該測試模式信號 TST來切換，即，TAP-A 193或TAP-B 194連接至該等外部 端者能被切換。 經由連接該多工器192與該外部端1011之緩衡器 33 1303481 BUF11之線路、經由分別連接該多工器192與該tap a I% 及TAP-B 194之該等緩衝器BUF21與BUF22之該等線路係 由分別對應依照IEEE1149.1標準（所謂的jTAG)之測試資料 輸入TDI、測試時脈TCK、測試模式選擇TMS與測試重置 5 nTRST，而它們爲了方便說明在第18圖中被省略，的多數 個線路所構成。經由連接該多工器192與該外部端1012之緩 衝器BUF12的線路、及經由分別連接該多工器192及該 TAP-A 193與TAP-B 194的該等緩衝器BUF22與BUF32的呆 該等線路對應依照ΙΕΕΕ1 Η9· 1標準的測試資料輸出TDO。 10 此處，於此實施例，被用來實現第18圖所示之範例的 電路結構之該等表體圖形之佈置資訊與線路資訊被登錄為 該事先設計資料（圖庫）如同於該第二實施例中的韌總體。於 是，實現該多工器192、該ΤΑΡ-Α 193、該ΤΑΡ-Β 194與每個 緩衝器之電路功能的該等總體之該等表體圖形（該等表體 15層之結構)被固定與該使用者無關、並且不能在使用者側被 改變。 在各個總體之間的該等線路被固定且不能在使用者側 被改變，而在該多工器192(緩衝器BUF31與BUF32)與該 ΤΑΡ-Β 194之間的線路，依照稍後將說明的，係可在使用者 20 側改變的。於是，在該等各個總體之該等線路當中，至少 在該多工器192(緩衝器BUF31與BUF32)與該ΤΑΡ-Β 194之 間的線路係形成於該可變線路層。在其他總體之間的線路 係可行成於該固定線路層或該可變線路層。 如以上所述，於該第三實施例，先前被設計來實現如 34 1303481 第18圖所不的測試電路之功能的該等表體圖形之佈置資訊 與線路資訊係準備為該圖庫，並且此圖庫是在該半導體積 體電路設計餘行時使用。結果，至於提供作為該 圖庫之 側疋電路的功能，該測試電路功能係能僅藉由一應用該圖 5庫中所不之資訊的簡單操作來實現，除了該等表體圖形之 佈制與它們的線路以外，無須執行該等表體圖形之間的線 路设计。於是，包含在該晶片内部的兩個TAp控制器（TAP-A 193，TAP-B 194)似乎自該晶片外部排除，能夠減少外部端 數之功能被獲得’並且有關該半導體積體電路發展的時間 10與成本被降低以便能夠見低負擔。 另外，在該多工器192(缓衝器BUF31與BUF32)與該 TAP-B 194之間的該等線路係做到在該使用者側可改變， 即，能被定做，並因此，該電路結構的一部分被改變且不 同的應用係達到可能。在下，根據該第三實施例之定做的 15 一個範例係將參考第19至第21圖來顯示。在第19至第21圖 中，僅對應第18圖的電路部分被顯示。 第19圖是一圖顯示該第三實施例中該半導體積體電路 的一電路修改範例。第19圖所示之範例是在該多工器 192(緩衝器BUF32與BUF32)與該TAP-B 194之間的該等線 2〇路並且該TAp-B 194的輸出端係分別連接至不同於該等外 埠端1011與1012的外部端（接腳)1〇21(輸入IN2)與1〇22(輸 出 OUT2)。 在此方式中藉由將該TAP-B 194的輸入端與輸出端連 接至該等外部端1021與1022，在該晶片内部的TAP-A 193 (S) 35 1303481 與該ΤΑΡ-Β 194似乎自該晶片外部獨立，並且變成有可能藉 由獨立地控制它們來操作該等兩個TAP控制器193與194。 隨意的邏輯電路(AND電路、0R電路及NAND電路)與 此類者可被插在該TAP-B 194的輸入端及輸出端與該等外 5部端1021及1022之間。有關該等刪除線路的緩衝器BUF31 與BUF32可被刪除或依照它們所是的可被保留，並且若它 們留下，該緩衝器BUF31的輸出端可以是浮動的，而最佳 的是將該緩衝器BUF32的輸入端箝制到VDD(電源電位）或 VSS(參考電位）。 10 第20圖是一圖顯示該第三實施例中該半導體積體電路 的另一電路修改範例。第20圖所示之範例是一種範例其中 弟二TAP控制器（TAP-C)195進一步被連接至於第μ圖所 示之電路結構中一菊鏈（串聯）的TAP-B 194。當該TAP控制 杰疋可向此串聯連接時，多數個TAP控制器係以菊鏈連接 15如第20圖所示，並且對應該等TAP控制器的電路元件數(例 如’處理器）能被隨意地增加。不同的電路元件及此類者能 被包含。 第21圖是一圖顯示該第三實施例中該半導體積體電路 的又一電路修改範例。第21圖所示之範例是一種範例其中 20 一第四TAP控制器（TAP-D)196，其佈局設計是最近執行在 該使用者側，被連接至該多工器192無須利用該圖庫中所準 備的TAP-B 194。該位被使用的TAP-B 194可被刪除或可依 它所處的保留。 如以上所述，有可能將最近安排的TAP-D 196連接至該 36 1303481 多工器192無須利用該圖庫中存在的ΤΑΡ-Β 194，即，有可 能藉由有效地利用該存在的多工器192將依不同的TAP控 制器連接至該多工器192。例如，若該TAP-B 194是一對應 一特定種類（類型A)之CPU的TAP控制器、並且該TAp_D 196 5 是一對應一不同種類（類型B)之CPU的TAP控制器，則該等 不同的CPU同樣地藉由應用該存在的多工器192而能被連 根據該第三實施例之半導體積體電路的定做並不限於 它們，而有可能在一可改變範圍下隨意地執行定做。例如， 10 有可能藉由隨意結合第19至第21圖所示的來執行定做。 在上述解釋中’用以實現第18圖所示之電路結構的設 计資訊被登錄作為該圖庫’而用以實現具有所排除之可變 部分之電路部分191之設計資訊可被登錄作為該圖庫。在此 情況下，具有外部，即該缓衝器BUF31的輪出端與該緩衝 15裔BUF3 2的輸入端’之該等介面部分被固定以便可連接至 該 TAP-B 194與該 TAP-D 196。 第22圖是一圖顯示該第三實施例中該半導體積體電路 之電路封包的一具體範例。在第22圖中，參考數字221表示 一晶片其中一多工器222、一用於該整個晶片測試的TAp控 2〇 制器223、及一處理器核心224被形成，用於一處理器的一 TAP控制器225係形成於該處理器核心224。此處，該多工 器222、該用於該整個晶片測試的TAP控制器223及該用於 處理器的TAP控制器225分別對應第18圖所示之多公器 192、該TAP-A 193及該TAP-B 194。 37 1303481 該總體221對應IEEE1149.1標準、並具有外部端(接腳) 其分別被用來作為依照IEEE1149.1標準的該測試資料輪入 TDI、該測試時脈7(：^、該測試模式選擇TMS、該測試重置 nTRST與該測試資料輸出TD〇。另外，該總體221具有一用 5以輸入一控制該多工器切換到TAP控制器223與225中任一 個的測試模式信號TST之外部端。 β亥夕工态222係藉由利用該qr電路、該and電路與該 2 1選擇為電路，根據是否它是一來自該晶片外部（測試資料 輸入TDI、測試時脈TCK、測試模式選擇tms、測試重置 10 nTRST)的輸入>[5號、或是至該晶片外部的一輸出信號(測試 貝料輸出TDQ)，錢否該信號是正邏輯、負邏輯或此類 者’來建構。 15 20 3多工222將每-信號傳送到該等TAp控制器223中 任對應相试模式信號TST者且傳送來自該等控制 器223中任-對應該測試模式信號tst者的每一信號。 ;準備用以實現該第三實施例中側是電路功能之設計資 作為』庫並藉由彻它來執行佈局設計的上述方法 系可應用不僅4第_與第二實施例所示之半導體積體電 路而且可應用到包含_閘陣列與此類之隨怡A孤其係藉 由固定絲體層與整個線路-部分來提供。 ;每5 %例中半導體積體電路之初始佈局設計_ 一此處，於每—實施例中半導體積體電路的-初始佈局 4方法即’ 該等表體圖形之初始步至其範例係 顯示於第卜㈣、第㈣與此類者的佈計方法將被說
38 1303481 明。 第23圖是一圖概要顯示一種根據每一實施例之該半導 體積體電路的佈局設計方法（該等表體圖形之初始佈置方 法）。 5 在該半導體積體電路中的初始佈局設計中（該等表體 圖形之初始佈置的設計），表體圖形與布置處理P31係藉由 參考表體圖形資料231，其是該架構中該等表體圖形之設定 資訊、以及顯示能被放置於該架構之該等表體圖形的表體 圖形佈置候選表232來執行。該第二實施力所視之該等基本 10 方塊及此類者可被包含於該表體圖形資料231與該表體圖 形佈置候選表232。 在該表體圖形選擇佈置處理P31中，一表體圖形係根據 顯示於該架構中每一預定區域之表體圖形資料231的設定 值來選自該表體圖形佈置候選表232,並且該表體圖形被設 15 為該預定區域之表體圖形且藉由此處理P31被放置，該表體 圖形設定架構資料233其中該等表體圖形被放置於該整個 架構如第1、第10、第11圖所示（要被放置在該區域其中該 摹表體系能設於該表體層）能被獲得。 接著，於每一實施例之半導體積體電路的初始佈局設 20 計方法將被詳細說明。 第24圖是一流程圖顯示於每一實施例之該半導體積體 電路的初始佈局設計方法。 首先，於步驟S31，顯示要被放置於該架構中每一區域 的該等表體圖形之表體圖形資料231(該等表體圖形之設定
39 1303481 值)於步驟S31被輸入。 圖开=著，於步驟S32，_對應於步驟如所輸入之該表體 並被放Γ值的表體圖形被選擇給該架構中每—預定區域 置於福域。絲體圖形的選㈣藉由參考顯示可 ;=該半導體積體電路，即可放置於該架構，之該等表 圖形的表體圖形佈置候選表232來執行。 隨後，於步驟S33’衫了未放置有該表體圖形之區域 於兮出見在4木構中。當未放置有該表體圖形之區域係由 10 “現’該流程返_步驟如並且該上述處理被再 度執行。 二♦另一方面，當未放置有該表體圖形之區域不在時，即 料表體圖形之佈置由於步驟S33中的決定係完成於該架 冓可放置有該等表體的所有區域，該表體圖形設定架構資 1斗被產生並被輸出於步驟S34，而且該處理被完成。 -其它實施例- 有關上述半導體積體電路的佈局設計方法之處理係能 藉由以具有一CPU或一MPU、RAM、ROM或此類者之電腦 執行儲存於該ROM的程式來實現，並且該上述成是被包含 於本發明之實施例。該處理係能藉由將具有使電腦操作來 20執行上述功能之程式記錄於一記錄媒體諸如，例如， CD-ROM、並使該電腦讀取該程式來實現，而且儲存該上 迷程式之記錄媒體被包含於本發明之該等實施例。依照用 以記錄該上述程式之記錄媒體，除了該CI>R〇M，一軟碟、 一硬碟、一磁帶、一光學磁碟、一非依電性記憶卡及此類 40 1303481 者能被使用。 該上述實施例以-執行該程式並且 所憑藉來實現的程式產品被包含於本發明 品包含實現料上騎_之功_程式本身、式產 中該上述程式被讀取、_能夠將該上述程式提供至 電朋 電腦其 經由 置 網路可通信連接之電腦的通信υϋ _ 與此類的網路系統。 裝 10 該等上述實施例的該等功能不僅藉由該電腦來執行所 供應之程式來貫現、而且亦藉由操作於該電腦的吻操作系 統)或其它應用軟體及此類者的合作、並藉由以―擴充 該電腦的-擴鮮域行所供隸式的所有或部分的處 理。爲了_本發明於網路環境，程式的所有或—部分可 由另依電腦來執行。 例如，根據上述實施例之半導體積體電路的佈局設計 15方法使用第9圖所示的-電腦功能並係可由它的cpu刪執 行。 該電腦功能900具有該結構其中該cpu 9〇1、一rom 902、一RAM 903、一鍵盤(kb) 909的一鍵盤控制器（KBC) 905、一作為一顯示器部分之CRT顯示（CRT) 91〇的一CRT控 20 制？§(CRTC) 906、一硬碟（肋）911與一軟碟（FD) 912的一碟 控制器（DKC) 907、及一網路介面卡(NIC) 9〇8係經由一系統 匯流排904可通信地連接，如第9圖所示。 該CPU 901通常控制每一連接至該系統匯流排9〇4的元 件藉由執行儲存於該ROM 902或該HD 911之軟體(程式）或
41 1303481 者供應自該FD 912之軟體(程式）。 即，該CPU 901執行用以實現該等上述實施例之操作， 藉由讀取自該ROM 902、該HD 911或FD 912用以執行該上 述操作的處理程式。 5 該RAM 903當作該CPU 901的一主記憶體、一工作區域 或此類者。 該KBC 905控制來自該KB 909與一未示的指示裝置或 此類者的指令輸入，該CRTC 906控制該CRT 910的顯示， 該DKC 907控制對上述實施例中儲存一開機程式、不同應 10用、一使用者檔案、一網路管理程式及上述處理程式之該 HD 911與該FD 912的存取。該NIC 908在有兩邊之方向與該 網路上913其它裝置交換資料。 在本發明的上述實施例中，具有作成固定線路層之第 一、第五與第六線路層PL1，PL5與PL6以及作成可變線路 15 層之第二、第三與第四線路層PL2，PL3與PL4之6-層線路 的半導體積體電路係顯示為一範例，而本發明係可應用至 具有一多層線路(線路層數是隨意的）的半導體積體電路，不 會受限於此，並且若僅至少一個可變線路層被包含，則該 可變線路層與該固定線路層是隨意的。如以上所述，該固 20 定線路層與該可變線路層係可僅藉由形成於該等線路層的 該等線路、或藉由設在該等線路層之間的介層孔、或藉由 形成於該線路層的該等線路與設在該等線路層之間的介層 孔之結合來實現。 該等以上實施例僅是以完成本發明的實施例範例並且
42 1303481 本發明的技術範圍不必被限制解釋。本發明係能以不脫離 計數觀念或主要特徵下的不同型是來完成。 根據本發明，在發展一種對應一使用目的之半導體積 體電路上，所想要的半導體積體電路係能藉由僅設計每一 5單獨種類產品之可變線路層的線路並生產用以形成所設計 線路之光罩來製造。於是，因為僅最小數量的光罩被生產 、、、s每一單獨種類產品，所以發展成本係能明顯降低，並且 因為僅有限的線路層之線路被設計且要生產給每一單獨種 頌產品之光罩數量被降低，所以發展時間期間能明顯的減 1〇 >|、 ^、並能避免發展的複雜。 I圖式簡單說明】 第1圖是一圖顯示根據本發明一第一實施例之半導體 積體電路的結構範例； 第2圖是一截面圖顯示根據該第一實施例之半導體積 艘電路的結構範例； 第3A至第3E圖是用以說明形成在表體圖形上的線路 (線路圖形）之圖； 第4A與第4B圖是用以說明輸入/輸出端的結構範例之 圖； 2〇 ， 第5圖是一圖顯示根據該第一實施例之半導體積體電 略的一具體結構範例； 第6圖是一圖顯示根據該第一實施例之半導體積體電 略的一具體結構範例； 第7A與第7B圖是概要顯示該第一實施例中該半導體 43 1303481 積體電路之佈局設計方法之圖； 第8A與第8B圖是流程圖顯示該第一實施例中該半導 體積體電路的佈局設計方法； 第9圖是一圖顯示能夠執行本發明每一實施例中該半 5 導體積體電路之佈局設計方法的電腦功能； 第10圖是一圖顯示根據該第一實施例該半導體積體電 路的另一結構範例； 第11圖是一圖顯示根據本發明一第二實施例的一半導 體積體電路之結構範例； 10 第12A、第12B及第12C圖是顯示韌總體的範例圖； 第13圖是一圖顯示根據該第二實施例之半導體積體電 路的一具體結構範例； 第14圖是一圖概要顯示該第二實施例中該半導體積體 電路的一佈局設計方法； 15 第15圖是一流程圖顯示該第二實施例中該半導體積體 電路的佈局設計方法； 第16圖是一圖顯示根據該第二實施例該半導體積體電 路的另一結構範例； 第17A與第17B圖是概要顯示該第二實施例中該半導 20 體積體電路之另一佈局設計方法之圖； 第18圖是一電路結構圖顯示根據本發明一第三實施例 的一半導體積體電路之特徵； 第19圖是一圖顯示該第三實施例中該半導體積體電路 的一電路修改範例；
44 1303481 第20圖是一圖顯示該第三實施例中該半導體積體電路 的另一電路修改範例； 第21圖是一圖顯示該第三實施例中該半導體積體電路 的又一電路修改範例； 5 第22圖是一圖顯示該第三實施例中該半導體積體電路 之電路封包的一個範例； 第23圖是一圖概要顯示一種根據每一實施例之該半導 體積體電路中該等表體圖形之初始佈置的佈局設計方法； 及 10 第24圖是一流程圖顯示一種根據每一實施例之該半導 體積體電路中該等表體圖形之初始佈置的佈局設計方法。
【主要元件符號說明】 1.··半導體晶片 3.. .半導體基材 5.. .邏輯 6···輸入端 7.. .輸入端 8.. .輸出端 71.. .架構中的所有表體圖形 72.. .每一表體的線路圖形表 73.. .初始線路圖形設定架構 74.. .使用者佈局完成架構 141.. .架構中的基本方塊 142.. .韌總體的圖庫 143···韌總體指派的架構 144.. .使用者佈局完成架構 144’·..初始佈局完成架構 175.. .每一表體的線路圖形表 體圖形 176.. .使用者佈局完成架構 191.. .電路部分 192.··多工器 193…第一TAP控制器(TAP-A) 194·.·第二TAP 控制器(TAP-B) 195…第三TAP控制器(TAP-C) 196…第四TAP控制器(TAP-D) 45 1303481 221…晶片 B4..·第四表體圖形 222···多工器 B5···第五表體圖形 223 ...TAP控制器 B5A’ · · ·線路圖形 224…處理器核心 BL···表體層 225…TAP控制器 PL1…第一線路層 231...所有表體圖形(包含基本方塊）PL2…第二線路層
232.. .表體圖形佈置候選表 233.. .表體圖形設定架構
900.. .電腦功能 901 …CPU
902.. .ROM
903.. .RAM 904.. .系統匯流排 905···鍵盤控制器(KBC) 906.. .CRT 控制器(CRTC) 907···碟控制器(DKC) 908.. .網路介面卡(NIC) 909···鍵盤(KB) 910.. .CRT 顯示器(CRT) 911···硬碟(HD) 912···軟碟(FD) B1...第一表體圖形 B2...第二表體圖形 B3···第三表體圖形 PL3···第三線路層 PL4···第四線路層 PL5...第五線路層 PL6...第六線路層 1011…外部端 1012…外部端 BUF11...緩衝器 BUF12...缓衝器 BUF21...緩衝器 BUF22...緩衝器 BUF31...緩衝器 BUF32...緩衝器 TST...測試模式信號 BLK...基本方塊 BLK1...第一基本方塊 BLK1’·.·第一基本方塊 BLK2...第二基本方塊 UBK...基本方塊 46 1303481 FM1...第一韌總體 FM2...第二韌總體 FM3...第三韌總體 FM4...韌總體 P1...線路圖形初始值選擇處理 P2...使用者佈局處理 P11...韌總體指派處理 P12··.佈置，線路資訊送回處理 P23...使用者佈局處理 P31…表體圖形選懌與佈置處理 S1-S5···步驟 S11-S18···步驟 S21-S29···步驟 S31-S34··.步驟
47

Claims (1)

1303481
修(更)正替換頁 十、申請專利範圍： 一 路’包含有 第94118559號申請案申請專利範圍修正本97.〇5.23 1·種半‘體積體電路，其是一種主薄片型半導體積體電 表體層’其上係形成有實現特定電路功能的多數個 表體圖形；及 夕數個線路層’係以乡層方式連續形成在該表體層 φ 上並且包合可由使用者改變其線路圖形的可變線路層 與不可由使用者改變其線路圖形的固定線路層， 1〇 其中多數個被固定且被選擇的表體圖形事先被放置 在-整個晶 >[表面上’其中該等表體圖形能夠被形成在 該表體層上。 2.如中請專利範圍帛i項所述之半導體積體電路，其中一 預定線路®形事先被形狀該等多數線路層巾的某些線 15 路層。 3·如申請專利範圍第2項所述之半導體積體電路，其中該 預定線路圖形包含一供應一時脈信號之線路圖形、一由 該等表體圖形所構成之測試電路的線路圖形、及一用以 電源供應的線路圖形中至少一個。 20 4·如申請專利範圍第1項所述之半導體積體電路，其中多 數個表體圖形係放置以一由隨意結合該等多數表體圖形 所構成的基本方塊作為一單元。 5·如申請專利範圍第i項所述之半導體積體電路，其中一 基本方塊係藉由結合該等被固定且被選擇的多數表體圖 48 1303481 斤構成&多數個基本方塊事先被放置於-晶片表面 上的一預定區域。 ::專利1&圍第5項所述之半導體積體電路，其中該 、，區&藉由從整個晶片表面中的—能夠形成有被 5固定並被選擇的卿多數表體圖形的區域排除-放置有 被-使用者禁止使用的表體圖形之區域所獲得的區域而 獲得的區域。 • 7.如申請專利範圍第6項所述之半導體積體電路，其中放 置有被-使用者禁止使用的表體圖形之區域是—區域其 1〇中有關—外部介面之表體圖形與有關-時脈控制的-表 體圖形被放置。 8.如申請專利範圍第5項所述之半導體積體電路其中構 成該等基本方塊彼此不同之該等表體圖合中的多數 種基本方塊被放置。 15 9.如巾請專利範圍第5項所述之半導體積體電路，其中一 φ 藉由利用事先準備的則_是-隨意自然數)基本方塊來 貫現特疋電路功能的佈局設計圖庫被指定給隨意放置的 基本方塊，並且因此，該等電路功能能夠被實現。 . 1G·如中料利範㈣9項所述之半導體積體電路，其中該 2〇 料設計圖庫包含該等表體圖形的放置資訊及線路資 訊。 11.如申請專利範圍第1項所述之半導體積體電路，其中一 包含該等表體圖形的放置資訊與線路資訊以實現一測試 電路功能的佈局設計圖庫被使用並且該圖庫被應用，且 49 1303481 因此’該測試電路功能被實現。 12. 如申請專利範圍第11項所述之半導體積體電路，其中顯 示於該線路資訊的某些線路圖形係可由一使用者改變。 13. 如申請專利範圍第11項所述之半導體積體電路，其中該 5 測試電路是一依照IEEE1149.1標準來執行一測試的電 路。 14. 如申請專利範圍第13項所述之半導體積體電路，其中 該測試電路能夠連接至兩個測試存取埠控制器、並具有 一切換所要使用之測試存取埠控制器的多工器。 10 15. —種用以設計主薄片型半導體積體電路佈局的方法，該 主薄片型半導體積體電路具有一放置有實現特定電路功 能的多數個表體圖形的表體層、及以多層方式連續形成 在該表體層上的多數個線路層，該方法包含有： 一表體圖形初始放置步驟，從能被放置在該表體層上 15 之事先準備的表體圖形來選擇對應指示要被放置之表體 圖形的設定資訊之表體圖形、並將該等表體圖形放置在 該表體層上。 16. —種用以設計主薄片型半導體積體電路佈局的方法，該 主薄片型半導體積體電路具有一表體層其上有多數個被 20 固定並被選擇來實現特定電路功能的表體圖形被放置、 及多數個線路層其係以多層方式連續形成在該表體層 上、並包含其線路圖形是可由一使用者改變的可變線路 層與其線路圖形是不可由使用者改變的固定線路層，該 方法包含有： 50 1303481 一初始線路設定步驟，對於被放置的該等表體圖形， 係從多數個對應事先準備之表體圖形中每一個被設定為 一初始線路圖形的線路圖形來設定一線路圖形組作為一 初始值， 5 其中該初始值係藉由利用能夠唯一決定一線路圖形 的識別資訊來設定。 17.如申請專利範圍第16項所述之方法，其中該識別資訊 是一碼其被分配給每一線路圖形、且對於每一線路圖形 而不同。 10 18.如申請專利範圍第17項所述之方法，更包含有： 一線路圖形指定步驟，在該初始線路設定步驟中設定 該等初始線路圖形之後，依照該等表體圖形來設定該等 線路圖形之識別資訊來實現一要求的電路功能；及 一線路圖形改變步驟，根據於該線路圖形指定步驟所 15 設定之該線路圖形的識別資訊，藉由取代它設定該表體 圖形的線路圖形。 19.如申請專利範圍第18項所述之方法，其中於該線路圖 形指定步驟，僅有關要被取代之線路圖形的表體圖形之 線路圖形的識別資訊被設定。 20 20.如申請專利範圍第18項所述之方法，其中於該該線路 圖形指定步驟，有關所有表體圖形的線路圖形之識別資 訊被設定。 21.如申請專利範圍第18項所述之方法，其中藉由該線路 圖形改變步驟，一有關該表體圖形之線路圖形，其係因 51 1303481 被該線路圖形所取代而未被使用，被刪除。 22.如申請專利範園第18項所述之方法，其中於該線路圖 形改變步驟，該線路圖形依照一不同邏輯功能被取代以 操作該表體圖形。 5
10 15
20 23· —種用以設計主薄片型半導體積體電路佈局的方法，該 主薄片型半導體積體電路具有一表體層其上有多數個被 固定並被選擇來實現特定電路功能的表體圖形被放置、 及以多層方式連續形成在該表體層上的多數個線路層， 其中藉由結合該等多數個表體圖形所構成之多數個基本 方塊被放置於該等表體圖形能夠被形成於該表體層的一 區域的一預定區域，該方法包含有： -第-設計步驟，係藉由利用事先準制基本方塊中 的N個(N是一隨意自然數)來分配一實現特定電路功能之 佈局設計圖庫給實現該等電路功能的的該等基本方塊。 24. 如申請專利範圍第23項所述之方法，其中該預定e 是-藉由從該整個晶片表面中能夠形成有被咖 擇之該等多數表體圖形的—區域排除 用者來使用之表體_的區域所得到之區域。 25. 如申請專利範圍第Μ項所述之方法，其中放置有d 使用者來使用之表體圖形的區域是 部介面的表體圖形鱼_ * 置。 Μ與-有關-時脈控制之表體細 26.如申請專利範圍第23項所述之方法，更包含有： 一圖庫設定㈣，係設定仙定給縣本3方塊之佈 52 1303481 設計圖庫， 其中於該第一設計步驟’該佈局設計圖庫係根據該圖 庫設定步驟中之設定來分配給該指定的基本方塊。 27·如申請專利範圍第26項所述之方法，其中該第_設計 步驟包含有： 一選擇步驟，係根據該圖庫設定步驟中之設定來選擇 該佈局設計圖庫，及
一分配步驟，係將在該選擇步驟所選擇的佈局設計圖 庫分配給所指定的基本方塊。 28·如申請專利範圍第27項所述之方法， 其中該佈局設計圖庫具有該等表體圖形的放置資訊 與線路資訊；及 其中於該分配步驟，該等表體圖形之放置資訊與線路 資訊、或僅該等表體圖形的放置資訊係反映於該指定的 基本方塊。 29·如申請專利範圍第23項所述之方法，更包含有： 一第二設計步驟，係藉由利用在分配該佈局設計圖庫 給该第一設計步驟中之基本方塊之後未使用的表體圖形 來執行使用者佈局以實現一隨意的電路功能。 3〇·如申請專利範圍第29項所述之方法，其中於該第二設 °十步驟，一實現該隨意電路功能之線路圖形被設定給該 等未使用的表體圖形。 31·—種用以設計主薄片型半導體積體電路佈局的方法，該 主薄片型半導體積體電路具有一表體層其上有多數個被 53 1303481 固定並被選擇來實現特定電路功能的表體圖形被放置、 及以多層方式連續形成在該表體層上的多數個線路層， 其中藉由結合該等多數個表體圖形所構成之多數個基本 方塊被放置於該等表體圖形能夠被形成於該表體層的一 5 區域的一預定區域， 其中設計係藉由利用事先準備的基本方塊中的N個 (N是一隨意自然數）來分配一實現特定電路功能之佈局 設計圖庫給該半導體積體電路之隨意基本方塊。 32. —種用以設計主薄片型半導體積體電路佈局的方法，該 10 主薄片型半導體積體電路具有一表體層其上有多數個被 固定並被選擇來實現特定電路功能的表體圖形被放置、 及以多層方式連續形成在該表體層上的多數個線路層， 該方法包含有： 一測試電路設計步驟，係將一包含該等表體圖形之放 15 置資訊與線路資訊爲實現測試電路之功能之佈局設計圖 庫應用至該表體層與線路層。 33. 如申請專利範圍第32項所述之方法，其中該線路資訊 中所示之某些線路圖形係可由一使用者改變。 34. —種儲存有程式之電腦可讀媒體，當該程式為一電腦所 20 執行時，會導致執行用以設計一主薄片型半導體積體電 路之方法，該主薄片型半導體積體電路具有一表體層其 上有多數個表體圖形以實現特定電路功能、及以多層方 式連續形成在該表體層上的多數個線路層，該方法包含 有下列步驟： 54 1303481 一表體圖形初始放置步驟，係從能夠被放置在該表體 層之事先準備的表體圖形，根據顯示要被放置之表體圖 形之設定資訊來選擇表體圖形，以及放置該等表體圖形 於該表體層上。
10
35.—種儲存有程式之電腦可讀媒體，當該程式為一電腦所 執行時，會導致執行用以設計一主薄片型半導體積體電 路之方法，該主薄片型半導體積體電路具有一表體層其 上有多數個被固定並被選擇來實現特定電路功能的表體 圖形被放置、及多數個線路層其係以多層方式連續形成 在該表體層上、並包含其線路圖形是可由一使用者改變 的可變線路層與其線路圖形是不可由使用者改變的固定 線路層，該方法包含有下列步驟： 一初始線路設定步驟，對於被放置的該等表體圖形中 的每一個，係藉由利用能夠唯一決定一作為一初始線路 圖形之線路圖形的識別資訊，從多數個對應事先準備之 表體圖形中每一個的線路圖形來設定一線路圖形組作為 一初始值。 36.如申請專利範圍第35項所述之電腦可讀媒體，更包含 有： 20 一線路圖形指定步驟，在該初始線路設定步驟中設定 該等初始線路圖形之後，依照該等表體圖形來設定該等 線路圖形之識別資訊來實現一要求的電路功能；及 一線路圖形改變步驟，根據於該線路圖形指定步驟所 設定之該線路圖形的識別資訊，藉由取代它設定該表體 55 1303481 圖形的線路圖形。 37·—種儲存有程式之電腦吁讀媒體，當該程式為一電腦所 執行時，會導致執行用以設計一主薄片型半導體積體電 路之方法，該主薄片型半導體積體電路具有一表體層其 5 上有多數個被固定並被選擇來實現特定電路功能的表體 圖形被放置、及以多層方式連續形成在該表體層上的多 數個線路層，其中藉由結合該等多數個表體圖形所構成 II 之多數個基本方塊被放置於該等表體圖形能夠被形成於 該表體層的一區域的一預定區域，該方法包含有下列步 10 驟： 一第一設計步驟，係藉由利用事先準備的基本方塊中 的N個(N是一隨意自然數)來分配一實現特定電路功能之 佈局設計圖庫給實現該等電路功能的該等基本方塊。 38·如申請專利範圍第37項所述之電腦可讀媒體，更包含 15 有： 參 20 二設計步驟，係進一步藉由利用在分配該佈局設 第—設計步射之基本方塊之後未使用的表 ^ ^月旬可碩媒體，當該程式為一電腦所 方^導聽行心料―主薄片型半導體積體電 上有多1，該域片型半導體積體電路具有—表體層其 圖形被放Γ皮選擇來實現特定電路功能的表體 夕g方式連續形成在該表體層上的多 數個線路層，該方法包含有下列步驟： 56 1303481 一測試電路設計步驟’係將一包含該等表體圖形之放 置資訊與線路資訊爲實現測試電路之功能之佈局設計圖 庫應用至該表體層與線路層。
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