TWI285783B - Poly silicon layer structure and forming method thereof - Google Patents

Poly silicon layer structure and forming method thereof Download PDF

Info

Publication number
TWI285783B
TWI285783B TW093120581A TW93120581A TWI285783B TW I285783 B TWI285783 B TW I285783B TW 093120581 A TW093120581 A TW 093120581A TW 93120581 A TW93120581 A TW 93120581A TW I285783 B TWI285783 B TW I285783B
Authority
TW
Taiwan
Prior art keywords
layer
polycrystalline
thickness
polysilicon
amorphous
Prior art date
Application number
TW093120581A
Other languages
English (en)
Other versions
TW200602776A (en
Inventor
Chieh-Chou Hsu
Tsung-Yi Hsu
Original Assignee
Au Optronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Au Optronics Corp filed Critical Au Optronics Corp
Priority to TW093120581A priority Critical patent/TWI285783B/zh
Priority to US11/000,837 priority patent/US20060006390A1/en
Publication of TW200602776A publication Critical patent/TW200602776A/zh
Priority to US11/689,687 priority patent/US20070176180A1/en
Priority to US11/689,668 priority patent/US7303981B2/en
Application granted granted Critical
Publication of TWI285783B publication Critical patent/TWI285783B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02683—Continuous wave laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H01L21/02686—Pulsed laser beam
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1233—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with different thicknesses of the active layer in different devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • H01L27/127—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement
    • H01L27/1274—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor
    • H01L27/1281—Multistep manufacturing methods with a particular formation, treatment or patterning of the active layer specially adapted to the circuit arrangement using crystallisation of amorphous semiconductor or recrystallisation of crystalline semiconductor by using structural features to control crystal growth, e.g. placement of grain filters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Optics & Photonics (AREA)
  • Ceramic Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Thin Film Transistor (AREA)

Description

【發明所屬之技術領域】 本發明係有關於一種低溫多晶矽的形成方法，且特別 有關於一種選擇性結晶非晶矽以形成多晶矽的方法。 【先前技術】 、 薄膜電晶體（Thin Film Transistor ，簡稱TFT)常 用作主動陣列型平面顯示器的主動元件（active element )，如利用薄膜電晶體來驅動液晶顯示器 (Liquid Crystal Display，簡稱LCD)或有機電激發光 顯示器（Organic Light Emitting Display ，簡稱0LED) 等。 · 其中TFT的半導體矽薄膜以氫化的非晶矽（a-Si : Η ) 薄膜最為常見，因為其技術最為成熟。此外，由於多晶矽 具有比非晶矽更規律的晶格排列，所以具有較快的電子傳 輸速率等優點，所以目前在TFT技術中以多晶矽薄膜取代 . 非晶矽薄膜已為一發展的趨勢。 常見之多晶矽薄膜的製造方法大致有三種：第一種是 利用沈積步驟直接沈積形成，但此法必須沈積足夠厚才能 形成大晶粒的多晶矽薄膜，且所形成的多晶矽薄膜表面均 勻度差，對之後閘極絕緣層的形成具有不良的影響，且所 _ 需的製程溫度亦高達600度，易不利於元件；第二種是先 形成非晶矽薄膜後再利用熱處理方式使其結晶成多晶矽薄 膜，但此法雖然可以製造出厚度薄且均勻的多晶矽薄膜， 、 但其結晶步驟所需的溫度依然高達6 0 0度，且所需的時間
0632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc 第6頁 1285783 案號 93120581 五、發明說明（2)
長：總和熱預算高，故會使產率和元件 響，弟三種是先形成非a石夕薄膜德 又 良的影 人外日日石7寿膜後再利用雷虚 晶成多晶矽薄膜，此種方法是目前最常使用的方式。/、、”口 多晶石夕TFT顯示器包括顯示區和驅動電路區。复中驅 動電路區的電路開關速率越怵速越好，且電路開關的判讀 越明確越好，也就是驅動電絡匾的元件較佳具有高電子遷 移率（mobility)與良好的次臨界擺幅（Sub — thresh〇ld swing )等特性，而這些特性町在多晶矽薄膜具有較大多 晶矽晶粒的情況下獲得。此外，良好的顯示區須具備有較 小的漏電流，但若多晶矽薄勝表面的粗糙度過高，會使之 後沉積於多晶矽薄膜上的閘棰絶緣層之覆蓋度 (coverage )變差，導致漏電的發生，而若多晶矽薄膜具 有較小晶粒時，則會減小多晶矽薄膜表面的粗糙度 (roughness )，進而改善間極絕緣層的覆蓋度且減少漏 電流的發生。簡而言之，為得刻良好特性的多晶矽TFT顯 示器，在其驅動電路區中的多晶矽薄臈具有較大尺寸的多 晶矽晶粒，且在其顯示區中的多晶矽薄膜具有較小尺寸的 多晶矽晶粒。 為使多晶矽薄膜在驅動電絡區與顯示區中形成不同的 多晶矽晶粒尺寸，以得到良妤特性的多晶矽TFT顯示器， 通常必須分別處理驅動電路匾與顯示區，以形成不同多晶 矽晶粒尺寸的多晶矽薄膜。例如，在驅動電路區中以較慢 的雷射掃瞄速率對多晶矽薄膳造行處理，以得到較大尺寸 的多晶碎晶粒’然後再於顯济隱中以較快的雷射掃猫速率
第7貢 0632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc 1285783 ^ 修正 曰 -----1^93120.^1 五、發明說明（3) 對多晶矽薄膜進行處理，以得到較小 但是此種對驅動雷 、、日日矽晶粒， 射射a 、勒電路Q與顯不區分開處理的方式，火+ 、、不準與更換光罩的問題，而這此門題吊有雷 的良率與產量—1)。……會降低元件 -的=界同時形成不同晶粒尺寸之多晶 【發明内容】 紝f鑑於此，本發明的目的之一就是提供一種多晶矽層
了其形成方法’以同時形成不同晶粒尺寸之多晶矽 旦、解决雷射對位不準造成良率下降與更換光罩造成產 ΐ降低等問題。 衽· $達上述目的，本發明提供一種多晶矽層結構，包 一多晶矽層以及第二多晶矽層，其中該第一多晶矽 層的厚度小於該第二多晶矽層的厚度，且該第一多晶矽層 的晶粒尺寸大於該第二多晶矽層的晶粒尺寸。
、 為達上述目的，本發明提供一種多晶矽層的形成方 法包括·長1供基材包括第一部份與第二部份；分別形成 第一非晶石夕層與第二非晶矽層於上述第一部份與上述第二 部份上’且該第一非晶矽層的厚度小於該第二非晶矽層的 厚度，以及對該第一非晶矽層與該第二非晶矽層進行結晶 處理’以同時形成第一多晶矽層與第二多晶矽層。 為達上述目的，本發明尚提供一種多晶矽層的形成方 法’包括：提供基材包括第一部份、第二部份與第三部份
0632-A50122TWfl(5.〇) ; AU0312024 ； kelly.pt 第8頁 __案號 五、發明說明（4) -8---- b_ ，刀別形成第一非晶碎芦、★ 於該第一部份上、^第二音、第二非晶矽層與第三非晶矽層 一非晶矽層的厚度^於^ =份上與該第三部份上，且該第 非晶矽層的厚度小於該^ =〜非晶矽層的厚度，且該第二 一非晶石夕層、該第—曰 非晶石夕層的厚度；以及對該第 士 ^ 一乡戸曰曰發展改 處理，以同時形成第一多曰9與該第三非晶矽層進行結晶 晶石夕層。 夕曰日石夕層、第二多晶矽層與第三多 為達上述目的’本發 第—電晶體，設置於驅動電=供—種平面顯示器，包括·· 含源極、汲極和通道之第—，區中，該第一電晶體具有包 設置於顯示區中，該第二 f晶矽層；以及第二電晶體， 道之第二多晶石夕層，该第二，體具有包含源極、汲極和通 晶矽層的厚度，且該第二f f晶矽層的厚度大於該第一多 多晶矽層的晶粒尺寸。夕晶石夕層的晶粒尺寸小於該第一 【實施方式】 本發明主要利用不同厚声 雷射處理後以形成不同尺寸又的非晶矽薄膜經同一步驟之 首先於驅動電路區形成^多晶石夕晶粒大小。 形成較厚之非晶石夕薄膜，接j薄之非晶石夕薄膜且在顯示區 驅動電路區中料晶石夕1有=行雷射處理步驟。由於在 η士 7 /λ有車又薄的厚度，所以在雷射卢本田 夺可完全溶融而形成晶粒較大之多晶矽薄膜，所以具^較 南之電子遷移率與較佳之次臨界擺幅，達成較佳之驅動^ 路區的特性；而在顯示區中的非晶矽具有較厚的厚度，所 以雷射處理的能量並不足以使其完全溶融，所以形成的多
〇632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc 第9頁 案號 93120.581 1285783
五、發明說明（5) 晶矽薄膜具有較小的晶粒尺寸，其多晶矽表面之粗糙度 j roughness )將降低，使之後所沉積之閘極絕緣層之覆 蓋度（coverage)提升，進而使漏電流降低。 一為使本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉出較佳實施例，並配合所附圖式，作 說明如下： @ 實施例1 請參閱第1 A圖，首先提供基材丨〇 〇，此基材丨〇 〇包括驅 動電路區1與顯示區2 ;接著利用沉積、微影與蝕刻製程於 基材1 0 0的顯示區2上形成第一非晶矽層丨丨〇，如利用化學 氣相沉積（Chemical Vapor Deposition，簡稱CVD)等^方 式沉積第一非晶矽層11 〇，接著再利用一般的微影與蝕刻 製程於顯示區2上形成第一非晶矽層丨丨〇，該蝕刻製程可 濕式蝕刻或乾式蝕刻。 ” ^接著再利用上述之方式在驅動電路區1與顯示區2表面 形成第二非晶矽層120，如第1B圖所示，且驅動電路區工盥 顯示區2上之非晶矽層之厚度差需被控制在一定範圍中。一 若厚度差太小，則之後所形成的多晶矽晶粒大小的差距將 不夠大，將導致本發明的效果不夠明顯；若厚度差太大， 則需進一步調整後續的製程條件，如離子植入的強度條 件，反而會使製程的複雜度更為提高。所以非晶矽層之厚 度差較佳為100〜1000埃’更佳為〜4〇Q埃。 接著同時對驅動電路區1與顯示區2表面的第一非晶矽
Η
0632-A50122TWf1(5.0) ; AU0312024 ； kelly.ptc 第10頁 1285783 案號 9312058]___年月日 #正__ w五、發明說明（6) 層1 1 0與第二非晶矽層1 2 〇進行結晶處理，以使非晶矽層 11 0與第二非晶矽層1 2 〇轉變為多晶矽層1 3 〇，如第1 c圖所 示’此結晶處理可為雷射技術，而在雷射技術中所使用雷 射的類型可為準分子雷射（exciemr iaser)、連續波雷 射（continue wave laser，簡稱CW laser)、雷射光束 脈衝（laser beam pluse)等，且所使用的雷射製程可為 側向固化法（L a t e r a 1 S ο 1 i d i f i c a t i ο η，簡稱L S )、連續 式側向固化法（Sequential Lateral Solidification， 簡稱SLS)、連續結晶技術（c〇nti nuous Grain S i 1 i c ο n ’簡稱C G S )、金屬誘發側向結晶（m e t a 1
Induced Lateral Crystallization ，簡稱MILC)等。 由於驅動電路區1上的非晶矽層1 2 〇相對於顯示區2上 的非晶矽層1 1 0與1 2 0為薄，所以驅動電路區1上之非晶矽 層1 2 0在經雷射處理時，其溶融度相對於顯示區2上的非晶 矽層11 0與1 2 0之溶融度為高，所以當結晶完成形成多晶矽 層1 3 0時，驅動電路區1上的多晶矽層丨3 〇之晶粒尺寸較 、大，可使驅動電路區1的電子遷移率與次臨界擺幅特性有 明顯的改善。同時由於顯示區2上的非晶石夕層1 1 〇與1 2 〇相 對於驅動電路區1上的非晶矽層120為厚，所以顯示區2上 之非晶矽層1 1 0與1 2 0在經雷射處理時，其溶融度相對於驅 動電路區1上的非晶矽層1 20之溶融度為低，所以當結晶完 成形成多晶石夕層1 3 0時，顯示區2上的多晶石夕層1 3 0之晶粒 尺寸較小，使多晶矽層1 30表面的粗链度（c〇verage )明 顯降低，而使其漏電現象得以降低。而上述這些好處皆可
0632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc 第 11 頁 修正 1285783 _ -93120581 五、發明說明（7) 、、/7 而 在一次結晶處理後就得到，不需要分次處理，所以不但 有雷射二次對位的問題，也不會因為需要二次替換光覃 拖長製程時間。 自几+ 實施例2 請參閱第2A圖，首先提供基材2〇〇 ,此基材2〇〇包 動電路區3與顯示區4 ;接著於基材2 〇〇上形成第一非晶矽 層210如利用化學氣相沉積（Chemical Vapor
Deposition ,簡稱CVD)等方式於基材2〇Q上沉 矽層21 0。 你布并晶 接著利用一般微影與餘刻製程將驅動電路區3上的 -非晶石夕層2 1 0部分移除，該钱刻製程可為濕式钱刻或 式蝕刻，而保留顯示區4上的第一非晶矽層2丨〇，以在驅 電路區3與顯示區4上形成厚度不一的非晶矽層，如第 所不，且驅動電路區3與顯示區4上之非晶矽層之厚度差^ 被控制在一定範圍中。 而 接著再形成第二非晶矽層22 〇於驅動電路區3與顯示區 表面’ ％第2C圖所示，由於驅動電路區3與顯示區4上的 第一非晶矽層21 0之厚度差被控制在一定範圍中，所以於 驅動電路區3與顯示區4上同時形成第二非晶矽層22〇後， 其上之非晶矽層之厚度差依然被控制在一定範圍中。若厚 度差太小，則之後所形成的多晶矽晶粒大小的差距將不夠 大，將導致本發明的效果不夠明冑；若厚度差太大，則需 進一步調整後續的製程條件，如離子植人的強度條件，反
1285783 案號 93120581 五、發明說明（8) 修正 而會使製程的複雜度更為提高。所以非晶矽層之厚度差較 佳為100〜1000埃，更佳為2〇〇〜4〇〇埃。 接著同時對驅動電路區3與顯示區4表面的第一非晶矽 層2 1 0與第一非晶石夕層2 2 〇進行結晶處理，以使非晶石夕層 210與第二非晶矽層220轉變為多晶矽層230，如第2D圖所 示，此結晶處理可為雷射技術，而在雷射技術中所使用雷 射的類型可為準分子雷射（exciemr iaser)、連續波雷 射（continue wave laser，簡稱CW laser)、雷射光束 脈衝（laser beam pluse)等，且所使用的雷射製程可為 側向固化法（Lateral Solidification，簡稱LS)、連續 式側向固化法（Sequential Lateral Solidification， 簡稱SLS)、連續結晶技術（continuous Grain S i 1 i con ’簡稱CGS )、金屬誘發側向結晶（Met a 1
Induced Lateral Crystallization ，簡稱MILC)等。 由於驅動電路區3上的非晶矽層2 2 0相對於顯示區4上 的非晶矽層2 1 0與2 2 0為薄，所以驅動電路區3上之非晶石夕 層2 2 0在經雷射處理時其溶融度相對於顯示區4上的非晶矽 層2 1 0與2 2 0之溶融度為高，所以當結晶完成形成多晶矽層 2 3 0時’驅動電路區3上的多晶石夕層2 3 0之晶粒尺寸較大， 可使驅動電路區3的電子遷移率與次臨界擺幅特性有明顯 的改善，同時由於顯示區4上的非晶石夕層2 1 〇與2 2 0相對於 驅動電路區3上的非晶矽層2 20為厚，所以顯示區4上之非 晶石夕層2 1 0與2 2 0在經雷射處理時其溶融度相對於驅動電路 區3上的非晶石夕層2 2 0之溶融度為低，所以當結晶完成形成
0632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc 第13頁 —案號93120RS1_年月日 修正__^ 五、發明說明（9) 多晶矽層2 3 0時，顯示區4上的多晶矽層2 3 0之晶粒尺寸較 小’使多晶石夕層230表面的粗链度（coverage)明顯降 低’而使其漏電現象得以降低。而上述這些好處皆可在一 次結晶處理後就得到，不需要分次處理，所以不但沒有雷 射二次對位的問題，也不會因為需要二次替換光罩而拖長 製程時間。 實施例3 請參閱第3A圖，首先提供基材300，此基材1〇〇包括第 一部份5、第二部份6與第三部份7 ;接著利用各種方式於 基材3 0 0上形成非晶矽層3丨〇，以分別於第一部份5、第二 部份6與第三部份7上形成厚度不一的非晶矽層3 1 0，如在 ，3A圖中，第一部份5的非晶矽層31〇的厚度最薄，其次為 第一部份6的非晶矽層3 1 〇，最厚的非晶矽層為第三部份7 的非晶碎層。 ^ 上述之非晶矽層最薄與最厚的厚度差需被控制在一定 範圍中。若厚度差太小，則之後所形成的多晶矽晶粒大小 的差距將不夠大，將導致本發明的效果不夠明顯；若厚度 差太大’則需進一步調整後續的製程條件，如離子植入的 強度條件，反而會使製程的複雜度更為提高。所以非晶矽 層之最薄與最厚的厚度差較佳為100〜1000埃，更佳為200 〜40 0埃。 接著同時對第一部份5、第二部份6與第三部份7表面 的非晶矽層3 1 〇進行結晶處理，以使非晶矽層31 〇轉變為多
0632-A50122TWf1(5,〇) ; AU0312024 ； kelly.ptc 第14頁 1285783案號93120581_年月 曰 修正 五、發明說明（10) 晶石夕層3 3 0，如第3 B圖所示，此結晶處理可為雷射技術， 而在雷射技術中所使用雷射的類型可為準分子雷射 (exciemr laser)、連績波雷射（continue wave laser ’ 簡稱CW laser)、雷射光束脈衝（iaser beam pi use )等，且所使用的雷射製程可為側向固化法 (Lateral Solidification，簡稱LS )、連續式側向固化 法（Sequential Lateral Solidification ，簡稱SLS)、 連續結晶技術（Continuous Grain Silicon，簡稱 CGS )、金屬誘發側向結晶（Metal Indueed UteFal Crystallization ，簡稱MILC)等。 由於非晶矽層3 1 0的厚度在第一部份5最薄、其次為 二部份6、在第三部份7最厚，所以經雷射處理後，非晶 層310的溶融度依次遞減，所以在結晶完成形成多晶矽厚 3:後她其多晶矽層330之晶粒尺寸與表面粗糙度皆依次、
而言之’利用不同厚度的非晶石夕層經 J 後就可以得到不同晶粒大小的多晶㈣，所以不但沒= 射一次對位的問題，也不會因為需且 製程時間。 人首秧九罩而拖長 實施例4 請參閱第4C圖，此圖為利用本發 器的部分結構圖，包括驅動電路區8與顯示區顯示 電路區8與顯示區9對應之多晶的二，、中驅動 皆不同，位於驅動電路區8中的夕多層 夕日日矽層430較位於顯示區
Λ 修正 曰 五、發明說明（11) 9中的多晶石夕層430的厚度薄、晶粒尺寸大、表 大’所以可使驅動電路區8界延又 性有明顯的改善，同時你Ss _二遷移羊與久界擺幅特 現在請參閱第4A〜吏c;不區9:^ 面顯示器的製程流程圖圖’适些圖§兒明利用本發明之平
請參閱第4A圖，首I 動電路區8與顯示區9 ·接著：：广4nn，此基材400包括驅 ，接者在基底4〇〇上形成緩衝芦4ns · 衝層4 0”形成非晶碎層41。，此非晶石夕層4;〇在驅 ^區8中的厚度較在顯示區9的厚度為薄，且非晶矽層 41 0之厚度差需被控制在一定範圍中，此厚度差較佳為丨〇 〇 〜1 0 0 0埃，更佳為2〇〇〜40 0埃。 接著同時對驅動電路區8與顯示區9對應之非晶矽層 41 0進行結晶處理，以其轉變為多晶矽層43 〇，如第4B圖所 示’而此結晶處理可為雷射技術，而在雷射技術中所使用 雷射的類型可為準分子雷射（exciemriasei·)、連續波 雷射（continue wave laser，簡稱CW laser)、雷射光 束脈衝（laser beam pluse)等，且所使用的雷射製程可 為侧向固化法（Lateral Soli di fi cat ion，簡稱LS )、連 續式側向固化法（S e q u e n t i a 1 L a t e r a 1 Solidification，簡稱SLS)、連續結晶技術 (Continuous Grain Silicon，簡稱CGS)、金屬誘發側 向結晶（Metal Induced Lateral Crystallization ，簡 稱MILC ))等。 接著在多晶矽層430上形成閘極絕緣層440，再於閘極
0632-A50122TWf1(5.0) ； AU0312024 ； kelly.ptc 第16頁 修正
案號 93120训 五、發明說明（12) 絕緣層440上形成閘極45〇，如第4B圖 450為一罩幕，對多晶矽層43〇進行—離極 多晶矽層430形成源極8、汲極D與通道仁。 乂 ’ 1使 卜古ΪΪ形Ϊ層間介電層46 0 ’再於層間介電層460中H =形成内連線470 ’如第4C圖所示，之後再進行一中般、其 面顯示器的後段與封裝製程，以形成一平面顯示器。十 雖 定本發 處 用在驅 之多晶 限於只 實際需 同晶粒 神和範 飾，因 定者為 、、口 日曰 然本發 明。上 理以形 動電路 矽層的 用在兩 要形成 尺寸的 圍内， 此本發 準。 明已揭露較 述在不同區 成不同晶粒 區與顯示區 結構皆可使 種不同晶粒 多種厚度的 多晶石夕層。 任何熟習此 明之保護範 佳實施 域中形 尺寸之 中，任 用本發 尺寸之 非晶梦 所以只 技藝者 圍當視 例如 成不 多晶 何需 明之 多晶 層再 要是 當可 後附 上， 同厚 發層 要具 技術 矽層 經結 在不 作些 之申 然其並 度之非 的技術 有不同 ;且本 中，而 晶處理 脫離本 許之更 請專利 非用以限 晶碎層經 並不限於 晶粒大小 發明也不 是可根據 以得到不 發明之精 動與潤 範圍所界
1285783案號93120581_年月曰 修正_ 圖式簡單說明 第1 A〜1 C圖為一系列剖面圖，用以說明本發明較佳實 施例一製作多晶石夕層的流程。 第2 A〜2 D圖為一系列剖面圖，用以說明本發明較佳實 施例二製作多晶矽層的流程。 第3 A〜3 B圖為一系列剖面圖，用以說明本發明較佳實 施例三製作多晶矽層的流程。 第4 A〜4 C圖為一系列剖面圖，用以說明本發明較佳實 施例四製作多晶矽層的流程。 【符號說明】 1、 3、8〜驅動電路區； 2、 4、9〜顯示區； 5〜第一部份； 6〜第二部份； 7〜第三部份； 100 > 20 0、300、400 〜基材； 11 0、2 1 0〜第一非晶矽層； 120、22 0〜第二非晶層； 130、230、330、430 〜多晶矽層； 3 1 0、4 1 0〜非晶矽層； 4 0 5〜緩衝層； 4 4 0〜閘極介電層； 4 5 0〜閘極； 460〜層間介電層；
0632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc 第18頁 1285783 案號 93120581 _η 曰 修正 圖式簡單說明 4 7 0〜内連線 ΙΒ1Ι 第19頁 0632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc

Claims (1)

1 · 一種多 一第一多 晶矽層的厚度 石夕層的晶粒尺 第一多晶矽層 糙度。 2·如申請 該第一多晶石夕 1 0 0 0 埃。 3·如申請 該第一多晶矽 400 埃。 4·如申請 該第一多晶矽 於一顯示區中 5·如申請 括： 一第三多 多晶碎層的厚 矽層的厚度， 多晶碎層的晶 第一多晶石夕層 6·如申請 該第三多晶石夕 93120581
修上 矽層結構，包括： 晶矽層以及一第二多晶矽層，其中該第一多 小於該第二多晶矽層的厚度，且該第一多晶 寸大於該第二多晶矽層的晶粒尺寸，尚且該 的表面粗糙度大於該第二多晶矽層的表面粗專利範圍第1項所述之多晶矽層結構，其中 層與該第二多晶矽層的厚度差大體為100〜 專利範圍第2項所述之多晶矽層結構，其中 層與该第二多晶矽層的厚度差大體為200〜 專利靶圍第1項所述之多晶矽層結構，其中 層位於一驅動電路區中且該第二多晶矽層位 〇 專利範圍第1項所述之多晶矽層結構，尚包 曰曰 晶矽層 ^ ^ » 第二多晶矽層的厚度大於該第一 度且該第三多曰a ” η斗你 > 曰曰♦層的厚度小於該第二多晶 .〇 ^ 夕日日矽層的晶粒尺寸小於該第一 粒尺寸且兮箸一 认曰h D μ 三多晶矽層的晶粒尺寸大於該 的晶粒尺寸。 專利範圍第5堵^ ®沾本品1項所述之多晶石夕層結構’其中 層的表面粗輪 度小於該第一多晶矽層的粗糙
0632-A50122TOl(5.0) ； AU0312024 ； kelly.ptc 第2〇 頁 1285783案號93120581_年月日 修正_ 六、申請專利範圍 度，且該第三多晶矽層的表面粗糙度大於該第二多晶矽層 的粗糙度。 7. —種多晶石夕層的形成方法，包括： 提供一基材包括一第一部份與一第二部份； 分別形成一第一非晶碎層與一第二非晶砍層於上述第 一部份與上述第二部份上，且該第一非晶矽層的厚度小於 該第二非晶矽層的厚度；以及 對該第一非晶矽層與該第二非晶矽層進行一結晶處理 ，以同時形成一第一多晶矽層與一第二多晶矽層，其中該 第一多晶矽層的晶粒尺寸大於該第二多晶矽層的晶粒尺寸 ，且該第一多晶石夕層的表面粗链度大於該第二多晶石夕層的 表面粗糙度。 8. 如申請專利範圍第7項所述之多晶矽層的形成方法 ，其中分別形成一第一非晶石夕層與一第二非晶石夕層於上述 第一部份與上述第二部份上，且該第一非晶矽層的厚度小 於該第二非晶矽層的厚度的步驟包括： 形成一第三非晶矽層於該第二部份上；以及 形成一非晶矽層於該第一部份與該第二部份上，以在 第一部份上形成該第一非晶矽層且在第二部份上形成以該 非晶矽層與該第三非晶矽層所構成之該第二非晶矽層。 9. 如申請專利範圍第8項所述之多晶矽層的形成方 法，其中形成該第三非晶矽層的製程為化學氣相沉積。 1 0.如申請專利範圍第7項所述之多晶矽層的形成方 法，其中形成該第一非晶矽層的製程為化學氣相沉積。
0632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc 第21頁 丄厶OJ/OJ 案號93120581_年月日 修正_ 六、申請專利範圍 1 1 .如申請專利範圍第7項所述之多晶矽層的形成方法 ，其中分別形成一第一非晶石夕層與一第二非晶砍層於上述 第一部份與上述第二部份上，且該第一非晶矽層的厚度小 於該第二非晶矽層的厚度的步驟包括： 形成一第三非晶矽層於該第一部份與該第二部份上； 將該第一部份上的第三非晶矽層部份移除至一厚度； 以及 形成一第四非晶矽層於該第一部份與該第二部份上， 以在第一部份上形成該第一非晶矽層，且在第二部份上形 成該第二非晶矽層。 1 2.如申請專利範圍第1 1項所述之多晶矽層的形成方 法，其中形成該第三非晶矽層的製程為化學氣相沉積。 1 3.如申請專利範圍第1 1項所述之多晶矽層的形成方 法，其中部分移除該第一部份上的第三非晶矽層的製程包 括微影與蝕刻製程。 1 4.如申請專利範圍第1 1項所述之多晶矽層的形成方 法，其中形成該第四非晶矽層的製程為化學氣相沉積。 1 5.如申請專利範圍第7項所述之多晶矽層的形成方 法，其中該第一多晶矽層與該第二多晶矽層的厚度差大體 為100〜1 0 0 0埃。 1 6.如申請專利範圍第1 5項所述之多晶矽層的形成方 法，其中該第一多晶矽層與該第二多晶矽層的厚度差大體 為2 0 0〜4 0 0埃。 1 7.如申請專利範圍第7項所述之多晶矽層的形成方
0632-A50122TWf1(5.0) ； AU0312024 ； kelly.ptc 第22頁 1285783 _ 案號 93120581 曰 修正 六、申請專利範圍 法，其中該結晶處理包括雷射處理。 1 8 ·如申請專利範圍第1 7項所述之多晶矽層的形成方 法，其中該雷射處理所使用之雷射類型包括準分子雷射 (exciemr laser )、連續波雷身十（continue wave laser，簡稱CW laser)或雷射光束脈衝（laser beam ρ1 use ) 〇 1 9 ·如申請專利範圍第1 7項所述之多晶矽層的形成方 法，其中該雷射處理所使用之雷射製程包括側向固化法 (Lateral Solidification，簡稱LS )、連續式側向固化 法（Sequential Lateral Solidification ，簡稱SLS)、 連續結晶技術（Continuous Grain Silicon，簡稱CGS) 或金屬誘發側向結晶（Metal Induced Lateral Crystallization ，簡稱MILC)。 2 0 ·如申請專利範圍第7項所述之多晶矽層的形成方 法，其中該第一部分為一驅動電路區且該第二部分為一顯 區。 2 1 · —種多晶矽層的形成方法，包括： 提供一基材包括一第一部份、一第二部份與一第三部 份； 分 非晶矽 ，且該 且該第 及 別形成一第一非晶矽層、一第二非晶矽層與一第三 層於該第一部份上、該第二部份上與該第三部份上 第一非晶矽層的厚度小於該第二非晶矽層的厚度， 二非晶矽層的厚度小於該第三非晶矽層的厚度；以
0632-A50122TWfl(5.0) ； AU0312024 ； kelly.ptc 第23頁 案號 93120581 1285783 修正 ^ β__^ 案號 93120581 1285783 修正 ^ β__^ 六、申請專利範圍 對該第一非晶矽層、該第二#晶石夕f，該第三非晶矽 層進行一結晶處理，以同時形成一第/多曰曰矽層、一第二 多晶矽層與一第三多晶矽層，其中该第一多晶矽層的晶粒 尺寸大於該第二多晶矽層的晶粒尺寸立該第二多晶矽層的 晶粒尺寸大於該第三多晶矽層的晶粒尺寸’且該第一多晶 矽層的表面粗糙度大於該第二多晶矽層的表面粗糙度且該 第二多晶矽層的表面粗糙度大於該第三多晶石夕層的表面粗 糙度。 2 2 ·如申請專利範圍第2 1項所述之多晶石夕層的形成方 法，其中該第一多晶矽層與該第三多晶石夕層的厚度差大體 為1 0 0〜1 0 0 0埃。 2 3 ·如申請專利範圍第2 2項所述之夕曰曰矽層的形成方 法，其中該第一多晶矽層與該第三多晶石夕層的厚度差大體 為200〜400埃。 2 4 ·如申請專利範圍第2 1項所述之多曰曰矽層的形成方 法，其中該第一多晶矽層與該第二多晶矽層的厚度差大體 為100〜1 000埃。 2 5 ·如申請專利範圍第2 4項所述之多曰曰石夕層的形成方 法，其中該第一多晶矽層與該第；多晶矽層的厚度差大體 為20 0〜400埃。 26·如申請專利範圍第21項所述之多晶矽層的形成方 法，其中該第二多晶石夕層與該第多多晶石夕層的厚度差大體 為100〜1 0 0 0埃。 述之多晶矽層的形成方 2 7 ·如申請專利範圍第2 6項所
0632-A50122TWfl(5.0) ； AU0312024 ； kelly.pt 第24貢 1285783 案號 93120581__年 I — ι 倏正__ 六、申請專利範圍 法，其中該第二多晶矽層與該第三多晶矽層的厚度差大體 為20 0〜40 0埃。 2 8 ·如申請專利範圍第2 1項所述之多晶矽層的形成方 法，其中該結晶處理包括雷射處理。 2 9 ·如申請專利範圍第2 8項所述之多晶石夕層的形成方 法，其中該雷射處理所使用之雷射類型包括準分子雷射 (exciemr laser)、連續波雷射(continue wave laser，簡稱CW laser)或雷射光束脈衝（laser beam p1 use ) o 3 0 ·如申請專利範圍第2 8項所述之多晶矽層的形成方 法，其中該雷射處理所使用之雷射製程包括侧向固化法 (Lateral Solidification，簡稱LS )、連續式侧向固化 法（Sequential Lateral Solidification ，簡稱SLS)、 連續結晶技術（Continuous Grain Silicon，簡稱CGS) 或金屬誘發側向結晶（M e t a 1 I n d u c e d L a t e r a 1 Crystallization ，簡稱MILC)。 31· —種平面顯示器，包括： 一第一電晶體，設置於一驅動電路區中，該第一電晶 體具有包含源極、汲極和通道之一第一多晶矽層；以及 一第一電晶體’設置於一顯示區中，該第二電晶體具 有包含源極、汲極和通道之一第二多晶矽層，其中該第二 多晶矽層的厚度大於該第一多晶矽層的厚度，且該第二多 晶石夕層的晶粒尺寸小於該第一多晶石夕層的晶粒尺寸，尚且 該第一多晶矽層的表面粗糙度大於該第二多晶矽層的表面
0632-A50122TlVfl(5.0) ； AU0312024 ； kelly.ptc 第25頁 1285783案號93120581 _年月日 修正_ 六、申請專利範圍 粗糙度。 3 2 .如申請專利範圍第3 1項所述之平面顯示器，其中 該第一多晶矽層與該第二多晶矽層的厚度差大體為1 0 0〜 1 0 0 0 埃。 33.如申請專利範圍第32項所述之平面顯示器，其中 該第一多晶矽層與該第二多晶矽層的厚度差大體為2 0 0〜 4 0 0 埃。
0632-A50122TWf1(5.0) ； AU0312024 ； kelly.ptc 第26頁 1285783 案號 93120581 年 月 曰 修正 六、指定代表圖 (一） 、本案代表圖為：第2C圖。 (二） 、本案代表圖之元件代表符號簡單說明： 3〜驅動電路區， 4〜顯示區； 2 0 0〜基材； 2 1 0〜第一非晶矽層； 2 2 0〜第二非晶矽層。
0632-A50122TWf1(5.0) ； AU0312024 ； kelly.ptc 第4頁
TW093120581A 2004-07-09 2004-07-09 Poly silicon layer structure and forming method thereof TWI285783B (en)

Priority Applications (4)

Application Number Priority Date Filing Date Title
TW093120581A TWI285783B (en) 2004-07-09 2004-07-09 Poly silicon layer structure and forming method thereof
US11/000,837 US20060006390A1 (en) 2004-07-09 2004-11-30 Polysilicon structure, thin film transistor panel using the same, and manufacturing method of the same
US11/689,687 US20070176180A1 (en) 2004-07-09 2007-03-22 Polysilicon structure, thin film transistor panel using the same, and manufacturing method of the same
US11/689,668 US7303981B2 (en) 2004-07-09 2007-03-22 Polysilicon structure, thin film transistor panel using the same, and manufacturing method of the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW093120581A TWI285783B (en) 2004-07-09 2004-07-09 Poly silicon layer structure and forming method thereof

Publications (2)

Publication Number Publication Date
TW200602776A TW200602776A (en) 2006-01-16
TWI285783B true TWI285783B (en) 2007-08-21

Family

ID=35540363

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093120581A TWI285783B (en) 2004-07-09 2004-07-09 Poly silicon layer structure and forming method thereof

Country Status (2)

Country Link
US (3) US20060006390A1 (zh)
TW (1) TWI285783B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI285783B (en) * 2004-07-09 2007-08-21 Au Optronics Corp Poly silicon layer structure and forming method thereof
US8294222B2 (en) * 2008-12-23 2012-10-23 International Business Machines Corporation Band edge engineered Vt offset device
US8816473B2 (en) 2012-04-05 2014-08-26 International Business Machines Corporation Planar polysilicon regions for precision resistors and electrical fuses and method of fabrication
TWI552344B (zh) * 2013-12-03 2016-10-01 財團法人國家實驗研究院 電晶體元件之製造方法與其結構
KR102233669B1 (ko) * 2014-07-28 2021-03-31 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 유기 발광 표시 장치
KR102293732B1 (ko) * 2014-10-08 2021-08-27 삼성디스플레이 주식회사 박막트랜지스터 기판, 이를 구비하는 디스플레이 장치, 박막트랜지스터 기판 제조방법 및 디스플레이 장치 제조방법
CN105336766A (zh) * 2015-10-22 2016-02-17 上海华虹宏力半导体制造有限公司 局部减薄soi顶层硅厚度的方法
CN105206569A (zh) * 2015-10-23 2015-12-30 京东方科技集团股份有限公司 一种阵列基板及其制作方法、显示面板、显示装置
CN105489637B (zh) * 2015-11-27 2018-06-05 上海华虹宏力半导体制造有限公司 半导体结构的形成方法
US11348944B2 (en) * 2020-04-17 2022-05-31 Taiwan Semiconductor Manufacturing Company Limited Semiconductor wafer with devices having different top layer thicknesses

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5569936A (en) * 1993-03-12 1996-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device employing crystallization catalyst
JP3108296B2 (ja) * 1994-01-26 2000-11-13 三洋電機株式会社 表示装置の製造方法
US6337232B1 (en) * 1995-06-07 2002-01-08 Semiconductor Energy Laboratory Co., Ltd. Method of fabrication of a crystalline silicon thin film semiconductor with a thin channel region
KR100405080B1 (ko) * 2001-05-11 2003-11-10 엘지.필립스 엘시디 주식회사 실리콘 결정화방법.
KR100418745B1 (ko) * 2001-06-08 2004-02-19 엘지.필립스 엘시디 주식회사 실리콘 결정화방법
KR100496300B1 (ko) * 2003-04-02 2005-06-17 삼성에스디아이 주식회사 박막 트랜지스터를 구비한 평판표시장치
US7164152B2 (en) * 2003-09-16 2007-01-16 The Trustees Of Columbia University In The City Of New York Laser-irradiated thin films having variable thickness
TWI285783B (en) * 2004-07-09 2007-08-21 Au Optronics Corp Poly silicon layer structure and forming method thereof

Also Published As

Publication number Publication date
TW200602776A (en) 2006-01-16
US7303981B2 (en) 2007-12-04
US20070166898A1 (en) 2007-07-19
US20070176180A1 (en) 2007-08-02
US20060006390A1 (en) 2006-01-12

Similar Documents

Publication Publication Date Title
US7135388B2 (en) Method for fabricating single crystal silicon film
JP2022031312A (ja) 半導体装置
KR100227439B1 (ko) 다결정 박막 및 박막 반도체 장치 제작 방법
TWI285783B (en) Poly silicon layer structure and forming method thereof
JP2010145984A (ja) 有機電界発光表示装置及びその製造方法
JP2005197656A (ja) 多結晶シリコン膜の形成方法
JPWO2007116917A1 (ja) ３次元半導体デバイスの製造方法
JP2004063478A (ja) 薄膜トランジスタ及びその製造方法
KR100611040B1 (ko) 레이저 열처리 장치
US20060172469A1 (en) Method of fabricating a polycrystalline silicon thin film transistor
JPH09213965A (ja) 半導体装置の製造方法
JP2009246235A (ja) 半導体基板の製造方法、半導体基板及び表示装置
JP2008004666A (ja) ３次元半導体デバイスの製造方法
KR100761346B1 (ko) 결정질 실리콘의 제조방법
JP2006237042A (ja) レーザーアニール装置、これを用いた半導体薄膜の製造方法、および薄膜トランジスター
TWI311213B (en) Crystallizing method for forming poly-si films and thin film transistors using same
JP4701467B2 (ja) 多結晶膜の製造方法および半導体装置の製造方法
KR20030015617A (ko) 결정질 실리콘의 제조방법
JPH0945926A (ja) 多結晶半導体薄膜の形成方法、並びに薄膜トランジスタ及びその製造方法
KR101054798B1 (ko) 다결정 실리콘 박막 트랜지스터 및 그 제조방법
JP2003151904A (ja) 半導体薄膜の結晶化方法、半導体薄膜、及び、薄膜半導体装置
KR100860007B1 (ko) 박막트랜지스터, 박막트랜지스터의 제조방법, 이를 구비한유기전계발광표시장치 및 그의 제조방법
JP2011216665A (ja) 結晶性半導体膜の形成方法、および、半導体デバイスの製造方法
JP4271453B2 (ja) 半導体結晶化方法および薄膜トランジスタの製造方法
JP2006191125A (ja) Ｓｏｉウェーハの製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees