TWI552344B - 電晶體元件之製造方法與其結構 - Google Patents

Description

電晶體元件之製造方法與其結構

本發明是有關於一種電晶體製作技術，且特別是有關於一種具有低溫超薄類磊晶半導體薄膜通道層電晶體之製作技術。

當半導體基板上所完成的電晶體尺寸微縮至20~30奈米甚至以下時，小元件尺寸所衍生的短通道效應(short channel effect,SCE)與高漏電流將日益嚴重。而為能獲得更大的驅動電流(on-current)、高載子遷移率(carriers mobility)及低次臨界擺幅(sub-threshold swing)，應用新穎的微影技術、成長超薄閘極介電層、超淺源汲極接面(ultra shallow junction,USJ)的開發、控制基板離子佈植或是高介電材料/金屬閘極等各類技術被發展出來。但在上述關鍵技術的製程調整上，皆已面臨相當高的難度及難以突破的瓶頸。

於是，利用絕緣材料層上覆矽/絕緣材料層上覆矽鍺(silicon on insulator/germanium on insulator，以下簡稱SOI/GOI)來結合鰭式電晶體(FinFET)與環繞式閘極電晶體(gate-all-around,GAA)的技術手段被發展出來，由於其具有提高閘極的覆蓋率及改善閘極控制力的功效，因此可以有效抑制短通道效應。另外，當絕緣材料層上的矽/鍺的厚度相當小時(例如小於10奈米)，將可形 成完全空乏型(fully depletion)元件，減少基板漏電流的途徑，此外，利用未摻雜通道所完成之元件，亦可同時改善低場遷移率(low field mobility)、減少隨機摻雜擾動效應(random dopant fluctuation effects)及改善臨界電壓變化。而氧化物埋層(buried oxide)的作用及無源/汲極接面電容的優點，也提升了電晶體的速度，因此超薄平坦化絕緣材料層上覆矽(鍺)的完全空乏型元件發展，顯然已成為下世代高性能元件的主流趨勢。

雖然超薄平坦化SOI/GOI具有上述的元件整合優點，然而要製作10奈米厚度以下的超薄平坦化矽(鍺)薄膜通道層材料，仍面臨昂貴製作成本的問題。主要由於SOI/GOI製作時，表面需經過氧離子撞擊而有破壞的情形，導致產生界面缺陷及產生電荷累積的中性區，而形成浮動基底效應(floating body effect)，同時伴隨著扭結效應(kink effect)，使得電晶體於操作過程中，導致臨界電壓(threshold voltage)異常的變化。

而如何能改善此類缺失，係發展本案之主要目的。

本發明提出一種低溫超薄平坦化類磊晶矽(鍺)(epi-like Si/Ge)半導體薄膜的製造方法，將可廣泛應用於高性能的小尺寸元件與三維累加型多層堆疊電晶體元件的製作，以降低成本與簡化製程。

為達上述優點或其他優點，本發明之一實施例提出一種多晶半導體薄膜製造方法，包括：提供基底；於基底上方形成第一非晶半導體薄膜；對第一非晶半導體薄膜進行結晶化製程，而將第一非晶半導體薄膜轉換成第一多晶半導體薄膜，第一多晶半導體薄膜的晶粒直徑大於1微米；以及對第一多晶半導體薄 膜進行厚度縮減及界面改質製程，而將第一多晶半導體薄膜縮減成具有特定厚度之第一多晶半導體薄膜，其中特定厚度小於第一非晶半導體薄膜之厚度的十分之三。

本發明另提出一種電晶體元件構造，包括：基底、第一多晶半導體薄膜與第一電晶體單元。上述第一多晶半導體薄膜設置於基底上方，第一電晶體單元設置於第一多晶半導體薄膜上。上述第一多晶半導體薄膜的晶粒直徑大於1微米，且第一多晶半導體薄膜的厚度小於晶粒直徑的百分之三。上述第一電晶體單元包括第一閘極介電層與第一閘極結構。上述第一閘極介電層設置於第一多晶半導體薄膜表面上。第一閘極結構設置於第一閘極介電層表面上。

本發明另提出一種電晶體元件構造，包括：基底；第一多晶半導體薄膜，設置於基底上方，第一多晶半導體薄膜的晶粒直徑大於1微米，且第一多晶半導體薄膜的厚度小於30奈米；第一電晶體單元，配置於第一多晶半導體薄膜上，且第一電晶體單元包括：第一閘極介電層，設置於第一多晶半導體薄膜表面上；以及第一閘極結構，設置於第一閘極介電層表面上。

綜上所述，本發明之製程溫度皆屬低溫製程(小於400℃)，因此可應用在已具有金屬背閘極結構之基底上再直接累加堆疊形成複數個電晶體單元以形成三維累加型堆疊電晶體晶片，而毋須擔心傳統之高溫製程會破壞金屬背閘極結構及堆疊元件的電性表現。並且，本發明之三維累加型堆疊電晶體晶片的製程方法與結構亦可相對提升複數個電晶體單元之間的對位精準度。再者，藉由本發明之三維累加型堆疊電晶體晶片的製程方法，更可實現將不同材料或不同功能之三維累加型晶片進行異質整合(heterogeneous integration)之目的。此外，本發明係利用低溫綠光 脈衝雷射結晶製程或微波結晶製程之側向結晶與垂直基板柱狀成長之特性，以製作出具有微米等級晶粒之類磊晶矽(鍺)半導體薄膜以做為電晶體單元中之超薄通道層。目前的實驗數據已可製作出膜厚為8奈米且晶粒直徑約為1微米之多晶矽(鍺)半導體薄膜。此外，本發明所運用之技術與設備(低溫綠光脈衝雷射結晶製程、化學機械研磨與界面改質技術)，為全低熱預算技術，且皆為半導體製程及薄膜電晶體製程之既有製程，因此可完全相容於相關的產品製作。

為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。

110‧‧‧半導體基板

112‧‧‧第一絕緣材料層

120‧‧‧第一非晶半導體薄膜

122‧‧‧第一多晶半導體薄膜

122a、122b、122c‧‧‧多晶半導體薄膜

415‧‧‧金屬背閘極結構

416‧‧‧第二絕緣材料層

431‧‧‧第一閘極介電層

432‧‧‧第一閘極結構

433a‧‧‧第一汲極區

433b‧‧‧第一源極區

435‧‧‧隔離層

436‧‧‧第三絕緣材料層

438‧‧‧金屬介層窗

450‧‧‧第二電晶體單元

522‧‧‧第二多晶半導體薄膜

531‧‧‧第二閘極介電層

532‧‧‧第二閘極結構

533a‧‧‧第二汲極區

533b‧‧‧第一源極區

535‧‧‧隔離層

536‧‧‧第四絕緣材料層

538‧‧‧金屬界層窗

550‧‧‧第二電晶體單元

D1‧‧‧晶粒直徑

T1‧‧‧厚度

圖1A至圖1D為本發明之一實施例之多晶半導體薄膜製造方法流程示意圖。

圖2A為本發明之一實施例之非晶半導體薄膜厚度與多晶半導體薄膜晶粒直徑的關係圖。

圖2B~圖2D為對應於圖2A之不同數值的膜厚而繪示出之相對晶粒大小示意圖。

圖3係為本發明之多晶半導體薄膜在經過化學機械研磨減薄與界面改質之前(實線)後(虛線)的電性分析圖(閘極長度/寬度為50奈米/50奈米)。

圖4A~圖4D為本發明之另一實施例之具有多晶半導體薄膜之電晶體製造方法流程示意圖。

圖5為本發明之另一實施例之具有背金屬閘極及超薄多晶半 導體薄膜之三維累加型堆疊電晶體的結構示意圖。

圖1A至圖1D為本發明之一實施例之多晶半導體薄膜製造方法流程示意圖。請先參閱圖1A~圖1C，本發明之多晶半導體薄膜製造方法包括下列步驟：首先，提供基底，其中基底例如包含有半導體基板110與第一絕緣材料層112，其中第一絕緣材料層112形成於半導體基板110表面上，如圖1A所示。上述半導體基板110例如是矽基板，上述第一絕緣材料層112例如是二氧化矽(Silicon oxide)。接著，於第一絕緣材料層112表面上形成第一非晶半導體薄膜120，如圖1B所示。上述第一非晶半導體薄膜120的材質例如是非晶矽或非晶鍺之半導體材料。上述形成第一非晶半導體薄膜120的方式例如是電漿輔助化學氣相沉積(Plasma Enhanced Chemical Vapor Deposition，簡稱為PECVD)或其他低溫沉積製程，但本發明不以此為限。

請合併參照圖1B與圖1C。接下來，對圖1B中之第一非晶半導體薄膜120進行結晶化製程，以便於誘發第一非晶半導體薄膜120中的微米級晶粒，而將第一非晶半導體薄膜120轉換成第一多晶半導體薄膜122，如圖1C所示。上述第一多晶半導體薄膜122的晶粒直徑D1例如大於1微米。上述結晶化製程例如是低溫綠光脈衝雷射結晶(Green pulse-laser crystallization)製程或微波結晶製程。

值得一提的是，上述低溫綠光脈衝雷射結晶製程或微波結晶製程具有側向結晶與垂直基板柱狀成長的優點。然而利用低溫綠光脈衝雷射結晶製程或微波結晶製程於第一多晶半導體薄膜122中所形成的晶粒(Grain)大小，與結晶前之第一非晶半導體 薄膜120的厚度有關。較厚的第一非晶半導體薄膜120將有助於形成較大晶粒的第一多晶半導體薄膜122，而擁有較大晶粒的第一多晶半導體薄膜122，將有助於提升元件的性能。因此選擇形成較厚的第一非晶半導體薄膜120進行結晶化製程，再經由減薄之後，可獲得具有微米級晶粒之類磊晶結構之超薄平坦化第一多晶半導體薄膜。關於非晶半導體薄膜的厚度與結晶後之晶粒大小的關係，將於後續圖2A~圖2D的解說段落中進行探討。

請同時參照圖1C與圖1D。接下來，對圖1C的第一多晶半導體薄膜122進行厚度縮減製程，以將第一多晶半導體薄膜122的厚度縮減成具有特定厚度T1之第一多晶半導體薄膜122，以形成具有微米級晶粒之類磊晶結構之第一多晶半導體薄膜122，如圖1D所示。上述特定厚度T1例如小於第一非晶半導體薄膜之厚度的十分之三，或是例如小於第一非晶半導體薄膜之厚度的十分之一，或是例如小於上述第一多晶半導體薄膜之晶粒直徑D1的百分之三。上述厚度縮減製程例如是奈米級或微米級之化學機械研磨。上述厚度縮減製程可同時改善第一多晶半導體薄膜122表面的粗糙度，使表面粗糙度小於0.5奈米，並可達到將多晶半導體薄膜之厚度減薄的目的。

請繼續參閱圖1D。於完成上述厚度縮減製程之後，由於鹼性溶液的化學機械研磨製程會使得材質為矽或鍺之第一多晶半導體薄膜122表面形成疏水性的矽-氫鍵結(hydrophobic Si-H bonding)或疏水性的鍺-氫鍵結(hydrophobic Ge-H bonding)。即使經過鹼性溶液的後清洗(post-clean)處理，也無法有效去除殘留於研磨液中的金屬離子，如此將會導致第一多晶半導體薄膜122表面產生過多的表面缺陷。因此於完成厚度縮減製程之後，還包括對圖1D之第一多晶半導體薄膜122進行多階段低溫界面改質製程，以 優化研磨後之第一混合溶液第一多晶半導體薄膜122表面，降低第一多晶半導體薄膜122表面的缺陷密度。上述多階段低溫界面改質製程依序包括：使第一多晶半導體薄膜122於75℃之第一混合溶液下浸泡10分鐘，其中上述第一混合溶液的成分包括NH₄OH：H₂O₂：H₂O=1：4：20；接著，使第一多晶半導體薄膜122於75℃之第二混合溶液下浸泡10分鐘，其中上述第二混合溶液的成分包括HCl：H₂O₂：H₂O=1：1：6；之後，使第一多晶半導體薄膜122於75℃之純H₂O₂溶液下浸泡10分鐘或利用低溫電漿氧化(plasma oxidation)製程，以形成犧牲氧化層(sacrificial oxide layer)；最後，利用氫氟酸稀釋溶液將犧牲氧化層去除，並完成多階段低溫界面改質製程的步驟，且完成多晶半導體薄膜的製造流程。值得一提的是，上述之多階段低溫界面改質製程可將具有微米級晶粒之類磊晶結構之第一多晶半導體薄膜122的厚度再減薄約1~2奈米左右。

以下主要是在探討利用低溫綠光脈衝雷射結晶製程，結晶前之非晶半導體薄膜的厚度與結晶後之多晶半導體薄膜中之晶粒大小的關係。本發明之發明人對三種不同膜厚(35nm、50nm、100nm)之非晶半導體薄膜進行低溫綠光脈衝雷射結晶製程而形成多晶半導體薄膜，以得出如圖2A之非晶半導體薄膜厚度與多晶半導體薄膜晶粒直徑的關係圖。對應於圖2A之三種非晶半導體的膜厚(a、b、c三種不同膜厚的態樣)，而繪示出圖2B~圖2D之相對晶粒大小示意圖。請合併參照圖2A~圖2D。於圖2A中可看出，當非晶半導體薄膜的膜厚為35nm，則經歷結晶製程後所形成之多晶半導體薄膜122a的晶粒直徑約為200nm；當非晶半導體薄膜的膜厚為50nm，則經歷結經製程後所形成之多晶半導體薄膜122b的晶粒直徑約為300nm；而當非晶半導體薄膜的膜厚為100nm，則經歷 結晶製程後所形成之多晶半導體薄膜122c的晶粒直徑可達到約1000nm以上，圖2A係以1000nm為繪圖範例，但本發明並不以此為限。值得注意的是，當非晶半導體薄膜的膜厚小於30nm時，則進行結晶製程之後是無法形成具有晶粒之多晶半導體薄膜。因此實驗結果證明，較厚的非晶半導體薄膜將有助於形成晶粒較大的多晶半導體薄膜。並且，具有較大晶粒之多晶半導體薄膜的類單晶特性越接近單晶的特性，如此可以有效降低元件跨在晶格邊界區域的機率，以提升元件的電性表現。

此外，本發明之發明人亦藉由實驗結果證實，當利用化學機械研磨製程對晶粒直徑為1000nm以上，薄膜厚度為100nm之多晶半導體薄膜進行減薄至20nm之後，則該具有20nm厚度之多晶半導體薄膜所具有的晶粒直徑仍是1000nm以上。因此結果證實，低溫綠光脈衝雷射結晶製程的確具有側向結晶與垂直基板柱狀成長之優點，且不同深度的膜層所具有的晶粒直徑差異甚小。值得一提的是，目前的實驗數據已可製作出研磨後之膜厚為8nm，且晶粒直徑約為1微米之多晶矽(鍺)半導體薄膜。因此由此實驗數據，則上述第一多晶半導體薄膜經由研磨後的特定厚度可以是第一非晶半導體薄膜之厚度的百分之八或是更小。

以下將藉由電性分析圖來探討在未經過化學機械研磨(厚度約50奈米)，相對於經過化學機械研磨減薄與界面改質之後(厚度由100奈米減為50奈米)，多晶半導體薄膜之界面缺陷對電晶體元件的電性變化及影響。圖3係為本發明之多晶半導體薄膜在經過化學機械研磨製程之前(以實線示意)相對於經過化學機械研磨與界面改質之後(以虛線示意)的電性分析圖。圖3的數據的計算基礎包括將閘極的長度與寬度分別為設定為50nm。由圖3可明顯發現，經過研磨減薄以及界面改質之多晶半導體薄膜，可以有效降 低電晶體元件之次臨界擺幅(147mV/decade→96mV/decade)、降低臨界電壓(0.92V→0.8V)、提高On/Off比(1×10⁷→2×10⁷)、提高驅動電流(25μA/μm→123μA/μm)以及改善載子遷移率(72cm²/V-s→185cm²/V-s)。

本發明之多晶半導體薄膜製造方法，可應用於製作一種電晶體元件。圖4A~圖4D為本發明之另一實施例之具有多晶半導體薄膜之電晶體製造方法流程示意圖。請合併參閱圖4A與圖4B。本發明之具有多晶半導體薄膜之電晶體製造方法的步驟包含：首先，提供基底，上述基底例如包含半導體基板110、第一絕緣材料層112、金屬背閘極(metal back-gate)結構415與第二絕緣材料層416，其中第一絕緣材料層112形成於半導體基板110表面上，金屬背閘極結構415形成於第一絕緣材料層112表面上，且第二絕緣材料層416形成於金屬背閘極結構415表面上。再者，形成超薄之第一多晶半導體薄膜122(例如厚度小於8奈米)於第二絕緣材料層416表面，如圖4B所示。上述之形成第一多晶半導體薄膜122的步驟，與圖1B~圖1D的步驟細節相同，於此不再贅述。上述金屬背閘極結構415的材料例如是氮化鉭(TaN)、氮化鈦(TiN)、鋁/矽/銅合金(AlSiCu)或熔點在650℃以上之導體材料。

請合併參閱圖4C與圖4D。完成上述第一多晶半導體薄膜122之後，接著形成第一電晶體單元於第一多晶半導體薄膜122表面上。上述形成第一電晶體單元的步驟包含：形成第一閘極介電層431於第一多晶半導體薄膜122表面上，並接著形成第一閘極結構432於第一閘極介電層431表面上，如圖4C所示；之後，利用第一閘極結構432與第一閘極介電層431作為遮罩，對暴露出之第一多晶半導體薄膜122進行摻雜製程，以形成第一汲極區433a與第一源極區433b，使得具有第一汲極區433a與第一源極區433b之 第一多晶半導體薄膜122做為電晶體單元中之通道層；之後，於第一閘極結構432與第一閘極介電層431的側壁形成隔離層(spacer)435，其中，隔離層435亦位於部分第一汲極區433a與第一源極區433b上；接著，形成第三絕緣材料層436於第一汲極區433a、第一源極區433b、隔離層435與第一閘極結構432上；再形成金屬介層窗(via plug)438，貫穿第三絕緣材料層436且分別接觸於第一汲極區433a、第一源極區433b與第一閘極結構432。

值得一提的是，本發明之多晶半導體薄膜製造方法為全低熱預算技術，例如可應用於製作一種三維累加型堆疊(Monolithic 3D)電晶體元件結構。圖5為本發明之另一實施例之具有多晶半導體薄膜之三維累加型堆疊電晶體的結構示意圖。本實施例之三維累加型堆疊電晶體結構除了包括圖4D之所有結構之外，更包含直接形成一第二多晶半導體薄膜522於第三絕緣材料層436上方；之後則在第二多晶半導體薄膜522表面上依序形成第二閘極介電層531與第二閘極結構532；接著以第二閘極介電層531與第二閘極結構532為遮罩，對暴露出之第二多晶半導體薄膜522進行摻雜製程以形成第二汲極區533a與第一源極區533b；並接續形成隔離層535、第四絕緣材料層536與金屬界層窗538以完成第二電晶體單元550。值得一提的是，圖5之金屬界層窗538與圖4D之金屬界層窗438例如並未位於同一剖面位置，因此於圖5得剖面示意圖中並未繪示圖4D之金屬界層窗438。上述第二電晶體單元550之隔離層535、第四絕緣材料層536與金屬界層窗538的形成步驟與第一電晶體單元450之隔離層435、第四絕緣材料層436與金屬界層窗438的形成步驟相同，於此不再贅述。或是，可以在第二電晶體單元上繼續累加堆疊複數個電晶體單元，同時可製作以電晶體單元為基礎之揮發性記憶體(volatile memory)，非揮發性記憶體 (non-volatile memory)、邏輯電路(logic circuit)等應用型元件之垂直整合。本發明不以上述為限。

值得一提的是，若欲形成具有複數個電晶體單元之三維累加型堆疊電晶體元件結構，則兩相鄰之堆疊電晶體元件之間的內層介電層(例如是第三絕緣材料層436或亦可是第四絕緣材料層536)的厚度例如可小於300nm，如此可縮短兩相鄰之堆疊電晶體元件之間之作為金屬內連線功用之金屬界層窗(例如是金屬界層窗538或是金屬界層窗438)的長度。此外，本發明之多晶半導體薄膜製造方法可應用於製作鰭式場效電晶體元件(Fin Field-Effect Transistor，簡稱FinFET)或三維累加型堆疊FinFET元件。

綜上所述，本發明之製程溫度皆屬低溫製程(小於400℃)，因此可應用在已具有金屬背閘極結構之基底上再直接累加堆疊形成複數個電晶體單元以形成三維累加型堆疊電晶體晶片，而毋須擔心傳統之高溫製程會破壞金屬背閘極結構及堆疊元件的電性表現。並且，本發明之三維累加型堆疊電晶體晶片的製程方法與結構亦可相對提升複數個電晶體單元之間的對位精準度。再者，藉由本發明之三維累加型堆疊電晶體晶片的製程方法，更可實現將不同材料或不同功能之三維累加型電晶體晶片進行異質整合(heterogeneous integration)之目的。此外，本發明係利用低溫綠光脈衝雷射結晶製程或微波結晶製程之側向結晶與垂直基板柱狀成長之特性，以製作出具有微米等級晶粒之類磊晶矽(鍺)半導體薄膜以做為電晶體單元中之超薄通道層。目前的實驗數據已可製作出膜厚為8奈米且晶粒直徑約為1微米之多晶矽(鍺)半導體薄膜。此外，本發明所運用之技術與設備(低溫綠光脈衝雷射結晶製程、化學機械研磨與界面改質技術)，為全低熱預算技術，且皆為 半導體製程及薄膜電晶體製程之既有製程，因此可完全相容於相關的產品製作。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

110‧‧‧半導體基板

112‧‧‧第一絕緣材料層

122‧‧‧第一多晶半導體薄膜

415‧‧‧金屬背閘極結構

416‧‧‧第二絕緣材料層

431‧‧‧第一閘極介電層

432‧‧‧第一閘極結構

433a‧‧‧第一汲極區

433b‧‧‧第一源極區

435‧‧‧隔離層

436‧‧‧第三絕緣材料層

438‧‧‧金屬介層窗

450‧‧‧第二電晶體單元

Claims (18)

1. 一種多晶半導體薄膜製造方法，其包含下列步驟：提供一基底；於該基底上方形成一第一非晶半導體薄膜；對該第一非晶半導體薄膜進行一結晶化製程，而將該第一非晶半導體薄膜轉換成一第一多晶半導體薄膜，該第一多晶半導體薄膜的一晶粒直徑大於1微米；以及對該第一多晶半導體薄膜進行一厚度縮減製程，而將該第一多晶半導體薄膜縮減成具有一特定厚度之該第一多晶半導體薄膜，其中該特定厚度小於該第一非晶半導體薄膜之一厚度的十分之三。
2. 如申請專利範圍第1項所述之多晶半導體薄膜製造方法，其中該基底包含：一半導體基板；以及一絕緣材料層，形成於該半導體基板之表面上，而該第一非晶半導體薄膜形成於該絕緣材料層之表面上。
3. 如申請專利範圍第1項所述之多晶半導體薄膜製造方法，其中該基底包含：一半導體基板；一第一絕緣材料層，形成於該半導體基板之表面上；一金屬背閘極結構，形成於該第一絕緣材料層之表面上；以及一第二絕緣材料層，形成於該金屬背閘極結構之表面上，而該第一非晶半導體薄膜形成於該第二絕緣材料層之表面上。
4. 如申請專利範圍第1項所述之多晶半導體薄膜製造方法，其中該結晶化製程為一綠光脈衝雷射結晶製程。
5. 如申請專利範圍第1項所述之多晶半導體薄膜製造方法，其中該結晶化製程為一微波結晶製程。
6. 如申請專利範圍第1項所述之多晶半導體薄膜製造方法，其中該第一非晶半導體薄膜之該厚度大於30奈米。
7. 如申請專利範圍第1項所述之多晶半導體薄膜製造方法，其中該厚度縮減製程為一化學機械研磨，且在完成該厚度縮減製程之後，更包括對該第一多晶半導體薄膜進行一多階段低溫界面改質製程，以優化研磨後之該第一多晶半導體薄膜表面，該多階段低溫界面改質製程依序包括：使該第一多晶半導體薄膜於一75℃之第一混合溶液下浸泡10分鐘，其中該第一混合溶液的成分包括NH₄OH：H₂O₂：H₂O=1：4：20；使該第一多晶半導體薄膜於一75℃之第二混合溶液下浸泡10分鐘，其中該第二混合溶液的成分包括HCl：H₂O₂：H₂O=1：1：6；使該第一多晶半導體薄膜於一75℃之純H₂O₂溶液下浸泡10分鐘或利用一低溫電漿氧化製程，以成長一犧牲氧化層(sacrificial oxide)；以及利用一氫氟酸稀釋溶液將該犧牲氧化層去除。
8. 如申請專利範圍第1項所述之多晶半導體薄膜製造方法，更包含下列步驟，用以完成一第一電晶體單元，包括： 形成一第一閘極介電層於該第一多晶半導體薄膜上；形成一第一閘極結構於該第一閘極介電層上方；以該第一閘極結構與該第一閘極介電層為遮罩，對暴露出之該第一多晶半導體薄膜進行一摻雜製程，以形成一第一汲極區與一第一源極區；以及形成一第三絕緣材料層於該第一汲極區、該第一源極區與該第一閘極結構上方。
9. 如申請專利範圍第8項所述之多晶半導體薄膜製造方法，更包含形成一第二非晶半導體薄膜於該第三絕緣材料層表面，並對該第二非晶半導體薄膜進行該結晶化製程，再進行該厚度縮減製程，以於該第三絕緣材料層表面形成具有該特定厚度之一第二多晶半導體薄膜，並形成一第二電晶體單元於該第二多晶半導體薄膜表面，其中該第二電晶體單元具有與該第一電晶體單元相同的膜層結構。
10. 如申請專利範圍第1項所述之多晶半導體薄膜製造方法，其中該特定厚度小於該第一非晶半導體薄膜之該厚度的十分之一。
11. 一種電晶體元件構造，其包含：一基底；一第一多晶半導體薄膜，設置於該基底上方，該第一多晶半導體薄膜的一晶粒直徑大於1微米，且該第一多晶半導體薄膜的一厚度小於該晶粒直徑的百分之三；一第一電晶體單元，配置於該第一多晶半導體薄膜上，包括：一第一閘極介電層，設置於該第一多晶半導體薄膜表面 上；以及一第一閘極結構，設置於該第一閘極介電層表面上。
12. 如申請專利範圍第11項所述之電晶體元件構造，其中該基底包含：一半導體基板；以及一絕緣材料層，設置於該半導體基板之表面上，而該第一多晶半導體薄膜設置於該絕緣材料層之表面上。
13. 如申請專利範圍第11項所述之電晶體元件構造，其中該基底包含：一半導體基板；一第一絕緣材料層，設置於該半導體基板之表面上；一金屬背閘極結構，設置於該第一絕緣材料層之表面上；以及一第二絕緣材料層，形成於該金屬背閘極結構之表面上，而該第一多晶半導體薄膜設置於該第二絕緣材料層之表面上。
14. 如申請專利範圍第11項所述之電晶體元件構造，更包含一第三絕緣材料層、一第二多晶半導體薄膜與一第二電晶體單元，其中該第三絕緣材料層配置於該第一電晶體單元上，該第二多晶半導體薄膜配置於該第三絕緣材料層上，該第二電晶體單元配置於該第二多晶半導體薄膜表面，且該第二電晶體單元與該第一電晶體單元具有相同的膜層結構。
15. 如申請專利範圍第14項所述之電晶體元件構造，其中該第三 絕緣材料層之一厚度小於300奈米。
16. 如申請專利範圍第14項所述之電晶體元件構造，其中該第二多晶半導體薄膜的一晶粒直徑為1微米以上。
17. 一種電晶體元件構造，其包含：一基底；一第一多晶半導體薄膜，設置於該基底上方，該第一多晶半導體薄膜的一晶粒直徑大於1微米，且該第一多晶半導體薄膜的一厚度小於30奈米；一第一電晶體單元，配置於該第一多晶半導體薄膜上，包括：一第一閘極介電層，設置於該第一多晶半導體薄膜表面上；以及一第一閘極結構，設置於該第一閘極介電層表面上。
18. 如申請專利範圍第17項所述之電晶體元件構造，其中該基底包含：一半導體基板；一第一絕緣材料層，設置於該半導體基板之表面上；一金屬背閘極結構，設置於該第一絕緣材料層之表面上；以及一第二絕緣材料層，形成於該金屬背閘極結構之表面上，而該第一多晶半導體薄膜設置於該第二絕緣材料層之表面上。