TWI284410B - Multi-die processor - Google Patents

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TWI284410B
TWI284410B TW093136574A TW93136574A TWI284410B TW I284410 B TWI284410 B TW I284410B TW 093136574 A TW093136574 A TW 093136574A TW 93136574 A TW93136574 A TW 93136574A TW I284410 B TWI284410 B TW I284410B
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TW
Taiwan
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die
logic
semiconductor device
processor
instruction
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TW093136574A
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Bryan P Black
Nicholas Samra
Clair M Webb
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Intel Corp
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    • G06F15/78—Architectures of general purpose stored program computers comprising a single central processing unit
    • G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
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    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Description

1284410 (1) 九、發明說明 【發明所屬之技術領域】 本發明係相關於一種資訊處理系統，特別是相關於一 種處理器，其邏輯部分係在多數個堆疊式晶粒（dice )之 間被分割。 【先前技術】 電子裝置（像是蜂巢式電話以及筆記型電腦）一般係 包含多數個積體電路（1C )，被封裝至一印刷電路板 (PCB) 。1C封裝一般包括單一 1C晶粒於一基板或是鉛 框上。該晶粒與基板被包封（encapsulated)於像是塑膠 之材質中。該經包封之封裝之後被接合至像是PCB之另 一基板。各種封裝方式已經被採用以改進此電子裝置之效 能。 多晶片模組（MCM )係爲一 1C封裝，其包含兩個或 是多數個”裸露”或是未經封裝之基底電路晶粒，而於一共 用基板上互連。使用MC Μ之該電子裝置之大小可被減 少，因爲MCM —般具有多數個個別1C晶粒以側向相鄰 方式而接合在單一封裝之中。 單晶片上之系統（system on a chip，gp，SoC)技術 係指將系統（像是蜂巢式電話或是數位照相機）之多數個 或是所有的必要電子電路在單一 1C晶粒上予以封裝。例 如，對於聲音偵測裝置之單晶片上之系統係在單一 1C晶 粒上包括一音頻接收器，類比至數位轉換器，微處理器， -5- (2) (2)1284410 記憶體，以及輸入/輸出控制邏輯。 爲了減少1C封裝之體積以及覆蓋區而有另一類型之 1C封裝組態，其係爲堆疊式晶片標度封裝（Stacked Chip Scale Package，或稱爲 Stacked-CSP5 即，堆疊式 CSP)。 該堆疊式CSP基本上爲空間有效化之MCM，其中多數個 晶粒被堆疊（以正面對上反面之方位）並積體至單一封 裝。堆疊CSP封裝可使行動電話以及其他可攜式裝置被 做得更小，其係以在單一封裝內垂直堆疊相異的晶粒，像 是堆疊快閃記憶體以及SRAM (靜態隨機存取記憶體）。 藉由使用封裝是CSP產品（其垂直接合兩個或是更多相 異的1C晶粒於單一封裝中），可使無線裝置降低成本、 重量以及具有較以傳統單一晶粒封裝所製之裝置更大的空 間0 【發明內容及實施方式】 以下描述多晶粒處理器裝置與系統之所選擇實施例。 在以下描述中，像是相互元件通訊機構、特定管線級 (stage )、分離邏輯之重疊組態等之描述、各種特定細 節，係用提供對於本發明更加之瞭解。應知，對於熟知此 技藝者本發明可以不需要此些特定細節。此外，某些已經 之結構、電路等並不說明其細節，以避免本案之複雜化。 此處所揭示者係爲一封裝方式，以將實施處理器裝置 之多數個晶粒堆疊於單一封裝中。例如，處理器效能（藉 由每一時脈週期之指令數目之量測）以及熱與電力管理可 -6- (3) (3)1284410 藉由將介於兩個經堆暨之晶粒（其係一起工作以共同操作 執行指令）之間之處理器核心邏輯予以分離而實施。 圖1係多晶粒處理器核心1 00之區塊圖，其執行一個 或是多個之指令。該處理器核心可以是一般或是特殊微處 理器、數位信號處理器、圖形處理器、通訊處理器、網路 處理益或是任何執丫了 一*個或是多個指令之處理器。圖1展 示該處理器封裝1〇〇其包括第一晶粒102以及第二晶粒 104.該第一與第二晶粒經合作操作而執行指令。即，晶粒 102、104皆非完全功能之處理器，該處理器之功能在兩 個晶粒102、104之間係爲分離。 每個該第一晶粒1 0 2與第二晶粒1 〇 4之至少一實施例 係具有前側以及後側。所謂”前側”，係指在形成形成積體 電路於其上之晶圓側。此前側可指具有主動（active )矽之晶粒側。晶粒之該”後側”係爲具有非主動方式 (像是矽基底）之側，其可與另一結構，像是熱槽（heat sink) 、C4 I/O塊狀、基底等之其他結構耦合。 由圖1可知，第一晶粒102與第二晶粒104之至少一 實施例係以前側對前側之方位而相互耦合。除了環氧樹脂 或其他相黏耦合機構，第一晶粒1 〇2與第二晶粒1 〇2之面 側可藉由導電介面而相耦合。對於至少一實施例，在第一 晶粒1 〇 2之面側上之導電元件1 〇 6係耦合至第二晶粒1 〇 4 之面側上之導電元件108.例如，對應於導電元件1〇6,108 可以是銅物質，其相互鍵結而產生一導電性相互晶粒 (inter-die)介面（圖2之標號275) 〇 (4) 1284410 圖6係進一步展示在第一晶粒602與第二晶粒604上 之導電元件106，108之設置之選擇範圍。圖展示第一晶 粒6 02與第二晶粒604之前側。應注意，該導電元件 1 06、1 0 8可設置在個別晶粒602之前側之任何位置處。 雖然圖係展示多數個導電元件106、108,而覆蓋在每個晶 粒6 02、6 04之整個前側上，對於熟知此技藝者可知可在 每個晶粒602、604之前側區域之任何子集合中包含導電 元件 1 0 6、1 0 8 〇 圖6展示每個晶粒602、604具有周邊區606以及中 央區60 8,.對於第一晶粒602之導電元件106可設置在晶粒 608a之中央區之內且/或沿著晶粒606a之周邊區。同樣 的，第二晶粒604之導電元件108亦可沿著晶粒604之前 側而設置，包括晶粒6 0 4之中央區且/或周邊區。結果， 在任何晶粒中皆無”阻止”區於表面上。於是，第一與第二 晶粒602、604可以爲任何大小與形狀。其因此可在堆疊 時而相互完全重疊。在另一實施例中，可使用不同大小以 及形狀且/或重疊可更多限制或是部分的。 圖2係展示根據所揭示技術所製作之多晶粒處理器之 一實施例200之更爲詳細介紹之區塊圖。第一晶粒102之 前側包括一主動矽層203以及一個或是更多金屬層214第 二晶粒104之前側亦包括一主動矽層2 05以及一個或是多 個金屬層2 1 6。 圖2進一步展示出每個晶粒102、104之後側分別包 括塊狀矽22 0、2 3 0之層。第一晶粒102之後側亦包括一 -8- (5) (5)1284410 個或是多個後側通道（v i a s )以提供自第一晶粒1 〇 2之則 側之主動矽203與金屬輸入/輸出（I/O)結合物塊狀212 該通道2 3 3可例如以銅所製。 該I/O 2 1 2凸塊提供與多晶粒處理器2 00外側結構之 通訊，像是處理系統之界面部份（圖1 7之元件1 704 )。 該界面部份可耦合至I/O塊狀2 1 2，其可設置在兩個晶粒 上。或者，該I/O塊狀212可設置在兩個晶粒上之任何一 個上，像是如圖2所示係在第一晶粒1 02上。於是，該界 面部份可耦合至多晶粒之任何一個。該界面部份，在與 I/O塊狀212通訊之下，而使多晶粒處理器200與處理系 統之其他元件通訊之機構。例如，該界面部份與I/O塊狀 2 12可用以實施介於處理器200與記憶體系統（圖17之 元件1 75 0 )之間的通訊，以處理來自處理器之記憶體請 求。 圖2展示第二晶粒102之非主動矽23 0之後側層之圖 式。 圖3係展示處理器之取樣執行管線3 00之區塊圖。該 圖3所示之執行管線3 0 0包括以下之級（s t a g e ):指令 指標產生3 02、指令取得3 04、指令解碼3 06、暫存器重 新命名 3 0 8、排程 3 12、執行 3 1 3、以及指令解退 (retirement) 314·圖3所示之管線300只爲圖式；此處 所述之技術可使用在任何處理器上。對於處理器使用執行 管線3 00之實施例，該管線3 00之級可與圖3不同之順序 而出現，或是分爲更多、不同或是其他之級。 -9- (6) (6)1284410 此處所述之技術可使用在其管線包括與圖3所示不同 或是額外管線級之處理器。例如，管線3 00之其他實施例 可包括對於旋轉、擴展、例外偵測等之管線級。此外， IPIC型（外顯平行指令計算）處理器可包括相較於包括 在指令集中具有可變長度指令之處理器管線中爲不同之管 線級，像是字元線級、架構重新命名級等。且，某些處理 器可不包括解碼級 3 06以將指令解碼爲微操作（microoperation) 〇 圖4與圖5展示在執行指令期間，經由管線3 00之各 種資料路徑。某些此些路徑可構成效能決定資料回路。例 如，圖4所示係在執行載入指令時，載入存取資料路徑 420可在執行管線級313之期間而由載入/儲存執行單元 (未顯示）而至資料快取記億體3 65·此載入存取資料路徑 420係爲效能決定回路，因爲軟體碼中之資料相依固有存 取，即，某些之後的指令無法執行，直到之前載入指令自 記憶體存取之後而才使之後的指令有效。 同樣的，其他效能決定回路可在處理器之指令執行期 間發生。例如，圖5展示一排程執行資料路徑5 2 0亦爲一 效能決定回路。再次的，此排程執行資料路徑52 0可爲效 能決定回路，因爲軟體碼之資料相依固有（inherent )， 即，某些指令（顧客）無法執行直到之前指令（生產者） 已經計算出一由顧客指令所要使用之暫存器値。 像是例如圖1、圖2所個別表示之實施例]00、200 之多晶粒處理器可在多數個晶粒之間被分割，使得效能決 -10- (7) 1284410 定資料路徑被縮短。例如，載入存取路徑420以及排程執 行路徑（分別爲圖與圖5所示）可藉由對於在第一與第二 面對面晶粒之間之處理器邏輯予以明斷的分割與配置而縮 短。 圖7展示，例如，一取樣標度處理器電路圖，其中處 理器之邏輯係設置於單一晶粒7 0 0中。圖7展示圖4與圖 5分別所示之資料路徑420、520.該載入存取資料路徑420 在一般目的暫存器檔案702開始而進行至在邏輯執行單位 區塊（704 )之載入/儲存執行單位，而進入至資料快取記 憶體706,以得到載入資料。該穿過執行單位邏輯704以到 達資料快取記憶體7 0 6之時間延遲係以標號7 3 2表示。一 旦該載入資料由該資料快取記億體706取得，該資料回到 執行邏輯704之前端。該由資料快取記憶體706至執行邏 輯7 04之前端而得到所要載入資料之時間延遲係以參考標 號730表示。 關於排程執行資料路徑5 2 0，圖7係展示在相同標度 處理器邏輯7〇〇上之此路徑520.圖展示對於此路徑520之 資料係開始自排程邏輯708,經過該一般目的暫存器檔案 702,執行邏輯704,資料快取記憶體706,而回到該排程邏輯 708 〇 圖8展示像是圖7所示之取樣處理器邏輯之處理器邏 輯之至少一實施例，其在兩個分離晶粒8 02、8 04之間被 配置。雖然該邏輯之部分配置係如圖所示，應知該圖8之 目的只在表示處理器之指令處理邏輯可在兩個或是更多晶 -11 - (8) (8)1284410 粒之間被分離。如圖8在第一晶粒8 02與第二晶粒8 04之 間的處理器邏輯之特殊配置應非視爲一種限制。 將在兩個晶粒8 02、804之間之處理器邏輯分離之至 少一配置方式可設計爲例如一改善功率密度之考量。即， 處理器一般係設計爲達成每個區域之電流値爲小於等於一 預設起始値。一相對高功率密度區需要一相對大量之電 流。藉由將高功率密度區之邏輯部分配置至第一晶粒，而 高功率密度區之邏輯之其他部分配置至第二晶粒，而可緩 和對於該區之實施上之限制，而產生一較低之功率密度設 計。此對於高功率密度區之邏輯之分割以減少覆蓋區並減 少其功率消耗只是圖8所示堆疊方式之一個優點。如以下 所要描述者，亦可由該方式而得到如下之優點。 圖8展示出圖7之標度處理器晶粒700之指令處理邏 輯可經分割使得執行邏輯7 0 4被分割爲第一晶粒8 0 2而資 料快取記憶體706被分割爲第二晶粒804.該執行邏輯704 可設置在第一晶粒802之前側，而該資料快取記億體706 可設置在第二晶粒804之後側。該資料快取記憶體邏輯 706與執行邏輯7〇4可被進一步分割，使得當第一晶粒 8 02被堆疊至第二晶粒8〇4之頂部時，該資料快取記憶體 806與執行邏輯704重疊。此時，該邏輯可經分割使得當 兩個晶粒8 02、8 04被堆疊時，資料快取記憶體706之前 端830與執行邏輯7〇4之前端“ο重疊。 標度處理器邏輯之進一步分割係如圖8所示。例如， S亥哲Μ呈邏輯7 08 (圖7所示）已經被分割爲兩個邏輯部分 -12- 1284410
7 0 8 a與708b，其經配置爲分離晶粒。此外，圖8展示一 3快取記憶體可在兩個晶粒之間被分割爲記億體控制器 (”mem”）、L2快取記憶體、解退邏輯（” r et ”）、整數暫 存器檔案（"ireg”）、浮點暫存器檔案（’’freg”）、輸入 輸出邏輯（’’I/O")、取得邏輯（’’fetch”）、浮點執行邏 輯（”fp”）、以及指令佇列邏輯（”iq”）。 參考圖9,在圖4與圖7所示用於載入存取回路420之 新資料路徑420a在該多晶粒方式（圖8所示）下而較短 以及較有效率。特別是，圖9展示載入存取資料路徑420 之一實施例，其中處理器之邏輯部分被分離，使得第二晶 粒9 04之資料快取記憶體706與第一晶粒902之執行邏輯 部分7 04重疊，使得資料快取記憶體7 〇 6之前端緣8 3 0與 執行邏輯部分704之前端緣820重疊。（雖未顯示於圖9 中’對於熟知此技藝者應知該一般目的暫存器檔案7 0 2亦 可在兩個晶粒9 0 2、9 0 4之間而分離，如圖8之例子所 示）。 圖9係展示出：該新載入存取資料路徑420a之更爲 有效率係在於在載入資料由該資料快取記億體7〇6取得之 後’該資料不需要沿著執行邏輯部分7 〇 4之整個長度而傳 送至該執行邏輯部分7〇4之前端緣820.相反的，該資料可 經由導電之內晶粒（intra-die )介面275而傳送至該執行 邏輯部分7〇4之前端緣8 2 0·依此，資料不需要花時間而通 過執行邏輯部分704,而因此可減少或避免由資料快取記憶 體7 06而至執行邏輯部分704之前端（圖7之標號73〇 ) (10) (10)1284410 以得到所要載入資料所造成之時間延遲。同樣的時間延遲 減少亦可由圖7標號7 3 2所示之資料路徑部分而實施。 圖9所示之實施例除了上述時序有效化之外，亦提供 可觀的熱管理效能。即，對於至少某些處理器實施例，在 執行邏輯704之執行單元係表示相對”熱”之邏輯區塊。 即’其具有相當可觀的內部電晶體切換，而因此較其他區 塊爲熱。相反的，對於至少某些實施例，資料快取記憶體 706係爲相對”冷”之邏輯區塊，其將不產生如”熱”區塊如 此多之熱。於是，在圖9之實施例具有將”熱”區塊與”冷” 區塊堆疊之優點，使得其至少部分重疊。此熱/冷堆疊可 最小化致命之熱效應，否則其會堆疊”熱”區塊於多晶粒處 理器而使其相互重疊。即，該冷區塊可有效的被使用爲散 熱槽以將熱自該熱區塊散去。 圖10係展示將排程邏輯708分個爲兩個部分708a、 70 8b，其被配置於不同晶粒1 002、1 004之每個部分亦可 達到對於圖5與圖7所示之排程執行資料路徑5 20之有效 率化。圖10展示出該新排程執行資料路徑資料520a亦可 經由內晶粒介面2 75而達到晶粒對晶粒通訊之效能化。每 個內晶粒通訊只關聯於經由以相重疊之邏輯元件708a、 70 8 b之間之介面對介面而通訊下之時間消耗。 圖Π展示被分割之多晶粒處理器1 1 〇〇之實施例，其 執行管線300 (圖3亦可見）之級3 02、3 04、3 06、3 08、 312、313、314之邏輯部分被配至在兩個晶粒1102、Π04 之間。管線級之邏輯部分被配至在兩個晶粒1 1 02、1 1 04 -14- (11) 1284410 之間，使得管線之通訊經由晶粒對晶粒介面2 75而第一晶 粒1102與第二晶粒1104之間而遵循一曲折路徑1106,以 存取該管線狀態邏輯之所配置部分。此類型之配置在某些 實施例中具有優點，因爲沿著曲折路徑之晶粒對晶粒通訊 由與可減少路徑長度而可更有效率而因此可增進效能。 此外，圖1 1展示出多晶粒處理器之至少一實施例 1 100可包括I/O塊狀212以及散熱槽2 10 (如上述）。 圖12展示多晶粒處理器之至少一實施例，其中標度 平面底1 200之陣列1 208被分割並配置在兩個晶粒 1 202、1 204之間。該陣列1 208可以是任何陣列，包括一 般目的暫存器檔案、快取記憶體、浮點暫存器檔案、或是 微型碼ROM (唯讃記憶體）。圖12展示出該陣列可被分 割爲第一部分1208a以及第二部分1208b，其每個被配置 至不同晶粒1202、1204·當兩個晶粒1202、1204被堆疊 時’該兩個邏輯部分1208a、1208b可被至少部分重疊。 依此，該陣列存取時間可被減少，因爲其係藉由使用晶粒 對晶粒介面（圖2之標號2 75 )而實施在被重疊部分 1 208a、1 208b之間的通訊（因爲其陣列之總長度減 少）。此在某些實施例爲其優點，其中該陣列係爲暫存器 檔案陣列以減少在暫存器之間總最差情形之傳送時間。 應知，該兩部分1208a、1208b可（但不是一定）完 全相互重疊。例如，爲了補償潛在在熱效應（其係關聯於 ”熱”處理器邏輯區塊之相互重疊），該重疊部分可被補 償，使得該兩部分1208a、1208b之部分相互重疊。 -15- (12) (12)1284410 圖1 3展示多晶粒處理器電路架構之至少一其他實施 例。圖1 3展示出標度處理器1 3 0 0之一平面底係包括：整 數執行單元1 3 0 6、載入/儲存執行單元1 3 0 8、以及浮點執 行單元1310.該執行單兀邏輯部分1306、1308以及1310 可被配置在兩個晶粒1 3 02與1 3 04之前側之間。圖1 3展 示出該執行單位邏輯區塊1 3 06、1 3 0 8、1310可被配置使 得該整數執行單元1 3 06與載入/儲存執行單元1 3 08被配 置至第一晶粒1 3 02,而浮點執行單元1310可被配置至第二 晶粒1 3 04,使得其在當第一晶粒1 3 02與第二晶粒1 3 04重 疊時而相互至少部分重疊。此類型之配置在某些實施例之 優點在於將執行單元 1 3 06、1 3 0 8與 1310在兩晶粒 1 3 02、1 3 04之間分離可使執行單元之電晶體密度多至兩 倍，因此而減少路徑長度延遲而增進效能。 圖1 4展示多晶粒處理器電路架構之至少一實施例。 圖14展示出標度處理器1 400之平面底包括排程邏輯 1 40 8.該排程邏輯1 40 8可被分割爲兩個邏輯部分1 40 8a以 及1 408 b。該排程邏輯1 4 08可例如被分割爲算數排程部 分〗4〇8a以及記憶體請求排程部分1 408b。該兩個邏輯部 分l4〇8a與M08b可分給在第一晶粒1 402與第二晶粒 1 4 0 4之間而被分割，使得其在當第一晶粒1 4 0 2與第二晶 粒1 404堆疊時而至少相互部分重疊。此重疊部分可經合 作完成排程下之操作而對於指令執行。此類型之配置在某 些實施例之優點在於排程邏輯1 4 0 8之信號頻寬可增加。 於是，其藉由允許在排程部分1 4 0 8 a、1 4 0 8 b之間同步傳 -16- (13) 1284410 送超過一個信號而增進效能。 圖1 5展示多晶粒處理器之電路架構之3 例。圖15展示出之標度處理器1 500之平面J| 執行邏輯部分1 5 0 8 .該浮點執行邏輯1 5 0 8可相 部分1 5 0 8 a以及1 5 0 8 b。該邏輯1 5 0 8可例$[ 非SIMD (單指令多資料）浮點執行邏輯部分 SIMD浮點執行邏輯部分1 5 08b。該兩個邏_ 以及1 5 0 8b可分別在第一晶粒1 5 02以及第二j 間被分割，使得其在當第一晶粒1 5 02以及第 被堆疊時相互至少部分重疊。此類型之配置在 之優點在於（如上述）增加電晶體密度並增加 圖1 6展示多晶粒處理器之至少另一實施彳 示出標度處理器1 600之平面底部分係包括位 該位址產生邏輯1 608可被分割爲兩個邏輯部 及1608b。該兩個邏輯部分1608a以及1608b 一晶粒1 602以及第二晶粒1 604之間被分割， 一晶粒1 602與第二晶粒1 604被堆疊時而相互 疊。再次，此類型配置在某些實施例之優點 述）增加電晶體密度以及增加信號頻寬。 圖8至1 6展示多晶粒處理器之各種實施 處理器之指令處理留級係配置在兩個晶粒之間 係提供作爲圖式目的而非限制。例如，對於任 多個特定之分割且或配置實施例（圖8至16 獨實施或是與其他實施例而結合。即，在單個 【少另一實施 £係包括浮點 泛分割爲兩個 ]被分割爲一 1 5 0 8 a以及 ，部分1 508a 晶粒1 5 04之 —晶粒1 5 0 4 :某些實施例 信號頻寬。 列。圖16展 址產生1 6 0 8 分 1 6 0 8 a以 係分別在第 使得在當第 .至少部分重 在於（如上 例，其中該 ，此實施例 何一個或是 所示）可單 多晶粒處理 -17- (14) (14)1284410 器中，圖9所示之分割可與圖12、13、14、15且/或16 所示之分割一起實施。 例如，雖然所示實施例係爲兩個晶粒之處理器，而每 個具有處理器之邏輯部分設置其上，該處理器之流即可在 多數個晶粒之間而被分割。例如，面對面之晶粒可重疊使 得第一頂部晶粒之部分與第二頂部之晶粒部分重疊一第三 底部晶粒。在多晶粒上之被分割邏輯部分（不論有幾個） 經合作操作而執行一個或是多個指令。 即，如此處所述，配置至個別多晶粒之邏輯部分可執 行關聯於一個指令之一個或是多個指令操作。該些邏輯部 分合作完成執行操作，像是執行管線所示之此些操作（例 如圖3之取樣管線300所示）。此些指令操作可包括（但 非限制）位址產生、指令指標產生、取得指令、將指令解 碼爲微型操作、重新命名暫存器以刪除特定類型之資料相 依性、分配、排程、執行以及解退。如此，該執行操作可 包括子指令階層工作，回應於指令而執行。 該邏輯部分可在該多個晶粒之間配置使得特定功能分 開。即，位址產生單元邏輯可被分成第一部分以及第二部 分，而該第一部分係配置給第一晶粒而第二部分配置給第 二晶粒。該第一與第二邏輯部分可被至少部分重疊而可相 互結合而合作執行位址產生單元。同樣的’排程單位可被 分開爲像是一般目的暫存器檔案、快取記憶體、浮點暫存 器檔案或是微型記憶體陣列等之陣列。 記億體控制器可可被分開爲快取記億體、翻譯檢視 -18- (15) 1284410 (lookaside )緩衝、解碼邏輯、重新命名邏輯、取得邏 輯、解退邏輯、以及浮點執行單元邏輯。 如上述，邏輯部分亦可被配置使得更精確的分開邏輯 區塊，對於接續管線級之完好邏輯區塊被配置在處理器之 多數個晶粒之間。對於管線級之此邏輯配置可經由晶粒對 晶粒介面275而產生曲折通訊路徑1 106 (圖1 1所示）。 關聯於執行管線之執行級之執行操作可進一步藉由執 行單元而包括算術指令碼，像是整數或是浮點指令碼。如 此處所使用者，所謂”指令”係指構成任何其可被執行單元 (像是浮點執行單元、算術邏輯單元、或是載入/儲存單 元）所瞭解以及執行之工作單元。 關聯於執行管線級之執行操作亦可藉由執行單元而包 括記憶體指令碼之執行，像是記憶體讀取或是記憶體寫入 指令碼。 上述所揭示者係多晶粒處理器之所選擇實施例。像此 處所述之多晶粒處理器1702可使用在像是圖1 7所述之處 理系統1 7 〇 0中。系統1 7 0 0可被使用爲例如執行指令集中 之一個或是多個指令。對於揭示爲目的，處理系統包括具 有像是例如：數位信號處理器（DSP )、微控制器、應用 特定積體電路（ASIC )或是微處理器等之處理器之處理 系統，其中此處理器係爲如上述實施例所述之多晶粒處理 器。該處理系統 1 700 係表示根據 Itanium®以及 Itanium®2 微處理 器以及 Pentium® ， Pentiu m®Pro5 Pentium® II，Pen tiinri®III ’ Pentium®4 微處 -19- (16) (16)1284410 理器之處理系統，所有其皆爲Intel公司所生產。亦可使 用具有系統（包括具有微處理器之個人電腦（PC )、工 作站、特人數位助理以及其他手持裝置、機上盒等）。系 統1 7 0 0之至少一實施例可執行微軟公司所生產之 Windows(註冊商標）之作業系統版本，雖然亦可使用其他 作業系統以及繪圖使用者介面。 處理系統1 700包括一記憶體系統1 705以及處理器 1 702·記億體系統1 705可儲存指令1 740以及資料1741以 控制處理器之操作。記憶體系統1 705係作爲記憶體之一 般表示而可包括各種形式之記憶體像是硬碟、CD-ROM、 隨機存取記憶體（RAM )、動態隨機存取記憶體 (DRAM )、靜態隨機存取記憶體（SRAM )、快閃記憶 體以及相關電路。 記憶體系統1 705可儲存指令1 740且/或資料1741， 其係以由處理器1 702所執行之資料信號而表示。 處理系統1 700包括一介面部分1 704.在非爲介於處理 器1 702之第一晶粒102以及第二晶粒1〇4之間之晶粒對 晶粒介面2 7 5,該介面部分1 7 04可耦合至一只有一個或是 兩個之晶粒102、104·介面部分1 704係爲產生介於處理器 1 702以及系統1 700之其他構件之間之相互構件信號。例 如，介面部分1 7 0 4可產生介於處理器1 7 0 2以及記憶體系 統1 70 5之間的相互構件信號。例如，介面部分17〇4可產 生介於處理器1 702以及記億體系統1 7 05之間的信號，以 執行像是對於記憶體之資料取得讀取操作或是資料之寫人 -20- (17) 1284410 至記憶體等之記憶體交易。該介面部分1 704亦可在處理 器1 702以及其他系統構件1 707 (像是RF單元、鍵盤、 外部記憶體裝置、監視器、滑鼠等）之間產生信號。 在之前的描述中，係揭示對於多晶粒處理器之裝置以 及系統之各種特徵。爲了解釋之目的，係提供特定標號、 例子、系統以及架構以提供更爲完整之瞭解。人，對於熟 知此技藝者可在無該特定細節下而實施該所述之裝置以及 系統。對於熟知此技藝者應知該改變以及修改可在不離開 本發明之較廣視界下而實施。雖然本發明之特定實施例已 經展示以及描述，以下所附之申請專利範圍係爲包含在本 發明真實範圍下之所有此修改以及改變的範圍中。 ) 【圖式簡單說明】 本發明可參考以下附圖而更容易瞭解，其中類似元件 以相同標號表示。此些附圖並非用以限制，而係展示本發 明中將處理器之邏輯部分分割於多數個晶粒之間之多晶粒 處理之系統以及裝置之選擇實施例。 圖1係多晶粒處理器之至少一實施例之區塊圖。 圖2係該多晶粒處理器之至少一實施例之進一步細節 之區塊圖。 圖3係所展示指令執行管線之至少一實施例之資料流 程圖。 圖4係展示載入存取資料路徑之資料流。 圖5係排程執行資料路徑之資料流之圖。 -21 - (18) (18)1284410 圖6係在多晶粒之一側上之導電元件之區塊圖。 圖7係圖形標度之單一晶粒處理器之邏輯之取樣標度 平面圖之區塊圖。 圖8係展示在兩個面對面堆疊式晶粒之間圖7所示之 邏輯之分割與配置之至少一實施例之區塊圖。 圖9係多晶粒處理器之至少一實施例之減少長度載入 存取資料路徑之平面圖。 圖1 〇係多晶粒處理器之至少一實施例之減少長度排 程執行資料路徑之平面圖。 圖1 1係根據至少一實施例之介於兩個前側對前側堆 疊式晶粒之間被分割之處理器邏輯區塊之間之曲折資料路 徑之區塊圖。 圖1 2係介於兩個前側對前側堆疊式晶粒之間被分割 之經分開陣列之至少一實施例之區塊圖。 圖1 3係介於兩個前側對前側堆疊式晶粒之間被分割 之經分開執行邏輯之至少一實施例之區塊圖。 圖1 4係介於兩個前側對前側堆疊式晶粒之間被分割 之經分離排程邏輯之至少一實施例之區塊圖。 圖1 5係介於兩個前側對前側堆疊式晶粒之間被分割 之經分離浮點執行邏輯之至少一實施例之區塊圖。 圖1 6係介於兩個前側對前側堆疊式晶粒之間被分割 之經分離位置產生邏輯之至少一實施例之區塊圖。 圖1 7係包括一多晶粒處理器之處理系統之至少一實 施例之區塊圖。 -22- (19) 1284410 【主要元件符號說明】 100 多晶粒處理器核心 1002 晶粒 1004 晶粒 1 02 第一晶粒 104 第—^晶粒 106 導電元件 108 導電元件 1100 多晶粒處理器 1102 晶粒 1104 晶粒 1200 平面底 1202 晶粒 1204 晶粒 120 8 陣歹ϋ 1 208a 第一部分 1 208b 第二部分 1300 標度處理器 1302 晶粒 ]304 晶粒 1306 執行單元邏輯部分 1308 載入/儲存執行單元 13 10 浮點執行單元 1400 標度處理器
-23- 1284410 (20) 1402 第一晶粒 1404 第二晶粒 1408 排程邏輯 1 408a 算術排程部分 1 408b 記憶體請求排程部分 1500 標度處理器 1502 第一晶粒 1504 第二晶粒 1508 浮點執行邏輯部分 1 5 08a 非SIMD浮點執行邏輯 1 5 08b SIMD浮點執行邏輯 1600 標度處理器 1602 第一晶粒 1604 第二晶粒 1608 位址產生 1 608a 邏輯部分 1 608b 邏輯部分 1700 處理系統 1702 處理器 1704 介面部分 1705 記憶體系統/ 1707 系統構件 1 740 指令 17 41 資料
-24- 1284410 (21) 1750 記憶體系統 200 處理器 203 主動矽層 205 主動矽層 2 10 散熱槽 2 12 I/O塊狀 214 金屬層 2 16 金屬層 220 非主動塊狀矽 230 塊狀矽 230 非主動矽層 233 通道 275 晶粒對晶粒介面 300 取樣管線 302 指令指標產生 304 指令取得 306 指令解碼 308 暫存器重新命名 3 12 排程 3 13 執行 3 14 指令解退 365 資料快取記憶體 602 晶粒 604 晶粒
-25- 1284410 (22) 606 周邊區 6 0 6a 晶粒 608 中央區 60 8 a 晶粒 700 標度處理器邏輯 702 一般目的暫存器檔案 704 執行邏輯 706 資料快取記憶體 708 排程邏輯 708a 邏輯元件 708b 邏輯部分 802 第一晶粒 804 第—< 晶粒 820 前端緣 830 前端緣 902 第一晶粒 904 第一晶粒
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Claims (1)

  1. 十、申請專利範圍 附件2A:第93 1 365 74號專利申請案 中文申請專利範圍替換本 民國95年9月 18日修正 1· 一種半導體裝置，包含： 一第一晶粒，具有一第一前側以及一第一後側’該第 一晶粒包含一第一邏輯部分； 一第二晶粒，具有一第二前側以及一第二後側，該第 二晶粒包含一第二邏輯部分； 該第一與第二晶粒係以其前側相互對向而相互耦合一 起； 其中該第一邏輯部分以及該二邏輯部分係合作而執行 一指令。 2·如申請專利範圍第1項之半導體裝置，其中 該第一與第二晶粒係進一步耦合，使得第一邏輯部分 以及第二邏輯部分至少部分重疊。 3·如申請專利範圍第1項之半導體裝置，其中該合 作而執行一指令係進一步爲回應於指令而合作完成子指令 層級工作。 4 ·如申請專利範圍第丨項之半導體裝置，進一步包 含： 介於第一與第二晶粒之對向前側之間的一導電相互晶 粒間介面。 5 ·如申請專利範圍第4項之半導體裝置，其中該相 1284410 互晶粒間介面係設置於該第一晶粒之前側之子集合以及該 第二晶粒之前側之子集合之間。 6. 如申請專利範圍第5項之半導體裝置，其中：該 第一晶粒之前側之子集合係爲中央區。 7. 如申請專利範圍第5項之半導體裝置’其中··該 第一*晶粒之側之子集合係爲中央區。 8. 如申請專利範圍第5項之半導體裝置，其中··該 第一晶粒之前側之子集合係爲周邊區。 9. 如申請專利範圍第5項之半導體裝置’其中：該 第二晶粒之前側之子集合係爲周邊區。 10. 如申請專利範圍第4項之半導體裝置’進一步包 含：一介面部分，該介面部分係被合作的耦合至該第一邏 輯部分以及該第二邏輯部分之至少之一以產生介於處理器 與一構件之間的構件間信號。 11·如申請專利範圍第10項之半導體裝置，其中： 該介面部分係耦合至該第一晶粒。 12.如申請專利範圔第1〇項之半導體裝置，其中： 該構件係爲記憶體系統。 1 3 ·如申請專利範圍第1項之半導體裝置，其中：該 第一邏輯部分以及該第二邏輯部分係集合地形成位址產生 邏輯。 1 4 ·如申請專利範圍第丨項之半導體裝置，其中：該 第一邏輯部分以及該第二邏輯部分集合地形成排程邏輯。 1 5 ·如申請專利範圍第1 4項之半導體裝置，其中： -2 - 1284410 該第一邏輯部分包含算術邏輯，且其中該第二邏輯部分包 含記憶體請求排程邏輯。 16·如申請專利範圍第1項之半導體裝置，其中：該 第一邏輯部分包含陣列之第一部分而其中該第二邏輯部分 包含陣列之第二部分。 17.如申請專利範圍第16項之半導體裝置，其中： 該陣列係爲暫存器檔案陣列。 1 8 ·如申請專利範圍第1 6項之半導體裝置，其中： 該陣列係爲微型碼記憶體陣列。 19·如申請專利範圍第1項之半導體裝置，其中··該 第一邏輯部分包含一熱邏輯區塊，而該第二邏輯部分包含 一冷邏輯區塊。 2〇·如申請專利範圍第1 9項之半導體裝置，其中： 該第一邏輯部分與該第二邏輯部分至少部分重疊。 21·如申請專利範圍第1 9項之半導體裝置，其中： 該第一邏輯部分進一步包含一執行單元，而其中該第二邏 輯部分進一步包含一資料快取記憶體。 2 2.如申請專利範圍第1項之半導體裝置，其中：該 第一邏輯部分包含一第一執行單元，而該第二邏輯部分包 含一第二執行單元。 23·如申請專利範圍第22項之半導體裝置，其中： 該第一執行單元包含一整數執行單元，而該第二執行單元 包含一浮點執行單元。 24*如申請專利範圍第22項之半導體裝置，其中： -3- 1284410 該第一執行單元包含浮點執行單元，而該第二執行單元包 含一單指令多資料（SIMD )執行單元。 25. 如申請專利範圍第1項之半導體裝置，其中··該 第一邏輯部分係設置在該第一晶粒之前側上。 26. 如申請專利範圍第1項之半導體裝置，其中··該 第二邏輯部分係設置在該第二晶粒之前側上。 27·如申請專利範圍第1項之半導體裝置，其中： 該第一邏輯部分包含執行第一管線級之邏輯以執行該 指令；以及 該第二邏輯部分包含執行第二管線級之邏輯以執行該 指令。 28.如申請專利範圍第27項之半導體裝置，其中： 額外管線級之邏輯區塊係設置在該第一與第二晶粒之 上以使該管線之信號路徑遵從介於該第一與第二晶粒之間 的曲折路徑。 29· —種處理器，包含： 在第一晶粒上的一第一分割； 在第二晶粒上的一第二分割；以及 一執行邏輯，以使該第一分割與該第二分割執行關聯 於一指令之執行操作。 3 0·如申請專利範圍第29項之處理器，其中：該執 行操作進一步包含一排程操作。 31·如申請專利範圍第29項之處理器，其中：該執 行操作進~步包含一位址產生操作。 -4- 1284410 3 2.如申請專利範圍第2 9項之處理器，其中：回應 於該指令，該執行邏輯進一步啓動第一晶粒上之分割以啓 動關聯於該指令之第二執行操作’且啓動對於該第二晶粒 上之分割而執行關聯於該指令之第三執行操作。 3 3.如申請專利範圍第32項之處理器，其中：該第 二執行操作進一步包含關聯於指令管線之執行級之操作。 3 4.如申請專利範圍第3 2項之處理器，其中：該第 二執行操作進一步包含一指令指標產生操作。 3 5.如申請專利範圍第29項之處理器，其中：該執 行操作進一步包含一指令取得操作。 3 6.如申請專利範圍第29項之處理器，其中：該執 行操作進一步包含一解碼操作。 3 7.如申請專利範圍第29項之處理器，其中：該執 行操作進一步包含一重新命名操作。 38. 如申請專利範圍第2 9項之處理器，其中：該執 行操作進一步包含一解退操作。 39. —種半導體裝置，包含： 第一晶粒，包含：一執行單元；與第一陣列部分；以 及 第二晶粒，包含：一第二陣列部分，藉由晶粒對晶粒 耦合而耦合至該第一暫存器檔案部分’以結合該第一陣列 部分而以陣列而合作操作。 40. 如申請專利範圍第39項之半導體裝置，其中： 該第一晶粒，進一步包含一第一排成部分；以及 1284410 該第二晶粒，進一步包含一以晶粒對晶粒耦合之方式 而鍋合至該第一排程部分之第二排程部分，而以與該第一 排程部分結合而作爲排程單元而合作操作。 41·如申請專利範圍第39項之半導體裝置，其中·· 該第一晶粒進一步包含一第一位址產生部分；以及該 第二晶粒，進一步包含一第二位址產生部分； 其中該第一位址產生部分耦合至該第二位址產生部 分’而以與第二位址產生部分結合而作爲位址產生單元而 合作操作。 42.如申請專利範圍第39項之半導體裝置，其中： 該陣列係爲暫存器檔案。 43 ·如申請專利範圍第3 9項之半導體裝置，其中： 該陣列係爲微型碼陣列。 44. 如申請專利範圍第39項之半導體裝置，其中： 一微型處理器包含具有該第一分割之該第一晶粒以及具有 該第二分割之第二晶粒，以及置於該第一晶粒上之介面， 以及進一步其中該裝置係爲一包含以下之系統： 一記憶體，耦合至該微處理器之介面部分，該記憶體 係儲存一指令，該指令在由該微處理器執行時會造成該微 處理器啓動在該第一晶粒上之該第一分割以及在該第二晶 粒上之第二分割。 45. 如申請專利範圍第39項之半導體裝置，進一步 包含··一額外系統構件，其包含一 RF單元。 46·如申請專利範圍第1項之半導體裝置，其中：該 -6 - 1284410 第一邏輯部分包含一低能量密度區且該第二邏輯部分包含 一高能量密度區。 47.如申請專利範圍第46項之半導體裝置，其中： 該第一邏輯部分與該第二邏輯部分至少部分重疊。
    1284410
    附件3A: 第 93136574號專利申請案 中文圖式替換本 民國95年9月18日修正 846055 IB
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