JPH04196159A - 半導体装置 - Google Patents
半導体装置Info
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- JPH04196159A JPH04196159A JP32210790A JP32210790A JPH04196159A JP H04196159 A JPH04196159 A JP H04196159A JP 32210790 A JP32210790 A JP 32210790A JP 32210790 A JP32210790 A JP 32210790A JP H04196159 A JPH04196159 A JP H04196159A
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- 230000010354 integration Effects 0.000 abstract description 5
- 230000008054 signal transmission Effects 0.000 abstract 1
- 238000000034 method Methods 0.000 description 11
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- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
本発明は、半導体装置に係り、特に、半導体からなるチ
ップ上に多数の集積回路が形成されている大規模集積回
路（ＬＳＩ）に適用するのに好適な、半導体装置に関す
る。
ップ上に多数の集積回路が形成されている大規模集積回
路（ＬＳＩ）に適用するのに好適な、半導体装置に関す
る。
一般に、ＬＳＩ等の半導体装置は、半導体からなるチッ
プ上に多数の種々の回路が構成されており、この回路が
半導体装置に要求される機能を果すものである。 このような半導体装置を、種々の制御・処理を行うシス
テムに利用する場合、該システムが要求する回路が１つ
のチップ上に構成できるものであれば問題は生じないが
、大規模な回路を構成しようとする場合等には、チップ
上の構成要素の関係から１つのチップでは足りず、２つ
のチップで所望回路を構成する必要がある。半導体装置
には、小型化の要請があるため、このような２つのチッ
プで構成される回路をより小型化すべく１チツプ化する
ことか要求される。 従来、通常の２チツプで構成する回路を１チツプ上で構
成するときには、例えば８図に示すように通常のチップ
２つ分に相当するようにチップを二次元的に拡張する、
即ち、面積を約２倍に拡大する方法がとられていた。
プ上に多数の種々の回路が構成されており、この回路が
半導体装置に要求される機能を果すものである。 このような半導体装置を、種々の制御・処理を行うシス
テムに利用する場合、該システムが要求する回路が１つ
のチップ上に構成できるものであれば問題は生じないが
、大規模な回路を構成しようとする場合等には、チップ
上の構成要素の関係から１つのチップでは足りず、２つ
のチップで所望回路を構成する必要がある。半導体装置
には、小型化の要請があるため、このような２つのチッ
プで構成される回路をより小型化すべく１チツプ化する
ことか要求される。 従来、通常の２チツプで構成する回路を１チツプ上で構
成するときには、例えば８図に示すように通常のチップ
２つ分に相当するようにチップを二次元的に拡張する、
即ち、面積を約２倍に拡大する方法がとられていた。
しかしながら、前記従来のようにチップ面積を拡大して
１チツプ上に回路を構成しようとすると、チップ上の面
積に結局無駄な部分が生じるため、１チツプ化する利点
を余り得られず、高密度化、高集積化の要請に応じえ無
い・という問題点がある。 本発明は、前記従来の問題点を解消すべくなされたもの
で、２つのチップて構成するべき回路を、チップ面積を
二次元的に拡大することなく構成することができる半導
体装置を提供することを課題とする。
１チツプ上に回路を構成しようとすると、チップ上の面
積に結局無駄な部分が生じるため、１チツプ化する利点
を余り得られず、高密度化、高集積化の要請に応じえ無
い・という問題点がある。 本発明は、前記従来の問題点を解消すべくなされたもの
で、２つのチップて構成するべき回路を、チップ面積を
二次元的に拡大することなく構成することができる半導
体装置を提供することを課題とする。
本発明は、半導体からなるチップ上に回路か形成されて
いる半導体装置において、チップ平面が対向するように
重ねられた２つのチップと、各チップ間に設けられて、
各チップを用いて所望の回路を構成するように、各チッ
プに形成された回路同士をチップ重なり方向に接続する
ための手段とを備えたことにより、前記課題を解決する
ものである。
いる半導体装置において、チップ平面が対向するように
重ねられた２つのチップと、各チップ間に設けられて、
各チップを用いて所望の回路を構成するように、各チッ
プに形成された回路同士をチップ重なり方向に接続する
ための手段とを備えたことにより、前記課題を解決する
ものである。
発明者は、半導体装置において、２つのチップで回路を
構成しなければならない場合において、前記第８図に示
す従来例めように、平面的な面積を２次元的に拡大する
ことなくこのような回路をチップ上に構成するべく種々
の検討を行った。 そこで、発明者は例えば第１図に示すように２枚のチッ
プを積層化することを着想しな。 しかしながら、単に積層化したたけでは各チップ間を接
続する配線が煩雑となり、デツプ面積が縮小できてもそ
の配線の煩雑さが実用化の障害になる。 このため、その積層されたチップの間に各チップに形成
された回路同士をチップの重なり方向に接続するための
手段を設けることにしな。 従って、回路規模か拡大しても、チップの平面的な面積
を二次元的に拡大することなく、２つのチップにより所
望の回路を構成することができる。 又、従来の半導体装置ではチップ平面方向、即ちＸ、Ｙ
方向の２方向しか配線を行うことができなかったのに対
して、本発明は、チップを積層化することにより、Ｘ、
Ｙ方向の池、チップの重なり方向即ちＺ方向の３方向の
配線を行う。このＺ方向の配線の利用により、Ｘ、Ｙ方
向の配線では長かった配線を短くすることができ、配線
領域を縮小化できるなめ、チップ面積か更に縮小化し、
半導体装置の集積度を更に向上させることができる。 即ち、Ｚ方向の配線については、例えばチップの中央部
において、各デツプのトランジスタ等の回路間を直接的
に配線できるため配線の短縮化が可能であり、又−チッ
プの周辺部において、配線が容易となるため設計の自由
度が増す、又、２つのチップを別々の素子とすることに
よりチップの小型化を図れる。例えば、プログラマブル
ロジックデバイス（ＰＬＤ）を本発明により構成して、
一方のチップに論理回路群を、他方のチップにスイッチ
ング／ステーション（Ｓ／Ｓ）を設ければＰＬＤ及びＳ
／Ｓ間の配線を最短化することができる。 なお、本発明に関連する技術するとして、多層配線構造
があるが、この多層配線ｗｉ造は配線層を三次元的に構
成しようとするものであるのに対して、本発明はチップ
をチップ平面が対向するように重ねてトランジスタ自体
を三次元的に配置しようとするもので、その構成は大き
く異なる。しかるに、この多層配線構造を本発明半導体
装置に用いれば、より密な構成の配線とすることができ
、半導体装置の更なる小型化が図れる。
構成しなければならない場合において、前記第８図に示
す従来例めように、平面的な面積を２次元的に拡大する
ことなくこのような回路をチップ上に構成するべく種々
の検討を行った。 そこで、発明者は例えば第１図に示すように２枚のチッ
プを積層化することを着想しな。 しかしながら、単に積層化したたけでは各チップ間を接
続する配線が煩雑となり、デツプ面積が縮小できてもそ
の配線の煩雑さが実用化の障害になる。 このため、その積層されたチップの間に各チップに形成
された回路同士をチップの重なり方向に接続するための
手段を設けることにしな。 従って、回路規模か拡大しても、チップの平面的な面積
を二次元的に拡大することなく、２つのチップにより所
望の回路を構成することができる。 又、従来の半導体装置ではチップ平面方向、即ちＸ、Ｙ
方向の２方向しか配線を行うことができなかったのに対
して、本発明は、チップを積層化することにより、Ｘ、
Ｙ方向の池、チップの重なり方向即ちＺ方向の３方向の
配線を行う。このＺ方向の配線の利用により、Ｘ、Ｙ方
向の配線では長かった配線を短くすることができ、配線
領域を縮小化できるなめ、チップ面積か更に縮小化し、
半導体装置の集積度を更に向上させることができる。 即ち、Ｚ方向の配線については、例えばチップの中央部
において、各デツプのトランジスタ等の回路間を直接的
に配線できるため配線の短縮化が可能であり、又−チッ
プの周辺部において、配線が容易となるため設計の自由
度が増す、又、２つのチップを別々の素子とすることに
よりチップの小型化を図れる。例えば、プログラマブル
ロジックデバイス（ＰＬＤ）を本発明により構成して、
一方のチップに論理回路群を、他方のチップにスイッチ
ング／ステーション（Ｓ／Ｓ）を設ければＰＬＤ及びＳ
／Ｓ間の配線を最短化することができる。 なお、本発明に関連する技術するとして、多層配線構造
があるが、この多層配線ｗｉ造は配線層を三次元的に構
成しようとするものであるのに対して、本発明はチップ
をチップ平面が対向するように重ねてトランジスタ自体
を三次元的に配置しようとするもので、その構成は大き
く異なる。しかるに、この多層配線構造を本発明半導体
装置に用いれば、より密な構成の配線とすることができ
、半導体装置の更なる小型化が図れる。
以下、図面を参照して本発明の実施例を詳細に説明する
。 この実施例は、第１図又は第２図に示すように、チップ
平面が対向するように重ねられた２つのチップ（実施例
では上層チップＡ、及び下層チップＢ）を有する半導体
装置のチップである。 該チップを上下方向に分けた状態は第３図に示すように
なり、上層チップＡ及び下層チップＢには、各デツプＡ
及びＢの対向面に回路１０及び】２が構成されている。 前記チップの上層チップＡ及び下層チップＢ間には、当
該チップ上の回路１０及び１２間を接続するだめの接続
部１４Ａ及び１４Ｂと、各チップＩ Ａ及び８間にシ
ールドとして介装して、各チップＡ及びＢの信号間で混
信や干渉が生じるのを防止するための、大地へアースさ
れた導電性シート１６と、当該チップＡ及びＢと外部と
の信号の伝達を行うためのピン端子１８とか備えられて
いる。 前記チップＡは、詳細には、第４図に示すように、下向
きに、例えば３つのＮＡＮＤからなる回路１０が構成さ
れている。当該回路１０は図中符号１４Ａ１〜１４Ａ３
で示す接続部に、チップＢの回路１２と接続するため電
気的に結されている。 前記チップＢは、詳細には、第５図に示すように、上向
きに例えばＮＯＲ，ＮＯＴ、及びフリップフロップ（Ｆ
／Ｆ）からなる回路１２が構成されている。当該回路１
２は、前記チップＡの接続部１４Ａ１〜１４Ａ３に対応
する接続部１４Ｂ１′〜１４Ｂ３′に電気的に結合され
ている。 前記導電性シート１６には、効果的なシールド作用を確
保するべく、例えはアルミニウムや銅等の導電率の高い
材料を用いることができる。 前記接続部１４Ａ及び１４Ｂにおいては、第４図及び第
５図に示すようにチップＡの接続部１４Ａは下向きに形
成され、チップＢの接続部１４Ｂは上向きに形成される
。この接続部１４Ａ、１４Ｂには導電性のパッド、例え
ば寸法１００μｍ×１００μｍのものを用いることがで
きる。 このようなパッドをチップＡ及びＢに形成して接続部１
４Ａ及び１．４Ｂとする際には、例えば第６図に示すよ
うにチップＡ及びチップＢに各々、対向するようにバン
プ２ＯＡ及び２０Ｂか形成されたパッドを設けておき、
当該チップＡ及び８間に導電性シート１６を介装する。 第６図の導電性シート１６には、前記の各パッドに対応
する各位置に窓部２２が設けられており、例えば第７図
に示すように、前記バンプ２ＯＡ及び２０Ｂは各々この
窓部２２を通過して互いに密着して電気的に接続させる
。この場合、前記導電性シート１６にバンプ２ＯＡ及び
２０Ｂか接触しないように接続させる。 このバンプ２ＯＡ及び２０Ｂ間を接続する方法には、種
々の方法をとることができ１、例えはフィルムキャリア
にバンプを形成して用いるフィルムキャリヤ法（ＴＡＢ
法）、バンプ同士を押し付けて圧着する熱圧着法、前記
バンプをはんだバンプとしてチップ等に当接させて接続
するフリップチップ法、導電性接着剤を使用して接着す
る方法、あるいは、超音波振動を加えて接続する超音波
ホンディング法等、種々の周知技術を用いて行うことが
できる。 以上のように、実施例に係る半導体装置のチップは構成
されるため、従来２つのチップで構成するべき回路をチ
ップの平面的な面積を拡大することなく構成することか
できる。 なお、前記実施例においては第１図乃至第７図に示すよ
うなチップで本発明を実施していたが、本発明の技術的
範囲は図のような半導体チップに限定されるものではな
く、要は、２つのチップの平面を対向させて重ね合せて
、且つ、当該各チップ間の回路を接続部によりチップ重
なり方向に接続するものであれば、いかなる態様のチッ
プにも本発明を実施できるものである。
。 この実施例は、第１図又は第２図に示すように、チップ
平面が対向するように重ねられた２つのチップ（実施例
では上層チップＡ、及び下層チップＢ）を有する半導体
装置のチップである。 該チップを上下方向に分けた状態は第３図に示すように
なり、上層チップＡ及び下層チップＢには、各デツプＡ
及びＢの対向面に回路１０及び】２が構成されている。 前記チップの上層チップＡ及び下層チップＢ間には、当
該チップ上の回路１０及び１２間を接続するだめの接続
部１４Ａ及び１４Ｂと、各チップＩ Ａ及び８間にシ
ールドとして介装して、各チップＡ及びＢの信号間で混
信や干渉が生じるのを防止するための、大地へアースさ
れた導電性シート１６と、当該チップＡ及びＢと外部と
の信号の伝達を行うためのピン端子１８とか備えられて
いる。 前記チップＡは、詳細には、第４図に示すように、下向
きに、例えば３つのＮＡＮＤからなる回路１０が構成さ
れている。当該回路１０は図中符号１４Ａ１〜１４Ａ３
で示す接続部に、チップＢの回路１２と接続するため電
気的に結されている。 前記チップＢは、詳細には、第５図に示すように、上向
きに例えばＮＯＲ，ＮＯＴ、及びフリップフロップ（Ｆ
／Ｆ）からなる回路１２が構成されている。当該回路１
２は、前記チップＡの接続部１４Ａ１〜１４Ａ３に対応
する接続部１４Ｂ１′〜１４Ｂ３′に電気的に結合され
ている。 前記導電性シート１６には、効果的なシールド作用を確
保するべく、例えはアルミニウムや銅等の導電率の高い
材料を用いることができる。 前記接続部１４Ａ及び１４Ｂにおいては、第４図及び第
５図に示すようにチップＡの接続部１４Ａは下向きに形
成され、チップＢの接続部１４Ｂは上向きに形成される
。この接続部１４Ａ、１４Ｂには導電性のパッド、例え
ば寸法１００μｍ×１００μｍのものを用いることがで
きる。 このようなパッドをチップＡ及びＢに形成して接続部１
４Ａ及び１．４Ｂとする際には、例えば第６図に示すよ
うにチップＡ及びチップＢに各々、対向するようにバン
プ２ＯＡ及び２０Ｂか形成されたパッドを設けておき、
当該チップＡ及び８間に導電性シート１６を介装する。 第６図の導電性シート１６には、前記の各パッドに対応
する各位置に窓部２２が設けられており、例えば第７図
に示すように、前記バンプ２ＯＡ及び２０Ｂは各々この
窓部２２を通過して互いに密着して電気的に接続させる
。この場合、前記導電性シート１６にバンプ２ＯＡ及び
２０Ｂか接触しないように接続させる。 このバンプ２ＯＡ及び２０Ｂ間を接続する方法には、種
々の方法をとることができ１、例えはフィルムキャリア
にバンプを形成して用いるフィルムキャリヤ法（ＴＡＢ
法）、バンプ同士を押し付けて圧着する熱圧着法、前記
バンプをはんだバンプとしてチップ等に当接させて接続
するフリップチップ法、導電性接着剤を使用して接着す
る方法、あるいは、超音波振動を加えて接続する超音波
ホンディング法等、種々の周知技術を用いて行うことが
できる。 以上のように、実施例に係る半導体装置のチップは構成
されるため、従来２つのチップで構成するべき回路をチ
ップの平面的な面積を拡大することなく構成することか
できる。 なお、前記実施例においては第１図乃至第７図に示すよ
うなチップで本発明を実施していたが、本発明の技術的
範囲は図のような半導体チップに限定されるものではな
く、要は、２つのチップの平面を対向させて重ね合せて
、且つ、当該各チップ間の回路を接続部によりチップ重
なり方向に接続するものであれば、いかなる態様のチッ
プにも本発明を実施できるものである。
以上説明した通り、本発明によれば、回路規模を拡大す
る等の理由で、２チップ分で構成する回路であっても、
チップの平面的な面積を２次元的に拡大することなく当
該回路を構成することができる。従って、半導体装置の
平面構成を拡大することなく集積度を向上させ得るとい
う優れた効果が得られる。
る等の理由で、２チップ分で構成する回路であっても、
チップの平面的な面積を２次元的に拡大することなく当
該回路を構成することができる。従って、半導体装置の
平面構成を拡大することなく集積度を向上させ得るとい
う優れた効果が得られる。
第１図は、本発明の詳細な説明するための、２つのチッ
プを積層した状態例を示す斜視図、第２図は、本発明の
実施例に係るチップが積層された半導体装置の外観構成
を示す斜視図、第３図は、前記実施例を説明するための
、前記半導体装置の各層構成を詳細に示す斜視図、第４
図は、同じく、前記半導体装置のチップＡの平面構成を
詳細に示す平面図、 第５図は、同じく、前記半導体装置のチップＢの平面構
成を詳細に示す平面図、 第６図は、同じく、前記半導体装置の接続部の接続前の
状態を詳細に示す要部斜視図、第７図は、同じく、前記
接続部が接続された状態を詳細に示す要部断面図、 第８図は、従来技術により、２つのチップを１チツプ上
で構成した例を示す斜視図である。 Ａ、Ｂ・・・チップ、 １０・・・チップＡの回路、 １２・・・チップＢの回路、 １４Ａ、１４Ａ１〜】４Ａ３．１．４Ｂ、１４Ｂ１′〜
１４Ｂ３′・・・接続部、１６・・・導電性シート、 １８・・・ピン構造、 ２０Ａ、２０Ｂ・・・バンプ、 ２２・・・窓部。
プを積層した状態例を示す斜視図、第２図は、本発明の
実施例に係るチップが積層された半導体装置の外観構成
を示す斜視図、第３図は、前記実施例を説明するための
、前記半導体装置の各層構成を詳細に示す斜視図、第４
図は、同じく、前記半導体装置のチップＡの平面構成を
詳細に示す平面図、 第５図は、同じく、前記半導体装置のチップＢの平面構
成を詳細に示す平面図、 第６図は、同じく、前記半導体装置の接続部の接続前の
状態を詳細に示す要部斜視図、第７図は、同じく、前記
接続部が接続された状態を詳細に示す要部断面図、 第８図は、従来技術により、２つのチップを１チツプ上
で構成した例を示す斜視図である。 Ａ、Ｂ・・・チップ、 １０・・・チップＡの回路、 １２・・・チップＢの回路、 １４Ａ、１４Ａ１〜】４Ａ３．１．４Ｂ、１４Ｂ１′〜
１４Ｂ３′・・・接続部、１６・・・導電性シート、 １８・・・ピン構造、 ２０Ａ、２０Ｂ・・・バンプ、 ２２・・・窓部。
Claims (1)
- （１）半導体からなるチップ上に回路が形成されている
半導体装置において、 チップ平面が対向するように重ねられた２つのチップと
、 各チップ間に設けられて、各チップを用いて所望の回路
を構成するように、各チップに形成された回路同士をチ
ップ重なり方向に接続するための手段と、 を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32210790A JPH04196159A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32210790A JPH04196159A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04196159A true JPH04196159A (ja) | 1992-07-15 |
Family
ID=18139997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32210790A Pending JPH04196159A (ja) | 1990-11-26 | 1990-11-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04196159A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308258A (ja) * | 2000-04-26 | 2001-11-02 | Sony Corp | 半導体パッケージ及びその製造方法 |
| JP2007514317A (ja) * | 2003-12-16 | 2007-05-31 | インテル コーポレイション | 装置及びプロセッサー |
-
1990
- 1990-11-26 JP JP32210790A patent/JPH04196159A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001308258A (ja) * | 2000-04-26 | 2001-11-02 | Sony Corp | 半導体パッケージ及びその製造方法 |
| JP2007514317A (ja) * | 2003-12-16 | 2007-05-31 | インテル コーポレイション | 装置及びプロセッサー |
| JP2011029663A (ja) * | 2003-12-16 | 2011-02-10 | Intel Corp | 装置及びプロセッサー |
| JP2013258425A (ja) * | 2003-12-16 | 2013-12-26 | Intel Corp | 装置及びプロセッサー |
| US8860199B2 (en) | 2003-12-16 | 2014-10-14 | Intel Corporation | Multi-die processor |
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