TWI279875B - WAT process to avoid wiring defects - Google Patents

Description

1279875 九、發明說明： 【發明所屬之技術領域】 本發明是有關於一種微積體電路製造中的量測方 法，且特別是有關於一種晶圓驗收測試製程之改良的量測 方法，以避免產生導電性突起物缺陷，並改善其上方導電 内連線層之形成，可避免發生蝕刻終止的情形。 【先前技術】 自從半導體元件問世以來，半導體元件的尺寸逐漸地 縮小，因而產生了尺寸更小及元件密度更高的半導體晶 片。當元件持續朝向尺寸縮小與密度增加而發展時，其中 的一個困難點為在於，在較小的關鍵尺寸下仍需形成可靠 的積體電路線路。例如，在電子線路之導電内連線層形成 之後，對其進行電性連續性的量測，來決定元件的可靠性 與積體電路線路的電性連續性。此電性連續性的量測，也 被稱為晶圓驗收測試（wafer acceptance testing ; wat)，用 以快速測定且修正可能會導致電路缺陷的製程變因。 此外’在使用金屬鑲嵌製程於介電層中蝕刻高深寬比 的開口時，會重複發生的問題是難以完全地蝕刻穿過此介 電層’其亦與蝕刻終止的行為有關。蝕刻終止的行為係與 堆積於開口底部的聚合物殘餘有關，其可抵擋穩定的非等 向性钱刻，造成過早停止對該開口深度的蝕刻。隨後形成 的金屬鑲嵌線路之内連線也會因此產生缺陷，並導致電性 傳導路徑斷路而使金屬鑲嵌線路内連線無法再被使用，從 I279875 而對多層半導體元件w良率及元件效能產生不良的影響。 在半導體元件製造技術中，需要一種改良的晶圓驗收 測試方法，不但可改良金屬鑲嵌製程，也可改善多層半導 體元件的良率及效能。 【發明内容】 、因此本發明的目的就是提供一種改良的晶圓驗收測 試方法，不但可改善金屬職製程及多料導體元件的良 率與元件效能，除此之外，還可解決習知技藝的其他缺點。 根據上述及其他的目的，並達到本發明所主張的技術 重點，於下文中詳細描述本發明之實施例。本發明提供一 種形成多層半導體元件的方法，可消除於晶圓驗收測試過 程中所產生的導電内連線突起物。 根據本發明一實施例，形成多層半導體元件的方法包 含形成一第一導電内連線層、進行一晶圓驗收測試製程及 最後於此導電内連線層上進行一化學機械研磨（chemical mechanical polish ； CMP)製程。 為了更清楚了解本發明，將本發明其他之較佳實施 例、觀點及特徵詳細描述於下文中並配合圖式說明。 【實施方式】 雖然本發明之方法及設備特別有利於避免導電線路 缺陷的形成，且改良在單一金屬鑲嵌製程中覆蓋在上方之 導電内連線（線路）層的形成，但應可理解本發明所提供之 1279875 方法仍可用於任何形式的金屬鑲彼製程中，包含單一金屬 鑲嵌或雙重金屬鑲嵌製程。 睛參照第1A圖，其繪示包含一介電層1〇之例示性多 層半導體元件的部分剖面圖。舉例來說，此介電層1〇可 包含導電區域11A及導電區域UB，以形成一第一導電内 連線層。可理解的是，位於導電内連線層中之導電區域11A 及導電域11B可能為接觸插塞（介層插塞），用以電性連 接位於下方的導電區域或互補金氧半導體元件（未繪示於 圖上）。蝕刻終止層12A可形成於介電層10之上。此蝕刻 終止層12A可使用傳統的蝕刻終止材料，包含材料例如氮 化矽、氮氧化矽、碳化矽或碳氧化矽，並以傳統的製程例 如化學氣相沉積（chemical vapor deposition; CVD)、低壓 化學氣相沉積（low pressure chemical vapor deposition; lpcvd)及電漿加強式化學氣相沉積（plasma enhanced CVD ; PECVD)來形成。 繼續參照第1A圖，在蝕刻終止層12A上形成一介電 層14A。接著利用傳統的金屬鑲嵌製程，例如先以微影圖 案化製程形成一抗餘刻遮罩（未繪示於圖上），再以電漿辅 助型非等向性钱刻於導電區域11A及導電區域iiB上方形 成線路内連線開口，以供電性連接導電區域丨丨A及導電區 域。接著進行傳統的金屬鑲嵌製程，以一導電材料回 填此内連線開口以形成一導電内連線層，包含導電内連線 16A及導電内連線16B。此内連線可為溝渠線、接觸墊或 介層插塞（via plug)，並包含雙重金屬鑲嵌。此導電材料可 1279875 包含任何導體，但較佳為具有延展性的金屬，例如鋼、|g 或其合金。 介電層14A可為任何的電性介電層，但較佳地為—低 介電常數之有機或無機介電材料，包含一多孔的介電層材 料，在此使用之名詞「低介電（low-K)材料」表示介電常數 約小於3·9(例如3.5或更小）之材料。低介電材料可包含摻 碳的氧化矽，例如黑鑽石（BlackDiamondTM)或其他類似物 質、有機石夕玻璃（organo-silicate glass; OSG)或氟化石夕破璃 (fluorinate silicate glass; FSG)。此低介電常數之介電層 14A可利用傳統的製程形成，例如電漿加強式化學氣相沉 積法、旋塗式塗佈（spin-on processes)或其他類似的方法。 另外，可在圖案化光阻及蝕刻内連線開口之前，於此介電 層14A上先形成有機或無機的底部抗反射塗層（bottom anti-reflectance coating; BARC) 〇 在導電内連線形成（可包含進行一平坦化製程，例如化 學機械研磨製程）之後，接著使用一第一傳統晶圓驗收測試 製程，亦稱為晶圓電性測試（wafer electrical test ; WET)， 對所選擇的導電内連線（例如接觸墊）進行針測（Probing)， 以測試其電性特性，例如：和可接受内連線結構有關’即 可接受的内連線電阻值有關之直流電阻或電阻率。舉例來 說，用來測試線路内連線電性特性的晶圓驗收測試製程’ 較佳可包含以傳統探針（Probe)針測導電内連線’例如以探 針頭（probe tip)接觸並施加直流電壓於所選擇之暴露於晶 圓製程表面的導電内連線’例如導電内連線層作電性連接 1279875*

的接觸塾。舉例來說，與形成於晶圓試片之元件電路系統 部分中特徵結構相類似的製程控制監控（pr〇cess __ morutor，PCM)特徵結構，典型上係形成於晶圓試片中所選 擇。卩伤的上方，以供在内連線形成製程後對其進行一貫式 參數測”式（m_llne parametric test)，例如一晶圓電性測試。 可里解的纟發明之方法可應用於任—導電内連線層之 任：-貫式參數測試，其包含接觸一或多個導電内連線， 且較佳地係在形成一上方導電内連線層之前。 參照第2 A圖，係繪示利用一探針頭％針測一導電接 觸墊22的不思圖。舉例來說，一般的晶圓驗收測試製程 中’探針頭會相對於晶圓而自動定位以碰觸到接觸塾^。 在對準及接觸製程中，一個接觸痕跡㈤灿丽印6會形 成於此接觸墊22 ±。參照第2BB，係繪示—形成於介電 層22B中的金屬鑲嵌接觸墊22的剖面圖，其在接觸痕跡 26 (即針測標記）的邊緣，一導電金屬的突起物部分加合

=伸形成於導電接觸之平坦化表面的上方。本發明發現I 大起物部分22C可能會對上方導電内連線層形成製程中的 後續金屬鑲嵌製程產生不良影響，這將於下文中進一步討 論0 〇 另方面，於進行晶圓驗收測試製程前，可選擇於 路的導電内連線上進行一熱處理及/或電漿處理。舉例來 說’於包含暴露的導電内連線之晶圓試片表面上，進行一 熱處理或《處理，此處理包含使用含氫及/或惰性氣體之 亂體源(例如環繞熱處理氣體源或電渡處理氣體源)。例 1279875 如，此含氫氣體源可包含氮氣或氨氣其中之一或多者。此 惰性氣體源可為氬、氦、氙及類似的氣體。此氣體源亦可 同時包含氫氣及惰性氣體。可理解的是，亦可對其表面進 行熱處理及電漿處理。 在此可選擇的電漿處理或熱處理及晶圓驗收測試製 程完成之後，可進行一化學機械研磨步驟。將此包含暴露 的導電内連線在内之晶圓試片的製程表面平坦化，例如預 先平坦化此製程表面。例如，此化學機械研磨製程較佳可 包含習知用於銅、鋁或其合金之金屬拋光或清洗溶液。 參照第1B圖，於化學機械研磨製程後，進行一上方 導電内連線層形成製程，包含形成一上方的钱刻終止芦 12B，及一上方的介電層14B。此介電層14B較佳地是以 與介電層14A相同或不同的低介電常數材料來形成。 參照第1C圖，隨後進行一與前述類似的製程，以形 成導電内連線結構18A、18B及18C。此導電内連線纟士構 18A、18B及18C之位置可偏移或是覆蓋於導電内連線16八 ί 及16B的上方。例如，在微影圖案化及電漿蝕刻製程，如 反應性離子敍刻（reactive ion etch ; RIE)之後，先形成_上 方介電層。此上方介電層係使用與介電層14A相同或不同 的較佳低介電常數材料而形成。接著，如有需要可進行傳 統的金屬填充製程及平坦化製程。舉例來說，導電内連線 結構18A、18B及18C係為介層插塞，且其中導電内連線 結構18B偏離於下方的内連線，因此被稱為一隔離介層插 塞。接著進行一第二晶圓驗收測試製程，類似於第一晶圓 10 1279875 驗收測試製程，包含重複上述可選擇之在晶圓驗收測試製 程（pre-WAT-process)前進行的熱處理及/或電漿處理，以及 在晶圓驗收測試製程之後進行的化學機械研磨製程 (post-WAT-process CMP process)，如此以形成一多層半導 體元件。 依照本發明之方法，進行在晶圓驗收測試製程前之熱 處理或電漿處理以及/或者在晶圓驗收測試製程後之化學 機械研磨製程時，產生了 一個出乎意料的發現，即此隔離 介層插塞，例如導電内連線18B的良率有顯著的改善。舉 例來說’在進行晶圓驗收測試製程前之熱處理或電漿處 理，及晶圓驗收測試製程後之化學機械研磨製程之後，隔 離介層插塞之可接受的形成（良率）有了顯著的改善。實驗 的結果顯示，隔離介層插塞的良率，例如關鍵電阻（cHtical resistance; Rc)的良率明顯地由約3〇%改善至約75% ，如 此使得隔離介層插塞的總良率約為98% 。 隔離介層插塞的良率，被發現與在晶圓驗收測試後於 金屬内連線（例如接觸墊）上所形成的金屬（例如銅）突起物 有關。一般相信是晶圓驗收測試針測製程的作用，使被針 測之導電内連線内的導電材料移動， ’而因此產生如上述所

有缺陷的内連線，包括隔離介層插塞。 ’結果產生 黾漿所形成的電流漏 其會導致非等向性蝕刻製程過早終止，結果產生 11 1279875 依照本發明之較佳實施例，藉由完成至少_次如前 的晶圓驗收測試製程後化學機械研磨製程，且較佳地2 = 成前晶圓驗收測試製程之熱處理或電漿處理時，可減少= 消除探針頭接觸内連線時所形成之導電突起物，因而〔善 蝕刻進而改善了位於上層之隔離介層插塞之良率。 參照第3圖，係繪示包含本發明的數個實施例的一製 程流程圖。於製程301巾，利用一傳統方法形成一第一導 電内連線層，包含導電内連線。製程303中，以含氫及/ 或惰性氣體的氣體源來進行—可選擇的熱處理或電裝處 理，包含處理暴露的導電内連線。製程3〇5中，進行一第 一電性晶圓驗收測試製程，包含針測導電内連線。製程 中，進仃一化學機械研磨製程，以移除於晶圓驗收測試製 程中產生的導電突起物。製程309中，形成包含導電内連 線之一上方導電内連線層，並如箭頭311所示方向，重複 貫施上述製程303到製程309的步驟。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作各種之更動與潤飾，因此本發明之保 瘦fe圍當視後附之申請專利範圍所界定者為準。 【圖式簡單說明】 為讓本發明之上述和其他目的、特徵、優點與實施例 月匕更明顯易懂，所附圖式之詳細說明如下·· 12 1279875 第1A圖到塗 y 屬鑲喪製程形成的構根據本發明之-實施例的金 弟2A圖5丨丨结· ah -種，曰m 圖係繪示依照本發明一較佳實施例的 突起物:示::測試製程中’於一接觸整上形成的導電性 程圖。 【主要元件符號說明】 10 :介電層 11A 導電區域 11B :導電區域 12A 蝕刻終止層 12B :蝕刻終止層 14A 介電層 14B :介電層 16A 導電内連線 16B :導電内連線 18A 導電内連線 18B:導電内連線 18C 導電内連線 22 :接觸墊 22B 介電層 22C :突起物部分 24 ： 探針頭 26 ·接觸痕跡 301 : 製程 303 :製程 305 ： 製程 307 ··製程 311 :箭碩 309 ： :製程 13

Claims (1)

1. Ϊ279875 十、申請專利範圍： 1. 一種形成多層半導體元件的方法，該方法包含： 形成一第一導電内連線層； 進行一晶圓驗收測試製程；以及 於該導電内連線層上進行一化學機械研磨製程。 、2·如申請專利範圍第1項所述之形成多層半導體元件 的方去，更包含於該晶圓驗收測試製程前，進行一熱處理 、3·如申請專利範圍第2項所述之形成多層半導體元件 的=去，其中該熱處理步驟至少包含一氣體源，係選自於 由含氫氣體及惰性氣體所組成的族群。 、 4·如申請專利範圍第1項所述之形成多層半導體元件 的方法，更包含於該晶圓驗收測試製程前，進行一電漿處 •如申請專利範圍第4項所述之形成多層半導體元件 的方法，其中該電漿處理步驟至少包含一氣體源，係選自 於由含氫氣體及惰性氣體所组成的族群。 6·如申請專利範圍第1項所述之形成多層半導體元件 的方法，其中形成該第一導電内連線層的步驟，至少包含 14 1279875 於介電常數小於3·9的一介電層中形成第一導電内連線。 •如申睛專利範圍第6項所述之形成多層半導體元件 ' ° 中δ亥介電層係選自於由播碳的氧化;、有機碎 玻璃、氟化矽玻璃及多孔性介電材料所组成的族群。 8 ·如申清專利範圍第6項所述之形成多層半導體元件 的方法，其中該第一導電内連線至少包含一金屬，係選自 於由鋼、鋁及其合金所組成的族群。 9·如申請專利範圍第丨項所述之形成多層半導體元件 的方去，其中該晶圓驗收測試製程至少包含接觸該第一導 電内連線層以施加一電壓。 ι〇_如申請專利範圍第丨項所述之形成多層半導體元 件的方法’其中該化學機械研磨製程係用以移除於該晶圓 驗收測試製程中形成的導電性突起物。 11. 一種形成多層半導體元件的方法，該方法包含： 提供一介電層，該介電層之介電常數係小於3 9; 形成一開口於該介電層； 以一導體填充該開口； 依照一晶圓驗收測試製程，針測該導體；以及 於該導體上進行一化學機械研磨製程。 15 1279875 件的:法如，申二利範圍第11項所一 方去，更包含於針測該導體前，進行一熱處理步驟。 件的圍第12項所述之形成多層半導體元 於由含氫/# 1熱處理步驟至少包含—氣體源，係選自 各虱軋體及惰性氣體所组成的族群。 件二如申請專利範圍第11項所述之形成多層半導體元 去，更包含於針測該導體前，進行一電聚處理步驟。 件的^如巾請專㈣圍第14項所述之形成多層半導體元 二：’其中該電聚處理步驟至少包含一氣體源，係選 、由3氫氣體及惰性氣體所組成的族群。 φ 16、·如巾請專㈣圍第^項所述之形成多層半導體元 的方法，其中該介電層係選自於由摻碳的氧切、有機 石夕玻璃、氟切玻璃及多孔性介電材料所組成的族群。 17·如申請專利範圍第u項所述之形成多層半導體元 件的方法，其中該導體係選自於由銅、鋁及其合金所組成 的族群。 18·如申請專利範圍第；Π項所述之形成多層半導體元 1279875 件的方法，其中該針測步驟至少包含接觸該導體以施加一 電壓。 19.如申請專利範圍第11項所述之形成多層半導體元 件的方法，其中該化學機械研磨製程係用以移除於該晶圓 驗收測試製程中形成的導體突起物。

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