CN1848406A - 形成多层半导体元件的方法 - Google Patents

Abstract

本发明是有关于一种形成多层半导体元件的方法，可消除于晶圆验收测试后所产生的导电性突起物，此方法包括形成一第一导电内连线层、进行一晶圆验收测试制程以及在此导电内连线层上进行一化学机械研磨制程。

Description

形成多层半导体元件的方法

技术领域

本发明涉及一种微集成电路制造中的量测方法，特别是涉及一种晶圆验收测试制程的改良的量测方法，以避免产生导电性突起物缺陷，并改善其上方导电内连线层的形成，可避免发生蚀刻终止的情形。

背景技术

自从半导体元件问世以来，半导体元件的尺寸逐渐地缩小，因而产生了尺寸更小及元件密度更高的半导体晶片。当元件持续朝向尺寸缩小与密度增加发展时，其中的一个困难点在于，在较小的关键尺寸下仍需形成可靠的集成电路线路。例如，在电子线路的导电内连线层形成之后，对其进行电性连续性的量测，来决定元件的可靠性与集成电路线路的电性连续性。此电性连续性的量测，也被称为晶圆验收测试(wafer accept ance testing；WAT)，用以快速测定且修正可能会导致电路缺陷的制程变因。

此外，在使用金属镶嵌制程于介电层中蚀刻高深宽比的开口时，会重复发生的问题是难以完全地蚀刻穿过此介电层，其亦与蚀刻终止的行为有关。蚀刻终止的行为是与堆积于开口底部的聚合物残余有关，其可抵挡稳定的非等向性蚀刻，造成过早停止对该开口深度的蚀刻。随后形成的金属镶嵌线路的内连线也会因此产生缺陷，并导致电性传导路径断路而使金属镶嵌线路内连线无法再被使用，从而对多层半导体元件的良率及元件效能产生不良的影响。

在半导体元件制造技术中，需要一种改良的晶圆验收测试方法，不但可改良金属镶嵌制程，也可改善多层半导体元件的良率及效能。

由此可见，上述现有的晶圆验收测试方法在方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决晶圆验收测试方法存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般方法又没有适切的方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的晶圆验收测试方法，便成了当前业界极需改进的目标。

有鉴于上述现有的晶圆验收测试方法存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新的避免线路缺陷的晶圆验收测试制程，能够改进一般现有的晶圆验收测试方法，使其更具有实用性。经过不断的研究、设计，并经反复试作及改进后，终于创设出确具实用价值的本发明。

发明内容

本发明的目的在于，克服现有的晶圆验收测试制程存在的缺陷，而提供一种改良的晶圆验收测试方法，所要解决的技术问题是改善金属镶嵌制程及多层半导体元件的良率与元件效能，除此之外，还可解决现有技术的其他缺点，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种形成多层半导体元件的方法，该方法包括：形成一第一导电内连线层；进行一晶圆验收测试制程；以及于所述的导电内连线层上进行一化学机械研磨制程。

本发明的目的及解决其技术问题还采用以下技术措施来进一步实现。

前述的形成多层半导体元件的方法，包括于所述的晶圆验收测试制程前，进行一热处理步骤。

前述的形成多层半导体元件的方法，其中所述的热处理步骤至少包括一气体源，是选自于由含氢气体及惰性气体所组成的族群。

前述的形成多层半导体元件的方法，其更包括于所述的晶圆验收测试制程前，进行一电浆处理步骤。

前述的形成多层半导体元件的方法，其中所述的电浆处理步骤至少包括一气体源，是选自于由含氢气体及惰性气体所组成的族群。

前述的形成多层半导体元件的方法，其中形成所述的第一导电内连线层的步骤，至少包括于介电常数小于3.9的一介电层中形成第一导电内连线。

前述的形成多层半导体元件的方法，其中所述的介电层是选自于由掺碳的氧化硅、有机硅玻璃、氟化硅玻璃及多孔性介电材料所组成的族群。

前述的形成多层半导体元件的方法，其中所述的第一导电内连线至少包含一金属，是选自于由铜、铝及其合金所组成的族群。

前述的形成多层半导体元件的方法，其中所述的晶圆验收测试制程至少包含接触所述的第一导电内连线层以施加一电压。

前述的形成多层半导体元件的方法，其中所述的化学机械研磨制程是用以移除于所述的晶圆验收测试制程中形成的导电性突起物。

本发明与现有技术相比具有明显的优点和有益效果。

借由上述技术方案，本发明避免线路缺陷的晶圆验收测试制程至少具有下列优点：改善金属镶嵌制程及多层半导体元件的良率与元件效能，消除于晶圆验收测试过程中所产生的导电内连线突起物。

综上所述，本发明特殊的避免线路缺陷的晶圆验收测试制程，可以改善金属镶嵌制程及多层半导体元件的良率与元件效能。其具有上述诸多的优点及实用价值，并在同类方法中未见有类似的设计公开发表或使用而确属创新，其不论在方法上或功能上皆有较大的改进，在技术上有较大的进步，并产生了好用及实用的效果，且较现有的晶圆验收测试制程具有增进的多项功效，从而更加适于实用，而具有产业的广泛利用价值，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A到图1C是根据本发明的一实施例的金属镶嵌制程形成的构造剖面图。

图2A到图2B是依照本发明一较佳实施例的一种在晶圆验收测试制程中，于一接触垫上形成的导电性突起物的示意图。

图3是依照本发明一较佳实施例的一种制程流程图。

10：介电层            11A：导电区域

11B：导电区域         12A：蚀刻终止层

12B：蚀刻终止层       14A：介电层

14B：介电层           16A：导电内连线

16B：导电内连线       18A：导电内连线

18B：导电内连线       18C：导电内连线

22：接触垫            22B：介电层

22C：突起物部分       24：探针头

26：接触痕迹          301：制程

303：制程             305：制程

307：制程             309：制程

311：箭头

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的避免线路缺陷的晶圆验收测试制程其具体实施方式、方法、步骤、特征及其功效，详细说明如后。

请参照图1A，其包括一介电层10的例示性多层半导体元件的部分剖面图。举例来说，此介电层10可包括导电区域11A及导电区域11B，以形成一第一导电内连线层。可理解的是，位于导电内连线层中的导电区域11A及导电区域11B可能为接触插塞(介层插塞)，用以电性连接位于下方的导电区域或互补金氧半导体元件(未绘示于图上)。蚀刻终止层12A可形成于介电层10之上。此蚀刻终止层12A可使用传统的蚀刻终止材料，包括材料例如氮化硅、氮氧化硅、碳化硅或碳氧化硅，并以传统的制程例如化学气相沉积(chemical vapor deposition；CVD)、低压化学气相沉积(low pressurechemical vapor deposition；LPCVD)及电浆加强式化学气相沉积(plasmaenhanced CVD；PECVD)来形成。

继续参照图1A，在蚀刻终止层12A上形成一介电层14A。接着利用传统的金属镶嵌制程，例如先以微影图案化制程形成一抗蚀刻遮罩(未绘示于图上)，再以电浆辅助型非等向性蚀刻于导电区域11A及导电区域11B上方形成线路内连线开口，以供电性连接导电区域11A及导电区域11B。接着进行传统的金属镶嵌制程，以一导电材料回填此内连线开口以形成一导电内连线层，包括导电内连线16A及导电内连线16B。此内连线可为沟渠线、接触垫或介层插塞(via plug)，并包括双重金属镶嵌。此导电材料可包括任何导体，但较佳为具有延展性的金属，例如铜、铝或其合金。

介电层14A可为任何的电性介电层，但较佳地为一低介电常数的有机或无机介电材料，包括一多孔的介电层材料，在此使用的名词“低介电(low-K)材料”表示介电常数约小于3.9(例如3.5或更小)的材料。低介电材料可包含掺碳的氧化硅，例如黑钻石(Black DiamondTM)或其他类似物质、有机硅玻璃(organo-silicate glass；OSG)或氟化硅玻璃(fluorinatesilicate glass；FSG)。此低介电常数的介电层14A可利用传统的制程形成，例如电浆加强式化学气相沉积法、旋涂式涂布(spin-on processes)或其他类似的方法。另外，可在图案化光阻及蚀刻内连线开口之前，于此介电层14A上先形成有机或无机的底部抗反射涂层(bottom anti-reflectancecoating；BARC)。

在导电内连线形成(可包括进行一平坦化制程，例如化学机械研磨制程)之后，接着使用一第一传统晶圆验收测试制程，亦称为晶圆电性测试(wafer electrical test；WET)，对所选择的导电内连线(例如接触垫)进行针测(probing)，以测试其电性特性，例如：和可接受内连线结构有关，即可接受的内连线电阻值有关的直流电阻或电阻率。举例来说，用来测试线路内连线电性特性的晶圆验收测试制程，较佳可包括以传统探针(probe)针测导电内连线，例如以探针头(probe tip)接触并施加直流电压于所选择的暴露于晶圆制程表面的导电内连线，例如导电内连线层作电性连接的接触垫。举例来说，与形成于晶圆试片的元件电路系统部分中特征结构相类似的制程控制监控(process control monitor；PCM)特征结构，典型的是形成于晶圆试片中所选择部份的上方，以供在内连线形成制程后对其进行一贯式参数测试(in-line parametric test)，例如一晶圆电性测试。可理解的是，本发明的方法可应用于任一导电内连线层的任一一贯式参数测试，其包括接触一或多个导电内连线，且较佳地是在形成一上方导电内连线层之前。

参照图2A，是利用一探针头24针测一导电接触垫22的示意图。举例来说，一般的晶圆验收测试制程中，探针头会相对于晶圆而自动定位以碰触到接触垫22。在对准及接触制程中，一个接触痕迹(scrub mark)26会形成于此接触垫22上。参照图2B，是一形成于介电层22B中的金属镶嵌接触垫22的剖面图，其在接触痕迹26(即针测标记)的边缘，一导电金属的突起物部分22C会延伸形成于导电接触的平坦化表面的上方。本发明发现此突起物部分22C可能会对上方导电内连线层形成制程中的后续金属镶嵌制程产生不良影响，这将于下文中进一步讨论。

另一方面，于进行晶圆验收测试制程前，可选择于暴露的导电内连线上进行一热处理及/或电浆处理。举例来说，于包括暴露的导电内连线的晶圆试片表面上，进行一热处理或电浆处理，此处理包括使用含氢及/或惰性气体的气体源(例如环绕热处理气体源或电浆处理气体源)。例如，此含氢气体源可包括氮气或氨气其中之一或多者。此惰性气体源可为氩、氦、氙及类似的气体。此气体源亦可同时包括氢气及惰性气体。可理解的是，亦可对其表面进行热处理及电浆处理。

在此可选择的电浆处理或热处理及晶圆验收测试制程完成之后，可进行一化学机械研磨步骤。将此包括暴露的导电内连线在内的晶圆试片的制程表面平坦化，例如预先平坦化此制程表面。例如，此化学机械研磨制程较佳可包括习知用于铜、铝或其合金的金属抛光或清洗溶液。

参照图1B，于化学机械研磨制程后，进行一上方导电内连线层形成制程，包括形成一上方的蚀刻终止层12B，及一上方的介电层14B。此介电层14B较佳地是以与介电层14A相同或不同的低介电常数材料来形成。

参照图1C，随后进行一与前述类似的制程，以形成导电内连线结构18A、18B及18C。此导电内连线结构18A、18B及18C的位置可偏移或是覆盖于导电内连线16A及16B的上方。例如，在微影图案化及电浆蚀刻制程，如反应性离子蚀刻(reactive ion etch；RIE)之后，先形成一上方介电层。此上方介电层是使用与介电层14A相同或不同的较佳低介电常数材料而形成。接着，如有需要可进行传统的金属填充制程及平坦化制程。举例来说，导电内连线结构18A、18B及18C是为介层插塞，且其中导电内连线结构18B偏离于下方的内连线，因此被称为一隔离介层插塞。接着进行一第二晶圆验收测试制程，类似于第一晶圆验收测试制程，包括重复上述可选择的在晶圆验收测试制程(pre-WAT-process)前进行的热处理及/或电浆处理，以及在晶圆验收测试制程之后进行的化学机械研磨制程(post-WAT-processCMP process)，如此以形成一多层半导体元件。

依照本发明的方法，进行在晶圆验收测试制程前的热处理或电浆处理以及/或者在晶圆验收测试制程后的化学机械研磨制程时，产生了一个出乎意料的发现，即此隔离介层插塞，例如导电内连线18B的良率有显著的改善。举例来说，在进行晶圆验收测试制程前的热处理或电浆处理，及晶圆验收测试制程后的化学机械研磨制程之后，隔离介层插塞的可接受的形成(良率)有了显著的改善。实验的结果显示，隔离介层插塞的良率，例如关键电阻(critical resistance；Rc)的良率明显地由约30％改善至约75％，如此使得隔离介层插塞的总良率约为98％。

隔离介层插塞的良率，被发现与在晶圆验收测试后于金属内连线(例如接触垫)上所形成的金属(例如铜)突起物有关。一般相信是晶圆验收测试针测制程的作用，使被针测的导电内连线内的导电材料移动，而因此产生如上述所提到的突起物。接着，在电浆蚀刻一上方内连线开口的过程中，连线开口包括在上方介电层中的隔离介层窗开口，自开口到金属突起物之间会形成由电浆所形成的电流漏电路径，其会导致非等向性蚀刻制程过早终止，结果产生有缺陷的内连线，包括隔离介层插塞。

依照本发明的较佳实施例，藉由完成至少一次如前述的晶圆验收测试制程后化学机械研磨制程，且较佳地为完成前晶圆验收测试制程的热处理或电浆处理时，可减少或消除探针头接触内连线时所形成的导电突起物，因而改善蚀刻进而改善了位于上层的隔离介层插塞的良率。

参照图3，是包括本发明的数个实施例的一制程流程图。于制程301中，利用一传统方法形成一第一导电内连线层，包括导电内连线。制程303中，以含氢及/或惰性气体的气体源来进行一可选择的热处理或电浆处理，包括处理暴露的导电内连线。制程305中，进行一第一电性晶圆验收测试制程，包含针测导电内连线。制程307中，进行一化学机械研磨制程，以移除于晶圆验收测试制程中产生的导电突起物。制程309中，形成包括导电内连线的一上方导电内连线层，并如箭头311所示方向，重复实施上述制程303到制程309的步骤。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1、一种形成多层半导体元件的方法，其特征在于其包括以下步骤：

形成一第一导电内连线层；

进行一晶圆验收测试制程；以及

在该导电内连线层上进行一化学机械研磨制程。

2、根据权利要求1所述的形成多层半导体元件的方法，其特征在于更包括在所述的晶圆验收测试制程前，进行一热处理步骤。

3、根据权利要求2所述的形成多层半导体元件的方法，其特征在于其中所述的热处理步骤至少包括一气体源，是选自于由含氢气体及惰性气体所组成的族群。

4、根据权利要求1所述的形成多层半导体元件的方法，其特征在于更包括在所述的晶圆验收测试制程前，进行一电浆处理步骤。

5、根据权利要求4所述的形成多层半导体元件的方法，其特征在于其中所述的电浆处理步骤至少包括一气体源，是选自于由含氢气体及惰性气体所组成的族群。

6、根据权利要求1所述的形成多层半导体元件的方法，其特征在于其中形成所述的第一导电内连线层的步骤，至少包括于介电常数小于3.9的一介电层中形成第一导电内连线。

7、根据权利要求6所述的形成多层半导体元件的方法，其特征在于其中所述的介电层是选自于由掺碳的氧化硅、有机硅玻璃、氟化硅玻璃及多孔性介电材料所组成的族群。

8、根据权利要求6所述的形成多层半导体元件的方法，其特征在于其中所述的第一导电内连线至少包含一金属，是选自于由铜、铝及其合金所组成的族群。

9、根据权利要求1所述的形成多层半导体元件的方法，其特征在于其中所述的晶圆验收测试制程至少包括接触所述的第一导电内连线层以施加一电压。

10、根据权利要求1所述的形成多层半导体元件的方法，其特征在于其中所述的化学机械研磨制程是用以移除在所述的晶圆验收测试制程中形成的导电性突起物。

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