TWI278863B - Semiconductor memory device - Google Patents

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TWI278863B
TWI278863B TW094122795A TW94122795A TWI278863B TW I278863 B TWI278863 B TW I278863B TW 094122795 A TW094122795 A TW 094122795A TW 94122795 A TW94122795 A TW 94122795A TW I278863 B TWI278863 B TW I278863B
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Description

127 哪·d〇c 九、發明說明： 【發明所屬之技術領域】 本申請案係以先前於2004年8月 利申請案號2004-242454之内容為主23日申請之日本專 先權之權益，該申請案之全部内二，且主張該申請案之優 本發明涉及-種半導體記憶裝置，此處，作為參考。 字元線活化所用的列解碼器。、 特別是涉及一種使 【先前技術】 態隨機存取記憶體(DRAM)藉由f >°°之§己憶胞構造之動 技術和電路設計技術的進步而 =改良或微細加工 有進展。然而，未含有DRAM之羅=阿積體化和微細化 化像DRAM中那樣地與高積體^ :電路中，為了使微細 DRAM以上的速率使微細化和 阿逮化相關聯，則需以 另-方面，由於相對於渴電壓化有所進展。 dram中寫入記憶胞中的電承，二:之規格較嚴格，則 電晶體的閘極上所加入的電2 5己/思胞和位元線連接用的 上不能設定至邏輯電路控制用泉驅動電廢）等在大小 因此，近年來開發了一種使、=堅(邏輯電屢)之程度。 DRAM jDRAM周邊部之^原電塵或3電源電麼之 周邊部的電源電愿分別使用2琶路的電源電屢和記憶胞 就作為上述的相關技術而：源；電源電麼。 1278&63r.d〇, 【發明内容】 胞陣=發觀點所屬的半導體記憶裝置具備:記憶 連接至上ΐ之己憶胞配置成矩陣狀；多條字元線，其 碼部各別二艾：§己憶胞’·列解碼器’其所包含的多個解 電晶體係對應於上述之多條字亓靖而<罢:弟2腸 接著且可使選取久宝-二!線又置以及直列地相連 入，笛丨用的第1和第2位址信號輸 ^位址信號輸入至各第1M0S電晶體的閑極，第2 ，輸入至各第2M0S電晶體的閘極，列解碼器輸出 :疋線控儀的第1錢；以及控制電路，其使第2位 址k號#父第1位址信號更為延遲。 本發明的第2觀點所屬的半導體記憶裝置具備：記憶 胞陣列’其中多個記憶胞配置成矩陣狀；多條字元線，其 連接至亡述之多個記憶胞；第1和第2位址控制電路，其 產生各字元線選擇用的第1和第2位址信號；信號產生電 路’其依據-由夕卜部所輸入_且使上述記憶胞^車列活性化所 用的活性化信號’以產生一種使記憶胞陣列成為活性狀態 ，預充電狀悲時所用的第2信號；列解碼器，其所包含的 f個解碼部各別地包含第！和第2M〇s電晶體，此第！和 第2M0S電晶體係職於上述之多條字元線而設置且直列 相連接著，第1位址#號輸入至各第lM〇s電晶體的閘 極叩第2位址“號輸入至各第2m〇S電晶體的閘極，列解 碼器輸出各字元線控制用的第1信號，在上述活性化信號 被活性化時，第丨位址控制電路輸出第丨位址信號，在活 l2788fi3f.d〇1 性化狀態顯示用的第2信號被活性化時，第2位 路輸出第2位址信號。 4工制電 本發明的第3觀點所屬的半導體記憶裝置具傷：記 胞陣列’其中多個記憶胞配置成矩陣狀；多條字元線^ 連，至上狀多個記憶胞；多個檢出電路，其對應述 t多條字元線而設置，且各別地㈣：各字猶選擇^ 弟1和第2位址信號是否已共同地被活性化；以及列解碼 其所包含❹個解碼部各別地包含第1MQS電 此弟lMQSM體對應於上述多個檢 = 連接至各檢出電路，列醢踩哭你欠— 又直且間極 號被輸出。 碼錢各子元線控的第1信 ㈣為和其他目的、特徵和優點_顯 明如下。 貫施例，並配合所附圖式，作詳細說 【實施方式】 發明者等在本發明的開發過程中檢討以下所示的 圖10顯示該檢討例的概略圖。 mAM為例來說明。邏輯用的低電源電壓以構成ΐ ，線等記憶胞周邊控制用的高的 子 以上述2電源來構成的DRAM是由 =ΡΡ表不。 的電源電壓所對應的各別的電晶體所構成。、电曰曰脰和各別 t可由外部輸人外部位址㈣和指令 、部位址信號和指令信號在周邊控制電路7中被才= 8
1278863,d0( 收。周邊控制電路7對上述之外部位址信號和指令信號進 行一種解碼和冗長判定等的處理。然後，周邊緣控制^路 7輸出記憶體控制信號和位址信號ΧΑ、XB。 記憶體控制信號輸入至記憶體控制電路5中。位址俨 唬XA、XB輸入至列解碼器3中。即，位址信號、χΒ 是記憶胞㈣1㈣方向選擇用㈣位址信號。記憶體控 制電路5依據上述記絲控難贼錢供給至列解 3^字元線(WL)驅動器2和感測放大器電路(SA)4中且進^ m'l ° 谷漏入㈣由外部輸人至DRAM中 制電路6以輸入至感測放大心 (SA)4中。感測放大器電路4與記憶胞之間進行資料的声 入。由感測放大器電路4所輸出的輸： 料輸出入控制電路6而向外部輸出。 、、，，由貝 壓 二”'壓 土 PP所在的&域）疋列解碼器3的 驅動器2錢觸碼以 t =疋予兀線 的-部份，這些部2控·的電路 電源電壓Vdd所在的區域）。* 斤控制的電路(即’ 使用上賴多種電壓以構
Vdd變換成Vpp是必^ ^ 杲些地方由電壓 中，一般是由晶片大小要:在;f、線机選擇用的系列 大多採用-種由列解碼器=和消耗電力等的觀點， 朝向字元線(WL)驅動哭9 &、 d系列的位址信號，且 動。。、發送Vpp_的信號所用的構 1278¾¾^ 成。本檢討例中亦就此種情況來說明。 圖π係圖1〇中所示的列解碼器3的構成之電路圖。 列解碼器3是動悲型的解碼器。列解碼器3的第1列是解 碼部8,第2、3列是解碼資訊(解碼資訊節點(n〇de_A)中所 s己憶的資料）閂鎖用的閂鎖部，第4列是輸出驅動器1〇。 解碼部8由1個P型MOS電晶體MP1，3個N型MOS 電晶體MNla、MNlb、MNlc所構成。閂鎖部9由2個p
型MOS電晶體MP2、MP3 ’ 4個N型MOS電晶體MN2a、 MN2b、MN3a、MN3b所構成。輸出驅動器1〇由1個p 型MOS電晶體MP4,2個1^型MOS電晶體MN4a、MN4b 所構成。 插入各列的中間-且閘極已施加電壓Vpp之n型m〇s 電晶體(MNla、MN2a、MN3a、MN4a)是-種緩衝用的電 b曰體，其用來防止各個連接至後段的N型m〇s雷曰辦 (MNib、_2b、MN3b、MN4b)的源極_汲極之間形成^
s解碼部8的t晶體刪中所輸入的預充電信號pRcH 使ί憶胞陣列1的活性期間和預充電期間切換所用 系歹^號是¥系列的信號。位址信號ΧΑ、ΧΒ是葡 解踩Ϊ方式構成的列解碼器的動作來說明。圖U是列 月牛馬為3的動作時序圖。 ^ 貝料，則在含有該記憶胞的方塊被活性化 12788^ 蚪，信號PRCH須由低位準遷移至高位準。結果，解碼資 訊節點(node—A)藉由閂鎖部9而微弱地閂鎖著。 、 其次，擇位址信號ΧΑ、ΧΒ，使解碼資訊節點a) 白、電位引導至接地電位Vss，該輸出信號RDc因此下降至 低位準。預充電動作是_種與上述動作相反的動作。即， =址信號XA、XB和信號pRCH回到低位準，⑽（a成 二充私至電壓Vpp之狀態。因此，該輸出信號RDC亦回
到電壓Vpp。 力U 在上述的列解碼器3中對動作速度影響最大的電路是 苐1列的解碼部8,其3個N型MOS電晶體MNla、MNlb、 MN1C相對於解碼資訊節點(node—A)而言是以3段直列方 式連接著，而且下2段的N型MOS電晶體MNlb、MN1c 的閘極只施加電壓Vdd時是有利的。 π，壓Vdd到達某種程度的大小之情況下，藉由报小心 地設定電，常數，關解碼H 3的動作速度即不成問題。 =而隧著電晶體的尺寸(scaling)的進展，電壓Vdd若下 降’則，碼資訊節點(node一A)的電壓引出時需要時間。結 果，列解碼器3的動作速度會變慢且進而使DRAM的動^ 速度變慢。 以下將芩照圖面來說明本發明中依據上述觀點所 的=把形式。X，以下的說明中具有同一功能和構成的元 件u又有同付號，重複說明只有在必要時才進行。 (第1實施形式） 圖1係繪示本發明之第丨實施形式中所屬的]〇尺八]^的
127 鴨 doc 構成圖。記憶胞陣列i中各記憶胞配置成 是由1個單元(cdn雷曰舻*〗 - 旱狀。己 计的二？ 早兀電容器所構成。即， :==有多個動態型記憶胞。又，記憶胞陣列1 里J刀成=疋數目的方塊。各方塊具有多個記憶胞。 記憶胞陣列1中配設多條位元線BL和 =。多條位元線BL和多條字元線WL的各交點上分別配 圮憶胞。位元線BL經由單元電晶體而連接至單元電 谷器中的-個電極。字讀連接至單元電晶體的閘極。一 種固定電壓供給至單元電容器的另一電極。 位元線BL連接至感測放大器電路(SA)4。字元線 連接至子元線(WL)驅動器2，各字元線驅動器2連接至列 解碼器11。 外部位址信號由外部輸入至DRAM中。外部位址信號 在位址控制電路12中被接收。位址控制電路I)對該外部 位址彳5號進行解碼等的處理。然後，位址控制電路12輸出 位址信號XA和XB。 位址信號XA和XB分別由多個信號所構成。例如， 列解碼器11選取64條字元線時，位址信號χΑ是 由”XAO、XA1、XA2、XA3、XA4、XA5、XA6、XA7” 所構成，位址信號XB是由，，XBO、XB卜XB2、XB3、XB4、 XB5、XB6、XB7”所構成。然後，位址控制電路12使位 址信號XA和XB中各別1個信號成為高位準，以產生一 種由64條字元線中選取1條字元線所用的位址信號。 延遲控制電路13依據該位址控制電路12所輸入的位 12 1278863— 址信號XB以產生位址信號χΒ，。延遲控制電路i3的 將說明於後。列解碼H U依據位址信號χΑ、χΒ, 字元線的選擇。字元線⑽)㈣器2使字元線驅動^ Vpp供給至列解碼器11所選取的字元線。 記憶體控制電路5將控織號供給至列解碼哭u 凡線驅動器2和感測放大器電路4。記憶體控制電路 作係依據周邊控制電路7所供給的記憶體控制信號 方诗二ΐίΓ生化信號由外部輸入至周邊控制電路7。 二言号竿—種壬己;胞的方塊被活性化所 讀出或寫入。周邊控制】;==進行貧料的 含有信號=GH°SIt所她咖控制信號中 是一種使記憶胞_^ 間是指：對==時所用的信號。又，所謂活性化期 間。所謂預充進行射：!的讀出和寫入時的期 讀出和寫入，使位元=曰.不對讀胞陣列1進行資料的 充電期間之情況下，;電位時的期間。在預 在活，此信號 示的二^係圖1中所 在與圖11中所示的列_比;;;未:用 ⑧ 13
12788^ 晶體MNla。 雖然圖2中未明白顯示，但位址信號χΑ、χΒ分別由 多個信號所構成。例如，使”選擇動作，，進行時所用的列解 碼器64有64組(set)時，χα、ΧΒ分別表示(χΑ〇、χΑ卜 ΧΑ2、ΧΑ3、ΧΑ4、ΧΑ5、ΧΑ6、ΧΑ7)，（ΧΒΟ、ΧΒ1、ΧΒ2、 ΧΒ3、ΧΒ4、ΧΒ5、ΧΒ6、ΧΒ7)等的信號，這些信號被控 制成ΧΑ、ΧΒ之中各別只有丨個信號成為高位準，以便由 64個列解碼器中只選擇1個列解碼器。 列解碼為11包含解碼部14，閂鎖部9和輸出驅動器 10。具體而言，列解碼器U的第i列是解碼部14，第2、 3列是解碼資訊問鎖用的問鎖部9,第4列是輸出驅動器 10 〇 預充電信號PRCH和位址信f虎ΧΑ、ΧΒ，輸入至解碼部 14中。由周邊控制電路7經由記憶體控制電路5以供給該 預充電信號PRCH。解碼部14由丨個p型M〇s電曰^ MP1 ’ 2個N型MOS電晶體MNlb、MNlc所構成。電源
Vpp連接至電晶體MP1的源極。信號PRCH輸入至電g體 MP1的閘極。電曰曰曰體MP1白勺;及極連接至解碼資訊^占 (node—A) ° · 電晶體MNlb白勺沒極連接至解碼資訊節點(n〇de—a)。 位址信號XA輸入至電晶體MNlb的閘極。電晶體讀化 的源極連接至電晶體MNle的汲極。位址信號χΒ，輸入至 電晶體MNlc的閘極。電晶體MNle的源極 源Vss。 饮f电 14 127 鳴·doc
閃鎖部9由2個p型M0S電晶體MP2、MP3，4個N 型 MOS 電晶體 MN2a、MN2b、]\4N3a、MN3b 所構成。 黾aa體MP3的源極連接至電源Vpp。電晶體MP3的 閘極連接至解碼資訊節點(node—A”電晶體MP3的汲極連 接至節點(nodeJB)。 電晶體MN3a的汲極連接至節點(n〇de-B)。電晶體 MN3a的閘極連接至電源Vpp。電晶體MN3a的源極連^ 至電晶體MN3b的汲極。電晶體MN3b的閘極連接至解碼 • 貧訊節點(n〇de-A)。電晶體讀孙的源極連接至接地電源 Vss 〇 ’、 電晶體MP2的源極連接至電源Vpp。電晶體Mp2的 閘極連接至解碼資訊節點(n〇de—B)。電晶體Mp2的汲極連 接至節點(n〇de_A)。 電晶體MN2a的汲極連接至節點(n〇de—A)。電晶體 的閘極連接至電源Vpp。電晶體ΜΝ2&的源極連^ 至電晶體MN2b的汲極。電晶體MN2b的閘極連接至節點 φ (node—B)。電晶體MN2b的源極連接至接地電源Vss。 閂鎖部9閂鎖著解碼資訊節點(n〇de—A)的資料，同時 使解碼資訊節點(node—A)的資料被反轉後的資料 點(node—B)中。 、 輸出驅動器ίο由1個MM0S電晶體MP4，^n 型MOS電晶體MN4a、MN4b所構成。 電晶體MP4的源極連接至電源Vpp。電晶體Mp4的 閘極連接至節點(node一B)。電晶體Mp4的汲極連接至電晶 1278^3,d〇〇 體MN4a的源極。 電晶體MN4a的閘極連接至電源Vpp。電晶體MN4a 的源極連接至電晶體MN4b的汲極。電晶體MN4b的閘極 連接至節點(node—B)。電晶體MN4b的源極連接至接地電 源 Vss 〇 然後，輸出驅動器10由電晶體MP4的汲極和電晶體 _4a的沒極的連接節點使字元線選擇信號rdc輸出。 又’構成’碼器n所用的電晶體是由對應於電源電 ，Vpp之電晶體所構成。即，構成列解碼器、u所用的電 ί ^1HVpp系列的信號之電晶體)的門限值電壓較構成 位址拴制笔路12等所用的電晶體(使用 電晶體）的Η限值電壓還大。 ㈤1〇唬之 因此’圖i中所示的DRAM具備 …延遲控制電路13使位址控制電 行資=Π;Γ:ι=Γ方塊的任意的記憶胞進 時，^14^ ㈣錢被活性化
ΜΡ1 ° t,BH 」、.、σ果’解碼-貝汛错由閂鎖部9而微 人，位址信號χΑ遷移至高位 ’千’、 :人’在位址信號ΧΑ遷移至高位準之後^址信號 I278863if.doc XB ’由於已延遲所定的時間而遷移至高位準。因此，電晶 體MNlc導通。由於電晶體MNlb和電晶體MNlc同時導 通，則解碼資訊節點(node—A)的電壓遷移至低位準。於是， 列解碼器11輸出低位準的信號RDC。 藉由信號RDC由列解碼器11輸出，則可選取字元 線。具體而言，字元線驅動器2依據信號RDC使字元線 活性化。
例如，由信號PRCH遷移至高位準時開始而經過所定 時間之後來控制PRCH返回至低位準時的時序。該所定= 間例如由DRAM所具備的計時器電路依據所計數的計^ 值來決定，或由外部輸入一種使方塊非活性化所用的信號 γ方塊非活性化信號）。然後，亦可依據此方塊非活性化信 號使信號PRCH返回至低位準。 古以上述方式所構成的DRAM中，位址信號又八遷移至 nj位準日守，由於電晶體MNlc關閉，則可使電晶體 的汲極-源極間形成大的電壓時的期間縮短。 又，電晶體函c中由節點(n〇de A)的電兩口合造成 ，體MNlb的門限值電壓成份所下降的電壓^因二，電 的汲極·源極間即可防止大電壓 =果時，可省略先前技術中必要的緩衝成用二體 其以=時間和電壓 二数木,4不电日日體的特性。又，圖4中 列 石'，、、益3(圖11}和第1實施形式的列解碼器11(圖^進行比 較。圖4中，縱軸是列解碼器^ 表示電壓Vdd(V)。 、此處，門限值(threshold)電壓(Vt)以高值或低值來表示 以作為電晶體㈣性。電晶體的門限值電壓是高值時，所 定電壓施加至閘極時電晶體中所流過的電流較小。另-方 $ i日日脱的Η限值電壓是低值時，所定電壓施加至問極 4電晶體中所流過的電流較大。
具有最適合於電壓Vpp之厚的閘極氧化膜之電晶體 (%*為厚膜電晶體)和具有最適合於電壓㈣之薄的問極氧 化膜之電晶體（稱為薄膜電晶體(Tr))的門限值電壓中任一 個是高，時’與檢討例相比較之下本實施例的解碼時間已 知可獲彳于改善。又，厚膜電晶體的門限值電壓是高值，且 薄，電晶體的Η限值電壓是低值時，與檢討例相比較之下 本實施例的解碼時間已知亦可獲得改善。又，厚膜電晶體 的門限值電壓是低值，且薄膜電晶體的門限值電壓是高^ 時，與檢討例相比較之下本實施例的解碼時間已知亦可獲
的解瑪時間(psec)，橫軸 得改善。 在以上所述的本實施例中，列解碼器丨丨所具有的解碼 部/4具備以直列方式相連接的2個電晶體μν^、μνι^。 然後/字元線選擇用的位址信號ΧΑ、χβ之中，位址信號 XA輸入至前段電晶體MNlb的閘極中。又，位址信號 輸入至後段電晶體MNlc的閘極中。然後，位址信號χβ 較位址信號ΧΑ更為延遲以輸入至列解碼器u中。； 口此依據本貫施形式，電晶體MNlb的汲極_源極間 I27886i3f.doc 心成大電料的朗即可縮短。絲，可省略先前技術中 必要的緩衝用電晶體MNla。 。。又藉由緩衝用電晶體MNla的省略，則可使列解碼 态11的動作速度加快。χ，亦可使列解碼器n之電路面 積縮小。 又，電壓Vdd是低值的條件下的列解碼u的動作速 度之劣化可被抑制。 (第2實施形式） ♦ 位址信號XA、XB係對外部位址信號進行解碼時產 。在預充電未解除之狀態下該健信號XA、XB若輸入 至=角午碼益中，則一種貫通電流流至解石馬部中。因此’位 址信號ΧΑ、ΧΒ由於信號pRCH成為高位準而輸入至列解 碼器11中。 因此’對各字元線的存取時間是由使位址信號XA、 =輸入至列解碼器u中時所用的時序來蚊。因此，由 1號PRCH成為高位準至位址信號χΑ、χΒ被輸入為止的 φ 盼間設定成最短。 然而，如第1實施形式所示，位址信號XA、ΧΒ的時 改變時，後來輸入的位址信號χΒ的時序是由對字元線 =存取時間來決定。因此，只有位址信號χΑ和位址信號 ^的間卩同σ卩伤才會使對字元線之存取時間受到延遲。本 實施形式可解決此種問題。 圖5係本發明之第2實施形式中所屬的DRAM的構成 回。方塊活性化信號由外部輪入至dRA]V[中。方塊活性化 ⑧ I278S63if.doc 輸入至預充電控制電路22和位址信號χΑ控制電路 預充電控制電路22依據方塊活性化信號以產生一種 預充電信號PRCH。預充電信號PRCH經由記憶體控制電 路5以輸人至列解碼器u中。又，預充電信號⑼^輸 入至位址信號XB控制電路21中。 ▲位址信號XA控制電路％依據外部⑯址信號以產生位 址，號XA’。又，位址信號χΑ控制電路％在與方塊活性 化信號輸入的同時使位址信號χΑ，輸出。錄址信號Μ 輸入至列解碼器u中。 σ〜 」立址信號ΧΒ控制電路u依據外部位址信號以位 址信號ΧΒ。又，位址信號χΒ控制電路21在與預信 ^PRCH成為南位準的同時使位址信號χΒ輸出。'此 k號ΧΒ輸入至列解碼器丨丨中。 結果，位址信號XA，在與位址信號χ 快速的時序輸人至列解碼器llt。具體而言， XA㈣XB相比較時是以預充電 。 解碼時間中快速的時序輸人至列解碼器U中。 的 ^時脈CLK由外部輸入至DRAM中。時脈 1位址信號XA控制電路2Q中。又，時脈江 = 入至職Μ内的其它電路（包括位址信號χβ 21，預充電控制電路22，周邊控制電路7和資料輪出: 制電路6等）。DRAM是與時脈CLK同步而動作輪出入控 其次，就圖5中所示的敗鳩的動作來說明。圖6 20 12788够 if.doc 序圖。又’列咖一^ 時的 即，在與先前技術I交Γ位:,晶體MNib導通。 位準。 U中。此蚪，位址信號XB未遷移至高 關閉果移至高位準。因此，電晶體’ 二，解碼賴藉由閃鎖部9而微弱地問鎖著。 其-人’位址信號XB藉由 準時的時序㈣移至“ 成為高位 _移瑜準。二 出低位準的信號RDC。 夕】解碼$ 11輸 在上述方式構成的DRAM Φ，sa缺/ XB存在著時序差，但位址_ 至列=中。因此，位址信號χβ的; 才輸 只JJ1IL貝通電流的問題即不 位址#號乂八’的輸入的限制即不存在电A 、、二 構成方式因此是可能的。 只苑形式的上述 於疋’依據本實施形式可防止 :各字元線的存取時間上的延遲。其它 21 (8) 127卿.d〇i (弟3實施形式） “固7係本發明之第3貫施形式中所屬的列解碼器η 的電路構成圖。解碼部31由1個Ρ型MOS電晶體MP1， 2曰個N型Mos電晶體MNla、MNlb所構成。電晶體河^^“ 是一種緩衝用電晶體。
“列解碼器11具備位址信號檢出電路32。位址作號檢 ，電路32由反及閘(NAND)電路33和反相器電路34°所°構 ^電^信號檢出電路32在構成上係使用V(W系列的薄 ^位址信號χΑ、χΒ輸入至位址信號檢出電路^ 二信號ΧΑ、ΧΒ同時成為高位準時，該位址 出笔路32使位址信號輸出至電晶體_ib之問極。 ，、它構成是與圖10所示的DRAM相同。位址 XA、XB的輸入時序特別是未受到限 ^
所說明的輸人時序是—樣的。 U此與抑圖U 係列圖中所示的列解碼器U的動作來說明。圖8 係歹j解碼杰11的動作時序圖。 為了對記憶胞陣列丨_某—方 行貧料的讀出或寫人，則在含有該 W的進 時’信號_由低位準遷移至高“=被= MP1=::=r9 二= 口琥XA和Χβ同時遷移 位址信號檢出電路32使位址 準。於疋， 間極。因此，電晶體職b導通。=電晶體以腸的 、⑺果，解碼資訊節點 ；(§： 22 (node 一 A)的電壓遷移至 位準的信號RDC。-位準。於是，列解碼器11輸出低 形成的構成’則能以2段的直列方式來 條件下的詹^ M〇S電晶體。其結果是可使低電壓 器u的動作速度的劣化受到抑制。 i以i數w ^ 11的解帅朴電壓Vdd的關係圖， 具以參數來顯不電晶體的特 口 例的列解碼H 3⑽_第 θ 出該檢討 7)的比較情形。付弟3心形式的列解碼器11(圖 曰膜電士晶體和薄膜電晶體的門限值電壓⑽中任一個 二二』1與广恤較時本實施例的解碼時間已知 了，改善。又，厚膜電晶體的門限值 ==壓是低時，在與檢辑 解碼日守間已知亦可獲得改善。此處是在以3段 2 ，M0S電晶體所形成的構成(請參閱圖u)的動ς 比較，以邏輯電路所構成的位址信號檢出電路仃 =Ν型M0S電晶體後所形成的構成的動作已顯心 =_電晶體的門限值㈣是高.且厚膜電晶 义值電壓是低時，該檢討例中解碼時間變短。此产，、 日體的門限值電壓較低，解碼部31的。了 二曰體的直列段數的差異須不大’對此而言，為了 ，曰曰體的門限值電餘高，則使位址信號檢中、 延遲變大時是有利的。 电路32中的
23 I278^3f.d〇c 膜+二述條件(薄膜電晶體的門限值電壓較高，且厚 !:二使解碼時間較短，，的條件。决定DRAM全體的性 月匕者疋·尽膜電晶體和簿膜雷曰 严“士㈣雄士 體同時具有高的門限值電 °因此’上述條件若較_例更惡劣時， 因此，依據本實施形式，箨 踩# 、 糟由列解碼器11所具有的解 f號XA和XB來動作的N型腦電晶體 ί卜果，可使列解碼器U的解碼時間縮短。 體的⑽值«是鱗的㈣下之列解 ㈣作速度在鮮1實施形式相比㈣可獲得改 善0 又，上述各實施形式中，位址信號(具體而言，列位址 信= 艮於2個(位址信號XA㈣)，3個以上亦 使在此種構成中_亦可實施上述各實_式。 隹本么明已以較佳賞施例揭露如上，然其並非用 Γί圍Γ月二任何熟習此技藝者’在不脫離本發明之精神 和耗圍内’ *可作些許之更動與潤飾，因此本發 範圍當視_之㈣專概圍所界定者為準。 Μ 【圖式簡單說明】 構成=係綠示本發明之第1實施形式中所屬的敗錢的 圖2係圖1中所示的列解碼器u的構成之電 圖3係列解碼器11的動作時序圖。 Π
24 I2788^3if.d〇c 圖4係列解碼器u的解碼時 圖5係本發明之第2實雜开η/ 圖。 圖。 形式中所屬的DRAM的構成 =6 :圖5中所示的DRAM的動作時序圖。 的構_林發明之第3實施形式中所屬的列解·、u 圖8係列解碼器u的動作時序圖。 ^係列解碼器u的解 1 2 3 4 5 6 7 8 9 10 U 12 =:系顯示_之檢討例之概電二〜 圖系圖10中所不的列解碼器3的 【主要-解碼器3的動作時序圖。成之電路圖。 70件符號說明】 記憶胞陣列 字元線驅動器 列解碼器 感測放大器電路 記憶體控制電路 資料輸入/輪出控制電路 周邊控制電路 解碼部 閂鎖部 輸出驅動器 列解碼器 位址控制電路 25 127886¾ f.doc 13 延遲控制電路 14 解碼部 20 位址XA控制電路 21 位址XB控制電路 22 預充電控制電路 31 解碼部 32 位址信號檢出電路 33 反及閘電路
34 反相器電路
⑧ 26

Claims (1)

127884¾心 十、申請專利範圍： 1·一種半導體記憶裝置，包括： 記憶胞陣列，其中多個記憶胞配置成矩陣狀； 多條字70線，其連接至上述之多個記憶胞中； ^列解碼為，其所包含的多個解碼部各別地包含第}和 第$M0S電晶體’此第丨和第2M〇s電晶體係對應於上述 之多條字元線而設置以及直列地相連接著且 元_用的第丨和第2位址信號輸人，第丨位址信號^入 至各第1M0S電晶體的閘極，帛2位址信號輸入至各第 2M0S電晶體的閘極，列解碼器輸出各字元線控制用的第 1信號；以及 控制電路，其使第2位址信號較第1位址信號更為延 遲。 2·如申請專利範圍第1項所述之半導體記憶裝置，其 中各解碼部包含： 第1電源，其供給各字元線驅動用的第1電壓； 第3M0S電晶體，其連接在第1電源和第iM〇s電晶 體之間且其閘極上有第2信號輸入，第2信號使該記憶胞 陣列成為活性狀態或預充電狀態； 第2電源，其連接至第2M0S電晶體且供給一種接地 電壓； 連接節點，其連接第1M〇S電晶體和第3MOS電晶體 且輸出第1信號所對應的解碼資訊，以及 第3M0S電晶體在顯示該預充電狀態所用的第2信號 27 I278^,doc 輸入時將第i電壓供給至上述的連接節點 顯不5亥活性狀態所用的第2信號輸入時:方面，當 至上述的連接節點。 弟1電壓未供給 中第範圍第2項所述之半_記”置发 上严號具有第1電壓，以及 ^衣置’其 弟1和第2位址信號具有_種較第 電歷。 電泛遇低的第2 4·如申請專利範圍第3項所述之 中第1和第2M0S電晶體具有一種 =裝置，其 壓 第3则電晶體具有，第物_門限值電 5·如申請專利範圍第2項所述之 解碼器包含-種保持該連接節點的電位 中更it申1t專利範圍第1項所述之半導體記恃筆置发 中更具備-種電路，其依據第ut號來置’其 7.一種半導體記憶裝置，其具備：°子凡線。 冗憶胞陣列’其巾乡個記憶胞配置成矩陣狀. 多條字元線，其連接至上述之多個記憶胞；’ 幻和第2位址控制電路，其產生各字元 弟1和第2位址信號； '擇用的 胞陵^號產线路，其依據—由外部所輸人_且使上述記情 已陣列活性化所用的活性化信號，以產生—種使記憶料、 28 列成為活性狀態或預充電狀態時所用的第2信號； 列解碼器，其所包含的多個解碼部各別地包含第 第2M0S電晶體，此第1和第2M0S電晶體係對應於上述 之多條字元線而設置且直列地相連接著，第丨位址信號輸 入至各第1M0S電晶體的閘極，第2位址信號輸入至各第 2M0S電晶體的閘極，列解碼器輸出各字元線控制用的第 1信號， 在上述活性化信號被活性化時，第丨位址控制電路輸 出第1位址信號，以及 在活性狀態顯示用的第2信號被活性化時，第2位址 控制電路輸出第2位址信號。 8·如申請專利範圍第7項所述之半導體記憶裝置，其 中各解碼部包含： 第1電源，其供給各字元線驅動用的第1電壓； 第3M0S電晶體，其連接在第1電源和第iMOS電晶 體之間且其閘極上有第2信號輸入； 胃第2電源，其連接至第2M〇s電晶體且供給一種趄地 電壓； 連接節點，其連接第1M0S電晶體和第3M0S電晶體 且輸出第1信號所對應的解碼資訊，以及 _第3M0S電晶體在顯示該預充電狀態所用的第2信號 輸^蚪將第1電壓供給至上述的連接節點，另一方面，當 顯示該活性狀態所用的第2信號輸人時，冑1電壓未供: 至上述的連接節點。 (§) 29 I278^if,oc 中第9^申請專利範園第8項所述之半導體記師晋甘 中^和弟2信號具有第1電壓，以及 心衣置’其 電壓弟1和第2位址信觸1電壓還低的第2 10=口申請專利範圍第9項所述之半導 中弟1和弟2MOS電晶體具有—種盘 二衣置，其 值電壓，以及 a 壓對應的門限 壓。弟3 MOS電晶體具有一種與第丨電壓對應的門限值電 11.如申請專利範圍第8項所述之 中列解碼器包含-種伴持該連接筋點ώ^體S己裝置，其 路。 _捋錢接即點的電位所用的保持電 =口申請專利範圍第7項所述之半導體記情 丄禋牛寺體記憶裝置，其具備： 尺 記憶胞陣列，其中多個記憶胞配置成矩陣狀； 多條字元線，其連接至上述之多個記憶胞；’ 多個檢出電路，其對應於上述之 姑 且各別地檢出：各字元線選擇用的第1和； 否已共同地被活性化；以及 位址偽唬疋 列解碼器，其所包含的多個解碼部久 人 晶體’此第_電晶體對應於；:: 路而设置且間極連接至各檢出電路二士出-控制用的第1信號被_。 午馬錢各子元線 30 !278^〇, 其中1::::範圍第13項所述之半導體記憶裝置， f 1電源，其供給各字元線驅動用的第1電壓； 骑f2M0S電晶體’其連接在第1電源和第im〇s電晶 間極上有第2信號輸入，第2信號使該記憶胞 陣列成為活性狀態或預充電狀態； 電壓第2 &源’其連接至第_s電晶體且供給一種接地 b私山ί ’』其連接第1M〇S電晶體和第2M0S電晶體 輸^弟1信號所對應的解碼資訊，以及 =2MGS ts$體麵賴縣冑㈣ 輸入時將第丨電壓供給至上述的連接節點 ^ 2 I虎 顯示該活性狀態所用的第2信號輸入時，第j ，，當 至上述的連接節點。 包壓未供給 ij.如ΐ請專利範圍第14項所述之半導 其中弟1和第2信號具有第1電壓，以及 L、衣置， 電壓第1和第2位址信號具有—種較第丨_還低的^ 16. 如申請專利範圍第15項所述之半導 其中第1M0S電晶體具有—種與第2電壓的=二 壓，以及 “的門限值電 壓。第2M0S電晶體具有一種與第i電壓對應的門限值電 17. 如申請專利範圍第14項所述之半導體記憔裝置， 31 127 哪·d 其中列解碼器包含一種保持該連接節點的電位所用的保持 電路。 18.如申請專利範圍第13項所述之半導體記憶裝置， 其中更具備一種驅動電路，其依據第1信號來驅動各字元 線0
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