1276332 玖、發明說明：
【發明所屬之技術領域I 發明領域 本發明係有關於接收信號之回復。 發明背景 自以往以來，對接收信號進行正交檢波已很普遍。關 於習知之正交檢波器諸如於專利文獻丨（日本專利公開公報 特開平10 —23092號）有記載。第7圖即為顯示習知之正 10 交檢波器之圖。 被測定信號源141輸出之被測定信號傳送至乘法器 147、148。基準信號源142輸出之基準信號傳送至乘法器 147 ’並經由90度相移器145傳送至乘法器148。乘法器 147及148將所傳送之信號相乘後，將之輸出至低通濾波器 15 151、152。通過低通濾波器151、152之信號分別稱為I、 Q信號。 藉上述之正交檢波所得之I、Q信號經CPU (Central Processing Unit)加以處理，而求得被測定信號之振幅及相 位。且亦可預先將被測定信號源141輸出之被測定信號進 20 行A/D轉換。 然而，藉以硬體實現上述之正交檢波器，以圖處理之 高速化並非易事。舉例言之，若於基準信號源142使用NC0 (Numerical Controlled Oscillator )，基準信號源 142 必須具 備較大之正弦表。而以邏輯電路安裝低通濾波器151、152 1276332 時，演算量則增多。進而，當CPU接收I、 X Ιδ琥，而將 該等加以處理時，必須進行用以使I、Q信號之生成亲 至CPU之處理速度之抽樣（decimation)。當進行抽樣产 則產生因抽樣造成之信號返回。因而，便需要防止信號返 回之抽樣濾波器。 因此’本發明即以可高速進行接收信號之檢波為課題。 【明内 發明概要 本發明係構造成包含有：數位輸入信號生成機構，係 10將輸入信號作取樣，以生成數位輸入信號者；第丨信號輸出 機構，係將前述數位輸入信號與預定信號相加之第丨信號輸 出者，弟2ja號輸出機構，係將使前述第1信號僅延遲前述 數位輸入信號生成機構之取樣時間丨週期之時間之第2信號 輸出者；及頻率領域轉換機構，係每逄丨個週期之預定整數 15倍數，便取得前述第1信號及第2信號，以求得將前述輸入 信號轉換為頻率領域之資料者，而前述預定信號為從使前 述第1信號已延遲僅1個週期之信號乘上預定係數者減去使 前述第1信號僅延遲僅2個週期者之信號。 按，如上述構成之發明，數位輸入信號生成機構將輸 20入信號作取樣，而生成數位輸入信號。第1信號輸出機構將 數位輸入信號與預定信號相加之第1信號輸出者。第2信號 輸出機構將使前述第1信號僅延遲數位輸入信號生成機構 之取樣時間1週期之時間之第2信號輸出。頻率領域轉換機 構每逄1個週期之預定整數倍數，便取得第丨信號及第2信 1276332 號，以求得將輸入信號轉換為頻率領域之資料。預定信號 為從1使第1信號已延遲僅1個週期之信號乘上預定係數者 減去使第1信號延遲僅2個週期者之信號。 又，本發明亦可包含有反饋信號輸出機構，係將從於 5 前述第2信號乘上預定係數者減去使前述第2信號延遲僅1 個週期者之反饋信號輸出者，而前述預定信號為前述反饋 信號。 又，本發明亦可包含有：第1反饋信號輸出機構，係花 費1個週期，將於前述第1信號乘上預定係數之第1反饋信號 10 輸出者；第2反饋信號輸出機構，係將使前述第2信號延遲 僅1個週期後，使符號反轉之第2反饋信號輸出者，前述預 定信號為前述第1反饋信號及前述第2反饋信號。 又，本發明亦可包含有第3反饋信號輸出機構，係將於 前述第2信號乘上預定係數之第3反饋信號輸出者；及第2反 15 饋信號輸出機構，係將使前述第2信號延遲僅1個週期後， 使符號反轉之第2反饋信號輸出者，而前述預定信號為前述 第3反饋信號及前述第2反饋信號。 再者，本發明中，前述輸入信號亦可為重覆被測定物 之過渡回應及延續前述過渡回應而產生之恆定回應者，而 20 前述第1信號輸出機構在前述頻率領域轉換機構取得前述 第1信號後，亦可在前述過渡回應再度產生後至結束前，不 進行前述第1信號之輸出。 在此，本發明中，前述頻率領域轉換機構亦可於取得 前述第1信號後，至前述過渡回應再度產生至結束之期間， 1276332 進行預定係數之設定。 在此，本發明中，前述頻率領域轉換機構亦可於取得 前述第1信號後，至前述過渡回應再度產生至結束之期間， 進行預定整數之設定。 5 本發明構造成包含有：數位輸入信號生成步驟，係數 位輸入信號生成機構將輸入信號作取樣，而生成數位輸入 信號者；第1信號輸出步驟，係第1信號輸出機構將前述數 位輸入信號與預定信號相加之第1信號輸出者；第2信號輸 出步驟，係第2信號輸出機構將使前述第1信號僅延遲前述 10 數位輸入信號生成機構之取樣時間之1週期之時間之第2信 號輸出者；及頻率領域轉換步驟，係頻率領域轉換機構每 逄1個週期之預定整數倍數，便取得前述第1信號及第2信 號，以求得將前述輸入信號轉換為頻率領域之資料者，而 前述預定信號為從使前述第1信號已延遲僅1個週期之信號 15 乘上預定係數者減去使前述第1信號延遲僅2個週期者之信 號。 本發明為一種程式，係使電腦執行檢波裝置之檢波處 理者，該檢波裝置包含有取樣輸入信號，而生成數位輸入 信號之數位輸入信號生成機構，該程式並使電腦執行以下 20 之處理：第1信號輸出處理，係將前述數位輸入信號與預定 信號相加之第1信號輸出者；第2信號輸出處理，係將使前 述第1信號僅延遲前述數位輸入信號生成機構之取樣時間 之1週期之時間之第2信號輸出者；及頻率領域轉換處理， 係每逄1個週期之預定整數倍數，便取得前述第1信號及第2 1276332 信號，以求得將前述輸入信號轉換為頻率領域之資料者， 而前述預定信號為從使前述第1信號已延遲僅1個週期之作 號乘上預定係數者減去使前述第1信號延遲僅2個週期者之 信號。 5 本發明為一種記錄媒體’係記錄有用以使電腦執行檢
波叙置之檢波處理之私式而可為電腦讀取者，該檢波裝置 包含有取樣輸入信號，而生成數位輸入信號之數位輸入信 號生成機構，該記錄媒體並記錄有用以使電腦執行以下處 理之程式，該等處理為：第1信號輸出處理，係將前述數位 10輸入信號與預定信號相加之第1信號輸出者；第2信號輸出 處理，係將使前述第1信號僅延遲前述數位輸入信號生成機 構之取樣時間之1週期之時間之第2信號輸出者；及頻率領 域轉換處理，係每逄1個週期之預定整數倍數，便取得前述 弟1 k號及第2#號’以求得將前述輸入信號轉換為頻率領 15 域之資料者，而前述預定信號為從使前述第1信號已延遲僅 1個週期之信號乘上預定係數者減去使前述第1信號延遲僅 2個週期者之信號。 本發明為一種程式，係用以使電腦執行檢波裝置之檢 波處理者，該檢波裝置包含有數位輸入信號生成機構、第1 20 信號輪出機構及第2信號輸出機構，該數位輸入信號生成機 構係將輸入信號作取樣，而生成數位輸入信號者；該第1信 號輸出機構係將前述數位輸入信號與預定信號相加之第1 信號輪出者；該第2信號輸出機構係將使前述第1信號僅延 遲前述數位輸入信號生成機構之取樣時間之1週期之時間 9 1276332 之第2信號輸出者；該程式並使電腦執行頻率領域轉換處 理，该頻率領域轉換機構係每逢丨個週期之預定整數倍數， 便取得珂述第1信號及第2信號，以求得將前述輸入信號轉 換為頻率領域之資料者，而前述預定信號為從使前述第Hf 5號已延遲僅1個週期之信號乘上預定係數者減去使前述第1 信號延遲僅2個週期者之信號。 本發明為一種記錄媒體，係記錄有用以使電腦執行檢 波裝置之檢波處理之程式而可為電腦讀取者，該檢波裝置 包含有數位輸入信號生成機構、第丨信號輸出機構及第2信 1〇 =輸域構，該數位輸人信號生成機構係將輸人信號作取 杈’而生成數位輸入信號者；該第號輸出機構係將前述 數位輸入㈣與預定信號相加之第1信號輸出者；該第2信 〜輸出機構係將使前述第Ht號僅延遲前述數位輸入信號 15機構之取樣時間之1週期之時間之第2信號輸出者，該 弋；\某體並5己錄有用以使電腦執行頻率領域轉換處理之程 工忒頻率領域轉換機構係每逄丨個週期之預定整數倍數， 仟4述第丨信號及第2信號，以求得將前述輸入信號轉 號t颈率領域之資料者，而前述預定信號為從使前述第1信 遲僅1個週期之信號乘上預定係數者減去使前述第1信 2〇 #U延遲僅2個 圖式簡單說明 第1圖係顯示利用本發明實施形態檢波裝置6之網路分 析器1之έ士挺 "樽之塊圖。 第2 Pi 圖係顯示本發明第1實施形態之檢波裝置6之結構 1276332 之塊圖。 第3圖為信號之時間表，其係顯示輸入信號之頻率fIF 之信號之包絡線（第3 (A)圖）、觸發信號（第3 (B)圖）、 取樣時間（第3 (C)圖）及頻率領域轉換部7之第1信號及 5 第2信號之取得時間（第3 (D))圖。 第4圖係顯示本發明實施形態之動作之流程圖。 第5圖係顯示本發明第2實施形態之檢波裝置6之結構 之塊圖。 第6圖係顯示本發明第3實施形態之檢波裝置6之結構 10 之塊圖。 第7圖係顯示習知之正交檢波器者。 I：實施方式3 用以實施發明之最佳形態 以下，一面參照圖式，一面說明本發明之實施形態。 15 第1圖係利用本發明實施形態之檢波裝置6之網路分析 器1結構之塊圖。網路分析器1係用以測定被測定物（DUT : Device Under Test) 10之回應特性。 網路分析器1具有頻率指定部2、振盪器4、檢波裝置6、 頻率領域轉換部7、回應特性測定部8、顯示裝置9。 20 頻率指定部2係用以指定振盪器4振動之信號之頻率。 振盪器4從頻率指定部2接收頻率之指定，而將經指定 之頻率之信號向被測定物10輸出。 檢波裝置6接收被測定物10輸出之信號作為從振盪器4 接收信號之結果，進行檢波後，輸出第1信號及第2信號。 11 Ϊ276332 關於第1信號及第2信號則後述之。 頻率領域轉換部7從檢波裝置6接收檢波結果之第 號及第2信號後，將之轉換為頻率領域之信號。
该等便成 輪出至顯 回應特性測定部8依頻率領域轉換部7求得之頻 5 10 15 之信號，求出從被測定物10輸出之振幅及相位。 為被測定物10之回應特性。之後，將該回應特性 示裝置9。 顯示裝置9自回應特性測定部8接收從被測定物丨〇輪出 之振幅及相位，並予以顯示。 此外，頻率指定部2、頻率領域轉換部7及回應特性蜊 定部8可藉將實現該等各自之功能之程式預先記錄於石更 碟、ROM或RAM等，而由CPU讀取該程式並加以執行而實 現。若網路分析器1具有媒體（軟碟、CD一R〇M等）讀取 裝置’便可藉使媒體讀取裝置讀取記錄有程式之媒體，將 程式安裝於硬碟等。 第1實施形態 第2圖係顯示本發明第1實施形態之檢波裝置6之結構 之塊圖。檢波裝置6具有A/D轉換器12、時鐘產生器14、第1 ^唬輸出器16、第2信號輸出器18、反饋信號輸出部20、第 20 1暫存器22、第2暫存器24。 A/D轉換器12接收從被測定物1〇輸出之信號作為輸入 乜唬，再將之轉換為數位輸入信號後輸出。且，輸入信號 係中心頻率為flF者。數位輸入信號之信號列標示為 χ[0]，Χ[1]，···，χ[η]，·.·，χ[Ν〜1]。 12 1276332 時鐘產生器14產生A/D轉換器12之取樣時間。此外，取 樣頻率為fs。 第1信號輸出器16將從A/D轉換器12輸出之數位輸入信 號與從反饋信號輸出部2〇輸出之反饋信號相加後輸出。第1 5仏號輸出器16之輸出稱為第1信號。在此，將第1信號稱為 s[n]。其中，〇$n^N—1，s[n]對應χ[η]。 弟2 k ^虎輸出器18接收第1信號後，延遲取樣時間之1 週期之時間（以下稱為「i個週期」）而輸出。第2信號輸出 器18之輪出稱為第2信號。第2信號標示為sfn—丨]。由於使 10第1信號延遲1個週期，故第2信號為從第1信號对11]之11減1 者。 反饋信號輸出部20具有常數乘法器2〇a、延遲機構 20b、符號逆轉器20c、加法器20d。常數乘法器20a係於第2 信號乘上預定係數K後輸出。又，K以下式表示。請留意κ 15 為實數。 【第1數】 欠=2 eos
延遲機構20係使第2信號延遲1個週期後，將之輸出。 符號逆轉器2〇c使延遲機構20b之輸出之符號逆轉。即，乘 20上“一丨”。加法器20d將常數乘法器20a之輸出與符號逆轉 器20c之輸出相加後，將之輸出。加法器20d之輸出為反饋 信號。 即，反饋信號輸出部20將從於第2信號乘上預定係數κ 13 1276332 者減去使第2信號僅延遲了 1個週期者之反饋信號 。在此， 反饋信號=K · s[n~ 1] — s[n — 。 在此，由於從A/D轉換器12輪出之數位輸入信號與從反 饋信號輸出部20輸出之反饋信號指加者為第i信號，故咖 5 =x[n] + K · s[n- 1] —s[n-2] 〇 第1暫存器22從第1信號輸出器16接收第丨信號並加以 記錄。第2暫存器24從第2信號輸出器18接收第2信號並加以 記錄。 此外，頻率領域轉換部7每逄N週期（1個週期倍， 10其中，N為整數），便從第1暫存器22及第2暫存器24讀取第工 信號及第2信號，以求得將輸入信號轉換為頻率領域者。 即’藉檢波裝置6及頻率領域轉換部7，對輸入信號進行DFT (離散傅立葉轉換）。此外，N可任意設定。若令第1信號為 s[n]，第2信號為s[n—1]，轉換為頻率領域之結果便為y[n] 15 =s[n]-W · s[n-l]。其中，W如下式所示。 【第2數】 又，在檢波裝置6中，從開始取樣後，至藉頻率領域轉 換部7取得DFT結果為止之一定之時間窗口内，對N個取樣 20 點進行取樣。因此，在藉檢波裝置6及頻域領域轉換部7進 行之DFT中，將0Hz至取樣頻率fs分割為N，以進行頻率轉 換。因此，藉令取樣數N為較大值，可提高頻率分解能。在 14 1276332 本發明實施形態中，N為規定輸入信號之檢測頻寬者，其係 與測定時間及必要頻寬取得平衡後，再決定之。舉例言之， 取樣頻率fs為10MHz ’若檢測頻寬須lookHz時，]ST= 100(= 10MHz+ 100kHz)便為標準，且測定時間為1〇//s (二1〇〇 5 +10MHZ)。 在此，對藉檢波裝置6及頻率領域轉換部7進行DFT之 原理加以說明。檢波裝置6及頻率領域轉換部7使用稱作 Goertzel法之异法，進行DFT。Goertzel法為如下述之計算 方式。 10 令業經取樣之輸入信號列表示為χ[0]，χ[1]，···，χ[η]，···χ [Ν— 1]。Ν為用於DFT計算之時間窗口内之輸入信號之取樣 數。對x[n]進行以下之遞推公式演算。 s[n] = x[n] + K · s[n—l]-s[n-2]…（1) y[n] = s[n]-W · s[n- 1] ... (2) 15 s[n]為計算中之媒介變數，y[n]為輸出值。s[n]之初始 值為s[-2] = s[-l] = 0。又，κ與W為常數，如以下所示者。 其中’ flF為輸入信號之頻率，fs為取樣頻率。 【第3數】
20 從輸入取樣信號開始，反覆進行（1)式、（2)式N次， 最後取得y[n]，藉此得到DFT結果。然而，（2)式為前饋形 15 1276332 之濾波結構，立所需之資訊為進行N次演算後之 值。因此，（2)式不必一直進行演算，只要次演算後進 行1次即可。因此，反覆計算只要進行（1)式即可。（2) 式之演算相對於取樣速度為1/Ν之速度即可。因此，即使使 5用在電腦内之程式上進行演算之方法，（2)式在速度上也 是相當合適。當然，（2)式以邏輯演算電路實現亦不會引 起任何問題。 在此，（1 )式相當於苐^號輸出器16輸出之第1信號。 (2)式為藉頻率領域轉換部7所得，將輸入信號轉換成頻 10 率領域之結果。因此’藉第2圖所示之結構，可進行dft。 又，由於（2)式之演算相對於取樣速度為1/Ν之速度即可， 故頻率領域轉換部7只要每逄Ν週期，從第1暫存器22及第2 暫存器24讀取第1信號及第2信號即可。 其次，參照第3圖之時間表及第4圖之流程圖，說明本 15 發明第1實施形態之動作。 首先，檢波裝置6之A/D轉換器12接收被測定物10輸出 之信號作為輸入信號。第3 (Α)圖為檢波裝置6之A/D轉換 器12接收之輸入信號之頻率fiF之信號之包絡線。如第3 (Α) 圖所示，輸入信號開始之部份為過渡回應，且值不穩定。 20 當平息過渡回應時，值便穩定。值已穩定之部份即為恆定 回應。如此，延續過渡回應，而產生怪定回應。 時鐘產生器14接收顯示至A/D轉換器12之輸入信號之 過渡回應結束之觸發信號（S10 ;參照第4圖），而產生取樣 頻率fs之取樣時間。第3 (B)圖顯示觸發信號，第3 (C) 16 !276332 圖顯示取樣時間。從第3 (B)圖可知觸發信號在輸入信號 之過渡回應結束之時間點產生。從第3 (C)圖可知取樣時 間從觸發信號產生至少產生N次。此外，取樣信號之產生從 觸發信號產生後，在第N次時停止亦可，持續進行亦可。 5 A / D轉換器12從時鐘產生器14接收取樣時間，而將輸入 信號轉換為數位輸入信號後將之輸出。參照第4圖，數位輸 入信號與從反饋信號輸出部輸出之反饋信號藉第1信號輸 出為16相加’而輸出第1信號（S12 )。苐1信號並記錄於第1 暫存器22。 10 又，第1信號傳送至第2信號輸出器18，延遲僅丨個週期 後，作為第2信號而輸出（S14)。第2信號並記錄於第2暫存 器24。在此，判定從觸發信號至第n週期為止，是否已輸出 第1信號及第2信號（S16)。若在第N週期前尚未到達（S16， No)，反饋信號輸出部20便依第2信號，輪出反饋信號（S1 15 8)。然後，返回至第1信號之輸出（S12)。 此外，從觸發信號至第N週期是否已到達係藉省略圖示 :計數器判定《。記數器係從觸發信號開始每织個週期 4，便计异脈衝者。计數器藉啟動信號清除。 20 —若從觸發信號至糾週期為止，。㈣第丨信號及第2 信諱（S16，Yes),頻率領域轉換器7便從第丨暫存哭u及第 2暫存器24讀取第i信號及第2信號，以求出將^入;號轉換 成頻率領域者（S2G)。第3 (D)圖顯示藉頰率領域轉換器7 取侍第1信號及第2信號之時間。可知若從觸發俨號至第n 週期為止’第號及第2信號到達，便可藉頻率°領域轉換 17 1276332 器7進行第1信號及第2信號之取得。 然後，至下個觸發信號（S10)為止，亦可不進行藉檢 波装置6生成第1信號及第2信號。參照第3圖，就輸入信號h (參照第3 (A)圖）進行第1信號及第2信號之取得後（參 5照第3 (D)圖），至就輸入信號h+ 1 (參照第3 ( A)圖）， 生成觸發信號（參照第3 (B)圖）為止之時間T亦可不進行 第1信號及第2信號之生成。 藉本發明之第1實施形態，由於僅檢測輸入信號之某特 定頻率點之信號，故其他之頻率成分可取消。即，具有與 10 濾波相同之效果。特別是，輸入信號存在高頻波時，由於 高頻波之頻率點存在於fIF/fs之倍數，故作為輸入信號之標 的之頻率信號與高頻波為完全垂直相交之關係，而具有檢 波輸出完全不受影響之優點。如此，便不需配置用以將第1 信號及第2信號過濾之濾波器。而藉須以硬體實現之邏輯電 15 路安裝濾波器，使演算量增多之情形，由於不需濾波器， 故演算量減少，而可高速進行檢波裝置6之處理。 又，藉本發明第1實施形態，頻率領域轉換部7藉CPU 讀取程式並執行而實現，且檢波裝置6以硬體實現時，頻率 領域轉換部7之處理速度較檢波裝置6之處理速度慢。然 20而’在檢測裝置6計算第1信號及第2信號N次之間，頻率領 域轉換部7進行頻率之轉換只要丨次即可。因此，頻率領域 轉換部7之處理速度較檢波裝置6之處理速度低亦沒有問 題。亦不需配合頻率領域轉換部7之處理速度而降低檢波裝 置6之處理速度。因而，可高速進行檢波裝置6之處理。 18 1276332 進而’藉本發明第1實施形態，信號之檢測頻寬係將取 樣頻率fs分割成N之值。因此，僅變更N，便可輕易地變更 檢測頻寬。 且，藉本發明第1實施形態，藉檢波裝置6進行之第1 5 化號及弟2½遠之生成僅在從最初之觸發信號至第N週期間 進行即可。即，一種畫面處理。因而，其他以外之時間（例 如時間T (參照第3圖）），不進行第丨信號及第2信號之生成 亦可。因而，諸如在時間T内，可進行頻率領域轉換部7之 N之設定或常數乘法器20a之預定係數K之設定。 10 又，藉本發明第1實施形態，由於藉檢波裝置6進行之 第Hs號及苐2信號之生成為一種畫面處理，故對輸入信號h 之測定結果不致影響對輸入信號h+i之測定結果。即，以 前之測定結果不致對下個測定造成影響。藉此，便不需如 習知般檢討檢波器内之濾波回應等。 15 此外，在習知之直交檢波方式中，需被測定信號與參 照信號相乘，而於低頻部份之外產生不必要之信號。然而， 藉本發明第1實施形態，由於進行DFT (離散傅立葉轉換）， 故不致產生不必要之信號，而可獲得特性更佳之檢波器輸 出（第1信號及第2信號）。 2〇 進而，在習知之直交檢波方式中，使用正弦波信號作 為參照信號，藉本發明第1實施形態之檢波裝置6，由於不 特地使用正弦波之信號，故不需具備較大之正弦表，而可 高速進行檢波裝置6之處理。 第2實施形態 19 !276332 第2實施形態與第1實施形態之不同點在於使用第1反 饋信號輸出部60及第2反饋信號輸出部70取代第丨實施形態 之反饋信號輸出部20。 第5圖係顯示本發明第2實施形態之檢波裝置6之結構 5 之塊圖。檢波裝置6具有A/D轉換器12、時鐘產生器14、第i k就輸出器16、第2信號輸出器18、弟1暫存器22、第2暫存 器24、第1反饋信號輸出部60及第2反饋信號輸出部7〇。以 下’與第1實施形態相同之部份附上相同之標號並省略說 明。 10 A/D轉換器12、時鐘產生器14、第2信號輸出器μ、第1 暫存器22及第2暫存器24與第1實施形態相同而省略說明。 第1信號輸出器16將從A/D轉換器12輸出之數位輸入信 號、從第1反饋信號輸出部60輸出之第1反饋信號與從第2反 饋信號輸出部70輸出之第2反饋信號相加後輸出。第丨信號 15 輪出器16之輸出稱為第1信號。在此，將第1信號稱為s[n]。 其中，OSn^N—l，s[n]對應x[n]。 第1信號輸出器16具有第1加法器16a、第2加法器i6b。 第1加法器16a將數位輸入信號與第2反饋信號相加後將之 輪出。第2加法器16b將第1加法器16a之輸出與第1反饋信號 20相加後將之輸出。第2加法器16b之輸出即為第1信號。 弟1反鑛"^號輸出部60花費1個週期之時間，將於第1 4吕號乘上預疋係數K之苐1反饋信號輸出。第1反饋信號輸出 部60具有延遲機構62、常數乘法器64。 延遲機構62係使第1信號延遲丨個週期後，將之輸出。 20 1276332 常數乘法器64於延遲機構62之輸出乘上預定係數κ後將之 輸出。常數乘法器64之輸出即為第1反饋信號。預定之係數 Κ為與第1實施形態之常數乘法器2如之尺相同者。在此，第 1反饋h號為Κ · s[n— 1]。 5 一般，以邏輯電路之組合邏輯實現常數乘法器時，邏 輯複雜，而難以提高常數乘法器之動作速度。因此，通常 進行使常數乘法器之内部具有正反器（ίΐφ-ί^ρ)電路等， 使該正反器電路具有演算之中間結果，以提高取樣時間速 度。此時，常數乘法器對輸入之信號，隨著内部之取樣時 1〇間之延遲，輸出信號。 内部具有正反器電路等之常數乘法器輸出信號時之延 遲具有與延遲機構同等之功能。因此，由於内部具有正反 器電路等之常數乘法器不僅作為常數乘法器，亦同時具有 延遲機構之功能，故具有與延遲機構62及常數乘法器64之 15 組合同等之功能。因此，可將内部具有正反器電路等之常 數乘法器利用作第1反饋信號輸出部60。 又，延遲機構62在第5圖中係顯示位於常數乘法器64 之前面，而配置於常數乘法器64後面亦無妨。即，延遲機 構62之位置只要在第1反饋信號輸出部6〇内部，並不限定在 20 特定之位置。 進而，如之前所說明可利用内部具有正反器電路等之 常數乘法器作為第1反饋信號輪出部6〇，亦可利用i個週期 内進行數個時鐘量之演算動作之常數乘法器。 第2反饋信號輸出部7〇輪出使第2信號延遲僅丨個週期 21 1276332 後，使符號逆轉之第2反饋信號。第2反饋信號輸出部7 0具 有延遲機構72、符號逆轉器74。 延遲機構72使第2信號延遲1個遇期後，將之輸出。符 號逆轉器74使延遲機構72之輸出之符號逆轉。即，乘上 5 Γ 。符號逆轉器74之輸出為第2反饋信號。在此，第2反饋 信號=一 s[n — 2]。 第1信號輸出器16將數位輸入信號X[n]、第1反饋信號 K · s[n— 1]與第2反饋信號一 s[n—2]相加後，輸出第1信號 s[n] = x[n] + K.s[n—l] — s[n —2]。 10 即，第1加法器16a將數位輸入信號x[n]與第2反饋信號 —s[n — 2]相加後，輸出χ[η] — s[n—2]。第2加法器16b將第 1加法器16a之輸出χ[η] — s[n — 2]與第1反饋信號K· s[n〜1] 相加後，輸出第 1信號s[n]二x[n] + K · s[n— 1] — s[n—2]。 本發明第2實施形態之動作與第1實施形態之動作相同 15 而省略說明（參照第3圖、第4圖）。 藉本發明之第2實施形態，可獲得與第1實施形態相同 之效果。 且’藉本發明之第2實施形態，可將内部具有正反器電 路之常數乘法器利用作第1反饋信號輸山部60。内部具有正 20反器電路等之常數乘法器如先前所說明，可提高取樣時間 速度。因此，藉提高第1反饋信號輸出部60之取樣時間速 度’可提高檢波裝置6之檢波特性。 進而，藉本發明之第2實施形態，可較第1實施形態減 輕邏輯電路之負擔，而可提高動作速度。 22 !276332 即，在第1實施形態（參照第2圖）中，就從第2信號輸 出器18輸出之第2信號，於1個週期内，須進行常數乘法器 a加法态20d及第1½號輸出部μ之三個演算。然而，因 此，有演算電路非常複雜，且動作速度急遽下降之可能性。 在第2實施形態中（參照第5圖），就延遲機構62輸出之 信號，於1個週期内，只要進行常數乘法器及第2加法器16b 之2個演算即可。因此，可使演算電路簡易，且提高動作速 度。
第3實施形態 第3實施形態與第1實施形態不同點在於利用第3反饋 ^咸輸出部80及第2反饋信號輸出部70取代第1實施形態之 反饋信號輸出部20。 第6圖係顯示本發明第3實施形態之檢波裝置6之結構 之塊圖。檢波裝置6具有A/D轉換器12、時鐘產生器14、第1 15
^號輸出器16、第2信號輸出器18、第1暫存器22、第2暫存 益24、第2反饋信號輸出部70及第3反饋信號輸出部8〇。以 下，與第1實施形態或第2實施形態相同之部份附上相同之 標號並省略說明。 A/D轉換器12、時鐘產生器14、第2信號輸出器18、第i 20暫存器22、第2暫存器24與第1實施形態相同而省略說明。 第2反镇信號70與第2實施形態相同而省略說明。 第1信號輸出器16將從A/D轉換器12輸出之數位輸入信 號、從第3反饋信號輸出部80輸出之第3反饋信號與從第2反 饋信號輸出部70輸出之第2反饋信號相加後輸出。第1信號 23 1276332 輸出器16之輸出稱為第1信號。在此，將第1信號稱為s[n]。 其中，0$η‘Ν— 1，s[n]對應x[n]。 第1信號輸出器16具有第1加法器16a、第2加法器16b。 第1加法器16a將數位輸入信號與第2反饋信號相加後將之 5 輸出。第2加法器16b將第1加法器16a之輸出與第3反饋信號 相加後將之輸出。第2加法器16b之輸出即為第1信號。 第3反饋信號輸出部80將於第2信號輸出器18輸出之第 2信號s[n—l]乘上預定係數K之第3反饋信號輸出。預定之 係數K係與第1實施形態之常數乘法器20a之K相同者。在 10 此，第3反饋信號為K · s[n—l]。 第11信號輸出器16將數位輸入信號x[n]、第3反饋信號 K · s[n—1]與第2反饋信號一s[n—2]相加後，輸出第1信號 s[n] = x[n] + K · s[n — 1] 一 s[n — 2]。 即，第1加法器16a將數位輸入信號χ[η]與第2反饋信號 15 —s[n—2]相加後，輸出χ[η] — s[n — 2]。第2加法器16b將第 1加法器16a之輸出x[n] — s[n — 2]與第3反饋信號K · s[n〜1J 相加後，輸出第 1信號s[n] = x[n] + K · s[n— 1] — s[n~2]。 本發明第3實施形態之動作與第1實施形態之動作相同 而省略說明（參照第3圖、第4圖）。 20 藉本發明第3實施形態可獲得與第1實施形態相同之效 果。 進而，藉本發明之第3實施形態，可較第1實施形態減 輕邏輯電路之負擔，而可提高動作速度。 即，在第1實施形態（參照第2圖）中，就從第2信號輪 24 I276332 出器18輸出之第2信號，於丨個週期内，須進行常數乘法器 20a、加法器20d及第1信號輸出部16之三個演算。然而，因 此’有演算電路非常複雜，且動作速度急遽下降之可能性。 在第3實施形態中（參照第6圖），就第2信號輸出器18 5輸出之信號，於1個週期内，只要進行第3反饋信號輸出部 80及第2加法器16b之2個演算即可。因此，可使演算電路簡 易，且提高動作速度。 在上述實施形態中，以硬體（邏輯電路）實現檢波裝 置6為主而進行說明。然而，使具有cpu、硬碟、媒體（軟 10 體、CD — R〇M等）讀取裝置之電腦之媒體讀取裝置讀取記 錄有實現檢波裝置6之各部份（例如第1信號輸出器16、第2 信號輸出器18、反饋信號輸出部20等）之程式後，將之安 裝於硬碟。此種方法亦可實現檢波裝置6。 【圖式簡單說明】 15 第1圖係顯示利用本發明實施形態檢波裝置6之網路分 析裔1之結構之塊圖。 第2圖係顯示本發明第1實施形態之檢波裝置6之結構 之塊圖。 第3圖為信號之時間表，其係顯示輸入信號之頻率fIF 2〇之信號之包絡線（第3 (A)圖）、觸發信號（第3 (B)圖）、 取樣時間（第3 (C)圖）及頻率領域轉換部7之第1信號及 第2信號之取得時間（第3 (D))圖。 第4圖係顯示本發明實施形態之動作之流程圖。 第5圖係顯示本發明第2實施形態之檢波裝置6之結構 25 1276332 之塊圖。 第6圖係顯示本發明第3實施形態之檢波裝置6之結構 之塊圖。 第7圖係顯示習知之正交檢波器者。 5 【圖式之主要元件代表符號表】 1...網路分析器 20d...加法器 2...頻率指定部 22...第1暫存器 4...振盪器 24...第2暫存器 6...檢波裝置 60...第1反饋信號輸出部 7...頻率領域轉換部 62...延遲機構 8...回應特性測定部 64…常數乘法器 9...顯示裝置 70...第2反饋信號輸出部 10...被測定物 72...延遲機構 12...A/D轉換器 74...符號逆轉器 14…時鐘產生器 80...第3反饋信號輸出部 16...第1信號輸出器 141...被測定信號源 16a...第1加法器 142…基準信號源 16b...第2加法器 145... 90度相移器 18...第2信號輸出器 147...乘法器 20...反饋信號輸出部 148…乘法器 20a...常數乘法器 151…低通濾波器 20b...延遲機構 152…低通濾波器 20c...符號逆轉器 26