JP2004528742A - 高速フイルタ - Google Patents
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Abstract
電子フイルタは、アナログ信号の離散近似を提供する相関器として働く。アナログ／デイジタル変換とは、じかに統合される近似演算である。配列されたサンプルホールド回路又は単一ビツト比較器は、他方所望の周波数応答に関するフーリエ級数近似の係数値が入力される一連の乗算器に出力を与える。各サンプルホールド回路は、順次かつ遅れずにサンプリングを行い、次のサイクルまでそのサンプルを保持する。このため、アレイを通じて遅れることなくサンプリング点が移り、新しい各サンプルは異なる係数に乗算される。乗算器からの出力は、評価のために合計される。
Description
【関連出願】
【０００１】
本出願は、２００１年１月２９日出願の高速フイルタと題するカナダ特許出願番号２，３３２，６０９号に基づいて優先権を主張するものである。
【技術分野】
【０００２】
本発明は信号処理に関し、特に電子フイルタを実現する方法及び装置に関するものである。
【背景技術】
【０００３】
既知の類別のＤＳＰフイルタは、入力信号を連続的にサンプリングして次のような離散フーリエ近似を実行することにより演算を行う。
【０００４】
１つのこのような型のフイルタは、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ（有限インパルス応答））フイルタとして知られる。入力信号はサンプリングされ、各サンプルは、それ以外にフーリエ係数の１つ又はその近似値が入力される一連の乗算器に順番に与えられる。１つのサンプルが第１の乗算器から次の乗算器に移るとき、次のサンプルが第１の乗算器等に間に合うように与えられる。
【０００５】
以上の手法は、適度のサンプリングレートを要する低い周波数に有用であることが立証されているが、１［ＧＨｚ］に近い周波数に関しては、未だ実用的ではない。これは主に、サンプリングレートが高い時に必要とされるアナログ／デイジタル変換及び計算の総数、及び複雑なデイジタル成分の処理速度における制限によるものである。
【０００６】
本発明の目的は、離散近似解析を用いて信号を識別又は抽出する手段を提供することであり、１［ＧＨｚ］を超過する周波数に適している。
【発明の要約】
【０００７】
本発明は、おおむね離散フーリエ近似に類似し、より厳密には相関器とみなされるアナログ信号に関する離散近似解析によるものである。
【０００８】
アナログ／デイジタル変換器は近似演算そのものと統合され、これにより回路が有効かつ実用的となる周波数が著しく増加する。
【０００９】
アナログ回路は積分計算において処理要素として用いられ、入力信号を位相変移サンプリングすることにより、ＡＤＣにおける速度への負担を低減する。そして最終的には、非常に多くの単一ビツトＡＤＣ変換器を使用することにより、アナログ処理要素をさらに簡略化するように変更し得る。
【００１０】
サンプルホールド回路アレイ（又は単一ビツト比較器ＡＤＣ）を設ける。本開示において、「ＳＨＡ」という語は「サンプルホールド増幅器」を表し、サンプリング回路のことである。ＳＨＡの各出力は、他方の入力端に所望の周波数応答を有するフーリエ級数近似の係数値が入力され、乗算器に導入される。各ＳＨＡは、順次遅れずにサンプリングを行い、別のサイクルで再びサンプリングを求められるまでそのサンプルを保持する。かくしてサンプルポイントはアレイを通して遅れることなく回転し、新しいサンプルのそれぞれは異なる係数に導入される。その出力は、評価のためにバス内で合計される。
【００１１】
１つの特徴において、本発明は入力信号の相関をとる回路を具える。この回路は、並列処理要素アレイを含み、各処理要素は、タイミング信号に応じて入力信号をサンプリングするアナログサンプリング回路と、その結果得られるサンプルを所定のスケーリング係数に基づいてスケーリングする回路とを具える。タイミング回路は、タイミング信号を、連続する処理要素の１つに時間遅延して連続的に与える。処理要素からのスケーリングされた出力は合計される。
【００１２】
本発明の別の特徴において、連続する処理要素におけるスケーリング係数は、所望の周波数応答に関するフーリエ級数近似の係数に対応する。
【００１３】
タイミング回路は、その出力が連続する処理要素の１つに与えられる複数の遅延素子を具えても良い。
【００１４】
本発明の別の特徴において、スケーリング回路は、サンプリング回路からの出力及び所定のスケーリング係数が入力される乗算器を具え、乗算器からの出力は合計される。
【００１５】
本発明のさらに別の特徴において、連続する処理要素におけるスケーリング係数は、所望の周波数応答であるフーリエ級数近似の係数に対応する。タイミング回路は、その出力が連続する処理要素の１つに与えられる複数の遅延素子を具え、スケーリング回路は、サンプリング回路からの出力と所定のスケーリング係数、及び乗算器からの合計された出力が入力される複数の遅延素子を具える。
【００１６】
別の特徴において、本発明は、入力信号と所定の基準信号との相関をとる方法であって、入力信号に関して一連の位相変移したアナログサンプルを生成するステツプと、連続するサンプルの１つを、基準信号を表す係数値によってスケーリングするステツプと、スケーリングされたサンプルを合計するステツプとを具える。
【００１７】
本発明の別の特徴において、一連の位相変移したアナログサンプルを生成するステツプは、位相変移したタイミング信号を複数のサンプルホールド回路に与える。
【００１８】
本発明のさらに別の特徴において、係数値は、基準信号の周波数応答に関するフーリエ級数近似の係数を含む。
【００１９】
本発明のさらに別の特徴において、一連の位相変移したアナログサンプルを生成するステツプは、位相変移したタイミング信号を複数のアナログサンプルホールド回路に与えるステツプを具える。
【００２０】
別の特徴において、本発明は、所望の周波数応答で入力信号の相関をとる回路である。回路は、各処理要素がタイミング信号に応じて入力信号をサンプリングするアナログサンプリング回路と、その結果得られるサンプルを所定のスケーリング係数に基づいてスケーリングする回路とを具える第１及び第２の並列処理要素アレイを具える。タイミング回路は、タイミング信号を、連続する並列ペアの処理要素に時間遅延して連続的に与える。加算器は、第１のアレイを構成する処理要素からのスケーリングされた出力を合計し、加算器は、第２のアレイを構成する上記処理要素からのスケーリングされた出力を合計する。
【００２１】
本発明の別の特徴において、第１のアレイは、正規チヤネルを表し、第２のアレイは、直交チヤネルを表す。
【００２２】
さらに別の特徴において、本発明は、入力信号に関して一連の位相変移したアナログサンプルを生成するステツプと、連続するサンプルの１つを、基準信号の正規成分を表す係数値によってスケーリングするステツプと、連続するサンプルの１つを、基準信号の直交成分を表す係数値によってスケーリングするステツプと、スケーリングされた正規サンプルを合計するステツプと、スケーリングされた直交サンプルを合計するステツプと、上記正規及び直交成分の和の２乗平均平方根を得るステツプとを具える、入力信号と所定の基準信号との相関をとる方法である。
【００２３】
別の特徴において、本発明は入力信号の相関をとる回路であって、並列の処理要素アレイを具え、各処理要素は入力信号をタイミング信号に応じて所定の基準値と比較して＋１又は−１の値を出力する比較器と、連続する上記処理要素の１つに上記タイミング信号を時間遅延して連続的に与えるタイミング回路と、上記比較器からの出力を、正規又は直交正弦波を表す所定のスケーリング係数でスケーリングする乗算器と、スケーリングされた上記処理要素からの出力を合計する加算器とを具える。
【００２４】
本発明の他の特徴は、以下に続く詳細な説明及び請求の範囲を参照することにより理解することができる。
【実施例の詳細な説明】
【００２５】
次式はフーリエ積分の標準式である。
【００２６】
フーリエ積分を実行することは、特定の周波数を検出するためには理想的であるが、常時積分を行う必要性があることや、積分を連続的に行わなければならない性質があることは、その利用を妨げる。
しかしながら、
のように、Ｈ（ω）の離散フーリエ近似演算を用いることができる。
【００２７】
ここで、ｆは対象信号の周波数であり、定数Κはサンプルｎ相互間の時間間隔に応じている。積分の際には実数項と虚数項との２つの加算演算が必要である。ＸｎはＸのｎ番目のサンプル値である。加算は次式で示される。
ただし、Ｓｎは固定（特定の受信側周波数に対して不変な）サイン及びコサインの項であり、Ｘｎは無線アンテナからの入力信号のサンプル値である。
【００２８】
従来技術のフイルタにおいて、ＸｎはＡＤＣからの連続出力を表しており、加算はＤＳＰチツプにおいて実行される。しかし一般に高周波数信号を入力するためには、サンプル間の時間はとても短いものである必要がある。例えば、２．４［ＧＨｚ］の周波数帯の無線信号を処理するには、サンプルｎの間隔が５［ＧＨｚ］以上で作動するＡＤＣに対応する２００［ｐＳ］又はそれ以下のオーダである必要がある。本出願の出願日の時点で市販されており、入手可能な最速のＡＤＣシングルチツプは、約２［ＧＨｚ］である。もし受信機がＢｌｕｅｔｏｏｔｈレシーバであれば、データは、チヤネル内を、ＧＦＳＫ信号としてデータ転送速度１．０［ＭＨｚ］で送られる。チヤネルからデータビツトを得るため、加算は少なくとも１［μＳ］毎に行われなければならない。２．４［ＧＨｚ］までの周波数を選択するためには、ナイキスト・サンプリング定理では、少なくとも２倍の速度でのサンプリングを必要とする。望ましいサンプリングレートは例えば１０［ＧＨｚ］になる。
【００２９】
本発明の利点がなければ、ＡＤＣは、１０［ＧＳ／ｓ］（サンプル毎秒）という非常に高速で作動することが必要となり、ＤＳＰは、これら１万個のサンプルを累計加算し、１［μＳ］の間に２万回の乗算又は加算をすることが必要となるだろう。したがつて、このタスクを行うために、１０［ＧＳ／ｓ］のＡＤＣ及び４０，０００［ＭＩＰ］のＤＳＰチツプが必要となる。これは完全に今日の技術状況を越えるものである。高性能なＰｅｎｔｉｕｍマイクロプロセツサは２００［ＭＩＰＳ］に近づき得、入手できる最速ＡＤＣは２［ＧＨｚ］である。２００個のＰｅｎｔｉｕｍチツプに匹敵するもの及び現代の技術状況より５倍以上速いＡＤＣが必要である。
【００３０】
しかしこれはアナログ回路の性能を越えるものではない。本発明はフーリエ積分に酷似しているが、実質的にはアナログ信号処理アレイとして機能する手段を提供する。第１実施例においては、入力信号のアナログサンプルを処理する。第２実施例においては、入力信号の単一ビツトのサンプルを処理する。
【００３１】
図１は、入力信号のアナログサンプルの処理を前提とした本発明の好適な実施例を示す。ユニット処理要素１０は、サンプルホールド装置（ＳＨＡ）１１と、アナログ乗算器１２と、電流源、抵抗器等の値のように（すなわち抵抗器及びデイジタル／アナログ変換器（ＤＡＣ）の形のプログラマブル素子のように）、定数の様式で表し得る定数入力Ｃｎの組合せからなる。定数Ｃｎは、検出される信号の周波数応答に関するフーリエ級数近似の係数を表す。
【００３２】
各ユニット処理要素１０は、入力信号Ａｉｎのサンプリングをして、定数（又は準定数ＤＡＣ／レジスタ）要素Ｃｎから信号が入力される乗算器１２に、サンプル信号を与えるように構成されている。複数のユニット処理要素１０は、連続して遅れずにアナログ入力信号のサンプリングを行うようにアレイを形成している。乗算器の出力は、共通バス１３内で合計されるように構成されている。バスは、単純なノードの組合せ構成や、アナログ乗算器の出力がこれらのノードにおいて差動電流になる構成や、又は固有の合計結果を発生させることができる他の手段が用いられる。
【００３３】
遅延回路１４は、サンプル信号ＤｉｎをＳＨＡに与えた後、その信号が次のユニット処理要素に進むまでの間に、タイミングが合うように、既知の遅延を与えるように設計されている。このようにして、ＳＨＡ装置は、連続して遅れずにサンプリングを行う。使いやすくなるように、ユニット処理要素に隣接する接続素子１５をカスケードとしたが、連続するサンプリング手段をシステムの設計者が利用できるどんな形式で設けても良い。この連続サンプリングは短時間で発生することができる。今日の技術状態において、連続サンプラはゲートの連鎖等から得ることができるため、サンプル間の遅延は、大した問題もなく１００［ｐＳ］未満になる。当業者は、サンプリング装置が信号を補足し直している時の時間間隔を準備する必要性を認識している。すなわち本開示においては、ＳＨＡは一対の装置を必要とし、そのため、ＳＨＡ素子の記述は２つの従来のＳＨＡ装置と等価なもので構成されている。Ｍ個のユニット処理要素が存在するため、各等価サンプラは、Ｍで割った信号サンプリングレートの周期でさえあれば良い。
【００３４】
アナログサンプラアレイのサンプリングは、各アナログサンプラに隣接する時間遅延（又は位相変移）素子１５の使用により、使いやすく提供される。例えば、デイレイロツクループ（又はフエーズロツクループ）を利用する時間遅延素子の制御は、その技術ではよく知られている。入力に関する多くのサンプルは、１つの操作サイクルに取り込まれる。すなわち、各ユニット処理要素は１サイクルに１度、サンプリングを行う。アレイからの出力は、従来のＡＤＣ及びＤＳＰを動作させる場合の操作周期速度のＭ倍（但しＭはサンプラ素子の数）で動作する単一ＡＤＣと等価である。
【００３５】
出力量すなわち積の合計は、常時求めることができる。ＳＨＡ装置は、順次サンプリングを行っている。常時サイン（正規）又はコサイン（直交）信号のフーリエ成分の評価を得ることができる。なぜなら、１組目のユニット処理要素の定数は正規チヤネルの構成要素であり、２組目のユニット処理要素の定数は直交チヤネルを表すからである。システムの設計者は、デイジタル又はアナログの様式でＲＭＳ出力を評価するか否かを選択できる。これがどのようになされるかは、当業者にも明らかである。本開示は、ユニット処理要素において、乗算器の第２の入力に対して準プログラマブル定数を使用すれば、受信周波数をダイナミックに切換えたり、正規及び直交出力を逐次供給できることを認めるものである。当業者に明らかなように、逐次ＳＨＡのタイミングを修正する従来技術を適用することにより等価フーリエ周波数を変更することができる。
【００３６】
どのようにすれば、この一見単純なアナログ回路が等価な技術状況のデイジタル構成より優れることになるのか。それはただ数の重みづけをすることである。上述の形式の１つのレシーバチヤネルを実現するためには、２万個のこれらアナログ素子が必要とされる。これは多数の素子であるように思われるが、事実上かなり実際的である。もしユニット処理要素を作るために３０個のトランジスタが必要であると仮定すると、約５個の複合型スタテイツクＲＡＭセルを含む。したがって、等価な約１００［ｋ］のスタテイツクＲＡＭセルを要する。すなわち、今日１つのチツプ上に５１２［ｋ］のスタテイツクＲＡＭを構成することは可能なので、このデザインは、実行可能なチツプサイズである。各セルは約１［μＡ］で動作できるため、チツプは約２０［ｍＡ］を消費する。
【００３７】
図４は、図１の回路の応答を示すものである。２．４［ＧＨｚ］の入力信号は、０［ｄＢ］のＳＮ比で扱われた。１０［ＧＨｚ］のサンプリングレートが用いられた。波形は、それぞれが１万個のユニット処理要素を含む直交アレイペアからのＲＭＳ出力を表している。
【００３８】
図２の別の実施例において、ＳＨＡ装置の代わりに、サンプリングパルスによつて刻時されアナログ入力が任意の基準レベル以上か以下かを示す単一ビツトを出力するストローブ比較器２０が用いられる。サンプリングされた入力信号は基準と比較され、{１，−１}で表されるデイジタル信号がアナログ乗算器に出力される。{Ｃ，−Ｃ}の形式の非線形出力（但しＣは、正規又は直交正弦波を表す定数又は準定数項の局所値である）を与える場合、今のところアナログ乗算器は性能が低下するかもしれない。レシーバの感度がごくわずか低下する影響がある。ストローブ比較器素子のさらなる利点は、実現における実用性を考慮すると明らかになる。すなわち、全く同じに原点オフセツト電圧を有する比較器が生産される可能性はない。オフセツト電圧は装置の感度に下限を負わせるので、これは重要なことである。オフセツトが感度を制限するのを防ぐために、平均フイルタを平均出力がゼロであるような比較器の出力（出力量｛−１，１｝のシーケンス）に用いてもよいことは当業者に明らかであり、故に各比較器からの出力データにはＤＣ成分が存在しないことが保証される。その結果、無限小に小さい入力信号（現在、そのＤＣオフセツトではなく、比較器入力段階のノイズによつてのみ制限されている）を受信するとすぐ、比較器は作動し始め、処理要素アレイからの出力における実質的な感度の向上が明らかになる。
【００３９】
図５は、図１の第１の実施例及び図２の別の実施例の直交アレイペアからの、フイルタリングされたＲＭＳ出力に関する比較波形である。波形５０は、図１及び図２の特性の違いを示すものである。波形５１及び５２は、それぞれ直交ペアであるコサインチヤネル及びサインチヤネルからの出力を示すものである。図５からわかるように、出力信号の品質はほぼ等しい。
【００４０】
図３は、本発明の好適な実施例を示すものである。この実施例において、乗算器は連続するサンプル間の差分を演算する。連続するサンプル間の電圧差を測定する素子３０には、乗算素子１２に隣接するＳＨＡ素子間の差に比例する入力が与えられる。この手法の利点は、エラーは各入力経路内に発生するため、ＳＨＡにおけるどんなシステムエラーでも取り消すことである。
【００４１】
当業者は、本発明の回路とアナログ型標準ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フイルタの類似点を示す。しかし本発明は、従来感覚のアナログＦＩＲではない。本発明のユニット処理要素アレイにおけるＳＨＡはそれぞれ順番にロードされるが、係数値は変更されないままである。従来のＦＩＲにおいては、入力サンプルは連鎖の方に進み、様々な係数値になることとなる。ＦＩＲにおいて、ＦＩＲ入力に与えられるデイラツクのデルタ関数（ゼロの無限級数に先立つ、及びゼロの無限級数に続くたつた１つの「１」）によつて、ＦＩＲ出力に順番にその係数値が現れるというよく知られた観測に至る。これは本発明に関する場合ではなく、本発明にデイラツクデルタ関数を適用すると、区間Ｍ・ｄｔ（但しＭは、ユニット処理要素の数であり、ｄｔはアレイ中の連続するＳＨＡサンプル間の遅延である）の間続く１つの出力値になる。明らかに本発明のインパルス応答は矩形であり、時間的に一定でないというさらなる考慮すべき問題が示される。
【００４２】
本発明はあらゆる点で相関器であるが、相関をとられる２つの信号は従来技術の相関器におけるような２つの入力信号ではなく、むしろ入力信号はアレイの係数及びアレイを進むＳＨＡのサンプル点で表される、アパレント又はノミナル正弦波との相関をとられる。この相関信号の生成は、乗算動作がＦｉｎ／Ｍ（但し、Ｍはアレイ中の素子の数である）と等しい速度で行われるという重要な利点をもつ全く静的な係数配列によつてなされる。事実単にＭは、必要とされる相関出力データの帯域幅を順に示す相関間隔を表す。データ転送速度が１［ＭＨｚ］、１０［ＧＨｚ］でサンプリングされた２．４［ＧＨｚ］の入力信号であるＢｌｕｅｔｏｏｔｈの例において、Ｍは１０，０００である。通常、Ｍ＝Ｆｉｎ・ＯＳＲ／ＢＷである（但しＦｉｎは入力信号周波数、ＯＳＲは少なくとも２であることが必要とされるオーバーサンプリング比であり、ＢＷは出力帯域幅である）。
【００４３】
その結果、局所発振器、従来のミキサ又はどんな種類の離散フイルタも使うことなく、本発明は、超短波入力に関して、「ベースバンド変換の指示」（精度は、サンプル間の遅延による）をなし得る。これに加えて、ノイズ抑制係数√Ｍは、非相関信号のＲＭＳ合計に基づいて、システム中に存在すること、及びさらに明白な相関信号（あるいは、ＳＨＡサンプル時間同士の差におけるジツタにより発生される）中に存在する位相ノイズの平均が区間Ｍ・ｄｔ以上になることが、当業者には明らかとなる。
【００４４】
図６は、図３の好適な実施例を実現する回路の略線図である。図６は、開示された発明に関する、明確で実用的な一例を提示し得るような追加素子を示すものである。すなわち、ＳＨＡ６０に対して適宜パルスを発生するための追加ＮＯＲゲート６３の利用法を示す。また、信号経路中に論理反転を導入する遅延素子を利用する接続方式を紹介する（図７について述べる）ことにより、その開示が遅延素子を作る特定の手段に限らず、中継素子の物理的接続順はアレイに与えられる遅延信号の論理順序に必ずしも対応しないことも明らかにするものである。
【００４５】
デバイスＭ３及びＣ１からなる素子６０は、ＳＨＡ素子を構成する。デバイスＭ１及びＭ２からなる素子６１は乗算素子を構成し、ラベル付きワイヤ「Ａｌｅｆｔ」及び「Ａｒｉｇｈｔ」の接続によつて、隣接するＳＨＡ装置に接続される。図３の素子３０は、ワイヤＡｌｅｆｔ及びＡｒｉｇｈｔ上の電圧差に反応するデバイスＭ１及びＭ２に接続される。ＮＯＲゲート６２は遅延素子を構成し、アレイを初期化することに有利に用いることができる入力Ｒｓｔを含む。素子６３及びラベル付きワイヤ「Ｓａｍｐｌｅ」は、遅延素子６２の列にアレイ中の種々の時点において接続されており、その結果遅延素子６３の出力は、ＳＨＡ６０にラベル付きワイヤ「Ａｉｎ」上に存在するアナログ入力のサンプリングを行わせる信号として機能するパルスを発生する。ラベル付きワイヤ「Ａｏｕｔ」及び「Ａｏｕｔｂ」は、乗算素子６１の出力を構成する。ラベル付きワイヤ「ＩＣｏ」から取り出された電流は、セルに与えられた係数値の大きさになる。係数値の符号は、ワイヤＡｏｕｔ及びＡｏｕｔｂの出力バスへの接続によつて調節することができる。出力端子に直接接続されたワイヤＡｏｕｔ及び逆出力端子に直接接続されたＡｏｕｔｂは、正の値の係数になると考えられる。これらを逆に接続し、すなわちワイヤＡｏｕｔｂを出力端子に接続しワイヤＡｏｕｔを逆出力端子に接続すると、負の係数値になる。ラベル付きワイヤ「ＤＧｎｄ」上の電圧は、名目ゼロ電圧を示すものである。ワイヤＤｉｎ及びＤｏｕｔｂは、遅延素子６２の列を接続し遅れることなくＳＨＡに分配されるパルス列を発生する手段である。図７は階層的な配線略図であり、セルの内容を示す。配線されたバス上の様々な数字は、必要な時にアクセスされるバスの内部信号を表す。
【００４６】
図７は、図６の素子の好適な相互接続を示す。ラベル付きアイコンＣｏｒｒｅｌａｔｏｒ＿１［１０１］（７０）は、図６の回路素子に関する１組の１０１個のインスタンスを表すために用いられ、図６において同様のラベルをもつワイヤを表すアイコン７０の周辺部につけられたラベルである。電子的な配線略図「バス構成」は、ここに示す好適な実施例の連結性を明らかにするために用いられている。当業者はこれらのバス構成に精通しているが、ここでさらなる詳細を述べる。すなわち、一本線で示されている接続は１本のワイヤを表し、細い長方形で示されている接続はワイヤの集まり、つまり「バス」を表す。隣に整数を伴う切り込み斜線は、そのように示されたバスにおけるワイヤの数を表すのに用いられる。バスである細い長方形内から４５度の角度で延びている線は、バス内の「タツプに電線を接続する」ための手段（言い換えれば、バス内で、特定のワイヤのいくつかにアクセスし得る手段）を示すのに用いられる。整数又はコロン記号（：）で区切られた対の整数は、タツプにアクセスされているバス内の特定のワイヤを示すものである。タツプにおける１つの整数は、バス内のワイヤの１つを０から始まる番号で示す。例えば、切り込み斜線及び関連する整数の使用により１０１個の素子を持っていると示されているバスは、０から１００までのインデツクス番号により指定することができる１０１個の個別のワイヤを含んでいる。区切られた一対の整数、例えば３：０は、順にインデツクス３、インデツクス２、インデツクス１及びインデツクス０のワイヤであることを示すのに用いられる。
【００４７】
素子７０は、図６の回路に関する１０１個のインスタンスのアイコンを使つた表現である。そのアイコン７０が１０１個のワイヤのバスに付けられている場合には、例えば「Ｓａｍｐｌｅ」と示される周辺領域において、図６のラベル付きワイヤ「Ｓａｍｐｌｅ」に関する１０１個の独立したインスタンスのそれぞれに対する、バス内における１０１個のワイヤの各接続を表すために用いられる。アイコン７０が１つのワイヤに付けられている場合には、「Ａｉｎ」とラベルがつけられた周辺領域において、その１つのワイヤは、図６の回路に関する１０１個のインスタンスにおける全てのラベル付きワイヤ「Ａｉｎ」に接続するために用いられる。この結果、アナログ入力が図６における全てのＳＨＡ素子６０に接続されることは明らかである。バス及びタツプのインデツクスにより、連結性は完全なものとなる。例えば、ＡｌｅｆｔやＡｒｉｇｈｔと示された領域に隣接するバスについて考察すると、Ａｌｅｆｔバス素子のインデツクス０は、Ａｒｉｇｈｔバス素子のインデツクス１００に接続され、同様にＡｌｅｆｔバスのインデツクス１は、Ａｒｉｇｈｔバスのインデツクス９９に接続されていることを示す。他の接続つまりＡｌｅｆｔバスのインデツクス１００〜２は、Ａｒｉｇｈｔバスのインデツクス９８〜０に接続されている。ワイヤＤｉｎ及びＤｏｕｔｂについて同様に考察すると、図６の素子に関し、最初の（０番目）から最後の（１００番目）までの反復ワイヤが順に接続されていることを示す。ラベル付きワイヤＳａｍｐｌｅは、図６の回路におけるＮ番目の反復ワイヤに対するＳａｍｐｌｅ入力がＤｉｎへの接続に関する回路の（Ｎ−１１）番目の反復ワイヤに接続されることにより、接続される（但し、Ｎは１１未満であり、（Ｎ＋１０１−１１）番目の反復ワイヤに接続される）。このように、Ｄｉｎ及びＤｏｕｔｂへの接続についての考察により得られる、図６のインスタンスの循環接続において、Ｓａｍｐｌｅは、連鎖内で自身に先立つ１１個のインスタンスをもつ素子に接続される。これは１１の単位遅延時間と等しい時間間隔の間、遅延素子（ＮＯＲゲート６２）を進む信号の「ウエーブフロント」により、素子６０のサンプル装置Ｍ３が活性化されることによるものである。１１という数の選択は任意であるが、遅延素子からサンプルパルスを得る１つの可能な手段を示すのに有用である。構成「ＤＧｎｄ＃１００」は、ＤＧｎｄ（グラウンドつまりアース）端末に関連したバスにおける１００本のワイヤそれぞれの接続を示すために用いられる。図示される接続されたＳｔａｒｔ端末は、論理Ｌレベルをとる際、論理Ｈレベルの初めにおいて、素子６２の循環接続において発生した遅延の列が始まるパルスに適用するために設けられるものである。最後に、７１内に示される出力ワイヤの集まりは、出力及び反転出力を考慮される普通の一対の出力ワイヤに併合されている。これらのワイヤは、ワイヤＡｏｕｔ及びＡｏｕｔｂ上に現れる信号を加算する機能を提供するものである。正確な接続は、ワイヤＡｏｕｔ−出力端子間、ワイヤＡｏｕｔｂ−反転出力端間、または上述のように係数値の符号によつて必要な時にワイヤＡｏｕｔｂ−出力端子間、及びワイヤＡｏｕｔ−反転出力端間のようになされる。
【００４８】
図８は、図６及び図７で述べた回路のＳＰＩＣＥシミユレーシヨンの結果を示すものである。係数値は、１０１個の素子内で２５周期の係数値が発生するようなアレイに与えられており、素子６２による遅延は、２９３．８６［ｐＳ］に設定される。したがつて、入力と相関をとられる仮想信号の周波数は、２５／（１０１・２９３．８６ｐＳ）＝８４２．３２［ＭＨｚ］である。
【００４９】
係数値は、数式Ｃｎ＝ｓｉｎ（ｎ・２５・２・π／１０１）において、ｎ＝０…１００に対して発生される数列の大きさであり、ワイヤＡｏｕｔとワイヤＡｏｕｔｂの連結性は、数列の符号によつて変更される。接続は、
となる。Ｃｎ＝０という条件では電流は流れないので、接続をする必要はないが、好都合に実現するために、どちらの接続を選択しても良い。このように、たとえＣｎの大きさの値が明らかに全て正数であつても、出力接続において符号を求める。この好適な実施において、ｎの添字をもつ係数Ｃｎの列は、ワイヤＤｉｎ及びＤｏｕｔｂによつて接続された一連のインスタンスと同じ列ではない。すなわち遅延素子６２は論理反転を導くことから、エツジは「間違つた」方向にあり、そのため、その入力への変化に次ぐどのインスタンス６２に関するどの出力の例も、間に合う次の遅延ではない。確かに、この例示ゲートと比較される時にちようどそのゲートが逆論理信号を過ぎるため、論理的に次の出力がゲート５０に発生し、その順序で先に進む。よつてゲート５０の出力により、遅れることのない論理的に次の出力を構成する連鎖において先に進む。その結果、図６の回路に関するインスタンスに対するＣｎの添字をもつ係数の接続は次のようになる。Ｉｎは、ワイヤＤｉｎ及びＤｏｕｔｂによつて接続される連鎖におけるｎ個のインスタンスを示すのに用いられる。
【００５０】
このような接続の後、ピークが１００［ｍＶ］で８５３［ＭＨｚ］の入力信号は、シミユレーシヨン結果を示す図７及び図８のワイヤＡｉｎに与えられる。波形８０は、出力端と反転出力端における電流の電流差による時間領域の結果である。波形８１は、出力時に現れると期待されるおよそ１０［ＭＨｚ］の差分信号を示すこの信号のフーリエ解析を表す。［示されている他の共振、つまり高い方の周波数及び−１２０［ｄＢ］の目印の軸以下のものは、本開示の主題でない乗算素子における非線形性によつて生成される。］
【００５１】
本発明は、少なくとも１つの積の和を連続的に評価する相互接続されたアナログ成分に関するシステムである。この積の和は、信号パイプラインにおける係数重みが向上することを意図的に回避することにより生成された、明白な信号の相関を表す。これにより、連続的であり、または実際に弁別に関する単一ビツトと同じくらい小さな数字で表すことができるサンプルホールド回路に対する入力信号の列における分布として、信号パイプラインを実現できる構造を得ることができる。したがつて、その工程は、パイプラインにおける係数の向上の欠如により繰り返される積分に関する離散時間近似に取り組む従来技術とは異なる。
【００５２】
添字ｎ以上の加算演算（但しｎは間に合うサンプルのアレイにおけるインデツクスである）は、他のサンプリング素子に関連してサンプリング信号が遅れずに移動されるアナログサンプリング素子の多様性により、好都合に実行される。
【００５３】
無線フイルタの実現に関して、この文書中で、特に好適な実施例を述べたが、本発明はそのような適用に限らない。例えば実際の無線利用において、本発明は、ＲＭＳ評価による正規及び直交チヤネルの一連の並列アレイとして実施され得る。しかしこの文書の説明は、相関をとるべき信号の少なくとも１つをアレイ中の異なる係数に隣接する逐次サンプリングの結果として生成する相関器に関する開示を含む。このような相関器は、多数の応用例に役立ち得る。
【００５４】
また、本発明のより広い原理から逸脱することなく、他の変形例及び変更例を好適な変形実施例にすることができる、また、それらの異なる応用例を実施できることも、正しく理解されるであろう。
【図面の簡単な説明】
【００５５】
本発明は、好適な実施例の詳細な説明及びその図面を参照することにより正しく理解されるであろう。
【図１】図１はアナログベースで信号をサンプリングする本発明の一実施例を示す回路図である。
【図２】図２は１ビツト比較器により信号をサンプリングする本発明の別の実施例を示す回路図である。
【図３】図３は連続するサンプル間の差分信号を乗算器に与える本発明の好適な実施例を示す回路図である。
【図４】図４は２．４［ＧＨｚ］でＳＮ比が０［ｄＢ］の入力信号について、図１の実施例である一対の直交アレイからのＲＭＳ出力を示す特性曲線図である。
【図５】図５は図１及び図２の実施例である一対の直交アレイからのフイルタリングされたＲＭＳ出力を比較して示す特性曲線図である。
【図６】図６は図３の好適な実施例を実現する回路を示す略線的回路図である。
【図７】図７は図６の回路実現のための配線図である。
【図８】図８は図６及び図７の回路のＳＰＩＣＥシミユレーシヨン結果を示す一対のグラフである。
【０００１】
本出願は、２００１年１月２９日出願の高速フイルタと題するカナダ特許出願番号２，３３２，６０９号に基づいて優先権を主張するものである。
【技術分野】
【０００２】
本発明は信号処理に関し、特に電子フイルタを実現する方法及び装置に関するものである。
【背景技術】
【０００３】
既知の類別のＤＳＰフイルタは、入力信号を連続的にサンプリングして次のような離散フーリエ近似を実行することにより演算を行う。
１つのこのような型のフイルタは、ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ（有限インパルス応答））フイルタとして知られる。入力信号はサンプリングされ、各サンプルは、それ以外にフーリエ係数の１つ又はその近似値が入力される一連の乗算器に順番に与えられる。１つのサンプルが第１の乗算器から次の乗算器に移るとき、次のサンプルが第１の乗算器等に間に合うように与えられる。
【０００５】
以上の手法は、適度のサンプリングレートを要する低い周波数に有用であることが立証されているが、１［ＧＨｚ］に近い周波数に関しては、未だ実用的ではない。これは主に、サンプリングレートが高い時に必要とされるアナログ／デイジタル変換及び計算の総数、及び複雑なデイジタル成分の処理速度における制限によるものである。
【０００６】
本発明の目的は、離散近似解析を用いて信号を識別又は抽出する手段を提供することであり、１［ＧＨｚ］を超過する周波数に適している。
【発明の要約】
【０００７】
本発明は、おおむね離散フーリエ近似に類似し、より厳密には相関器とみなされるアナログ信号に関する離散近似解析によるものである。
【０００８】
アナログ／デイジタル変換器は近似演算そのものと統合され、これにより回路が有効かつ実用的となる周波数が著しく増加する。
【０００９】
アナログ回路は積分計算において処理要素として用いられ、入力信号を位相変移サンプリングすることにより、ＡＤＣにおける速度への負担を低減する。そして最終的には、非常に多くの単一ビツトＡＤＣ変換器を使用することにより、アナログ処理要素をさらに簡略化するように変更し得る。
【００１０】
サンプルホールド回路アレイ（又は単一ビツト比較器ＡＤＣ）を設ける。本開示において、「ＳＨＡ」という語は「サンプルホールド増幅器」を表し、サンプリング回路のことである。ＳＨＡの各出力は、他方の入力端に所望の周波数応答を有するフーリエ級数近似の係数値が入力され、乗算器に導入される。各ＳＨＡは、順次遅れずにサンプリングを行い、別のサイクルで再びサンプリングを求められるまでそのサンプルを保持する。かくしてサンプルポイントはアレイを通して遅れることなく回転し、新しいサンプルのそれぞれは異なる係数に導入される。その出力は、評価のためにバス内で合計される。
【００１１】
１つの特徴において、本発明は入力信号の相関をとる回路を具える。この回路は、並列処理要素アレイを含み、各処理要素は、タイミング信号に応じて入力信号をサンプリングするアナログサンプリング回路と、その結果得られるサンプルを所定のスケーリング係数に基づいてスケーリングする回路とを具える。タイミング回路は、タイミング信号を、連続する処理要素の１つに時間遅延して連続的に与える。処理要素からのスケーリングされた出力は合計される。
【００１２】
本発明の別の特徴において、連続する処理要素におけるスケーリング係数は、所望の周波数応答に関するフーリエ級数近似の係数に対応する。
【００１３】
タイミング回路は、その出力が連続する処理要素の１つに与えられる複数の遅延素子を具えても良い。
【００１４】
本発明の別の特徴において、スケーリング回路は、サンプリング回路からの出力及び所定のスケーリング係数が入力される乗算器を具え、乗算器からの出力は合計される。
【００１５】
本発明のさらに別の特徴において、連続する処理要素におけるスケーリング係数は、所望の周波数応答であるフーリエ級数近似の係数に対応する。タイミング回路は、その出力が連続する処理要素の１つに与えられる複数の遅延素子を具え、スケーリング回路は、サンプリング回路からの出力と所定のスケーリング係数、及び乗算器からの合計された出力が入力される複数の遅延素子を具える。
【００１６】
別の特徴において、本発明は、入力信号と所定の基準信号との相関をとる方法であって、入力信号に関して一連の位相変移したアナログサンプルを生成するステツプと、連続するサンプルの１つを、基準信号を表す係数値によってスケーリングするステツプと、スケーリングされたサンプルを合計するステツプとを具える。
【００１７】
本発明の別の特徴において、一連の位相変移したアナログサンプルを生成するステツプは、位相変移したタイミング信号を複数のサンプルホールド回路に与える。
【００１８】
本発明のさらに別の特徴において、係数値は、基準信号の周波数応答に関するフーリエ級数近似の係数を含む。
【００１９】
本発明のさらに別の特徴において、一連の位相変移したアナログサンプルを生成するステツプは、位相変移したタイミング信号を複数のアナログサンプルホールド回路に与えるステツプを具える。
【００２０】
別の特徴において、本発明は、所望の周波数応答で入力信号の相関をとる回路である。回路は、各処理要素がタイミング信号に応じて入力信号をサンプリングするアナログサンプリング回路と、その結果得られるサンプルを所定のスケーリング係数に基づいてスケーリングする回路とを具える第１及び第２の並列処理要素アレイを具える。タイミング回路は、タイミング信号を、連続する並列ペアの処理要素に時間遅延して連続的に与える。加算器は、第１のアレイを構成する処理要素からのスケーリングされた出力を合計し、加算器は、第２のアレイを構成する上記処理要素からのスケーリングされた出力を合計する。
【００２１】
本発明の別の特徴において、第１のアレイは、正規チヤネルを表し、第２のアレイは、直交チヤネルを表す。
【００２２】
さらに別の特徴において、本発明は、入力信号に関して一連の位相変移したアナログサンプルを生成するステツプと、連続するサンプルの１つを、基準信号の正規成分を表す係数値によってスケーリングするステツプと、連続するサンプルの１つを、基準信号の直交成分を表す係数値によってスケーリングするステツプと、スケーリングされた正規サンプルを合計するステツプと、スケーリングされた直交サンプルを合計するステツプと、上記正規及び直交成分の和の２乗平均平方根を得るステツプとを具える、入力信号と所定の基準信号との相関をとる方法である。
【００２３】
別の特徴において、本発明は入力信号の相関をとる回路であって、並列の処理要素アレイを具え、各処理要素は入力信号をタイミング信号に応じて所定の基準値と比較して＋１又は−１の値を出力する比較器と、連続する上記処理要素の１つに上記タイミング信号を時間遅延して連続的に与えるタイミング回路と、上記比較器からの出力を、正規又は直交正弦波を表す所定のスケーリング係数でスケーリングする乗算器と、スケーリングされた上記処理要素からの出力を合計する加算器とを具える。
【００２４】
本発明の他の特徴は、以下に続く詳細な説明及び請求の範囲を参照することにより理解することができる。
【実施例の詳細な説明】
【００２５】
次式はフーリエ積分の標準式である。
フーリエ積分を実行することは、特定の周波数を検出するためには理想的であるが、常時積分を行う必要性があることや、積分を連続的に行わなければならない性質があることは、その利用を妨げる。
しかしながら、
【００２７】
ここで、ｆは対象信号の周波数であり、定数Κはサンプルｎ相互間の時間間隔に応じている。積分の際には実数項と虚数項との２つの加算演算が必要である。ＸｎはＸのｎ番目のサンプル値である。加算は次式で示される。
【００２８】
従来技術のフイルタにおいて、ＸｎはＡＤＣからの連続出力を表しており、加算はＤＳＰチツプにおいて実行される。しかし一般に高周波数信号を入力するためには、サンプル間の時間はとても短いものである必要がある。例えば、２．４［ＧＨｚ］の周波数帯の無線信号を処理するには、サンプルｎの間隔が５［ＧＨｚ］以上で作動するＡＤＣに対応する２００［ｐＳ］又はそれ以下のオーダである必要がある。本出願の出願日の時点で市販されており、入手可能な最速のＡＤＣシングルチツプは、約２［ＧＨｚ］である。もし受信機がＢｌｕｅｔｏｏｔｈレシーバであれば、データは、チヤネル内を、ＧＦＳＫ信号としてデータ転送速度１．０［ＭＨｚ］で送られる。チヤネルからデータビツトを得るため、加算は少なくとも１［μＳ］毎に行われなければならない。２．４［ＧＨｚ］までの周波数を選択するためには、ナイキスト・サンプリング定理では、少なくとも２倍の速度でのサンプリングを必要とする。望ましいサンプリングレートは例えば１０［ＧＨｚ］になる。
【００２９】
本発明の利点がなければ、ＡＤＣは、１０［ＧＳ／ｓ］（サンプル毎秒）という非常に高速で作動することが必要となり、ＤＳＰは、これら１万個のサンプルを累計加算し、１［μＳ］の間に２万回の乗算又は加算をすることが必要となるだろう。したがつて、このタスクを行うために、１０［ＧＳ／ｓ］のＡＤＣ及び４０，０００［ＭＩＰ］のＤＳＰチツプが必要となる。これは完全に今日の技術状況を越えるものである。高性能なＰｅｎｔｉｕｍマイクロプロセツサは２００［ＭＩＰＳ］に近づき得、入手できる最速ＡＤＣは２［ＧＨｚ］である。２００個のＰｅｎｔｉｕｍチツプに匹敵するもの及び現代の技術状況より５倍以上速いＡＤＣが必要である。
【００３０】
しかしこれはアナログ回路の性能を越えるものではない。本発明はフーリエ積分に酷似しているが、実質的にはアナログ信号処理アレイとして機能する手段を提供する。第１実施例においては、入力信号のアナログサンプルを処理する。第２実施例においては、入力信号の単一ビツトのサンプルを処理する。
【００３１】
図１は、入力信号のアナログサンプルの処理を前提とした本発明の好適な実施例を示す。ユニット処理要素１０は、サンプルホールド装置（ＳＨＡ）１１と、アナログ乗算器１２と、電流源、抵抗器等の値のように（すなわち抵抗器及びデイジタル／アナログ変換器（ＤＡＣ）の形のプログラマブル素子のように）、定数の様式で表し得る定数入力Ｃｎの組合せからなる。定数Ｃｎは、検出される信号の周波数応答に関するフーリエ級数近似の係数を表す。
【００３２】
各ユニット処理要素１０は、入力信号Ａｉｎのサンプリングをして、定数（又は準定数ＤＡＣ／レジスタ）要素Ｃｎから信号が入力される乗算器１２に、サンプル信号を与えるように構成されている。複数のユニット処理要素１０は、連続して遅れずにアナログ入力信号のサンプリングを行うようにアレイを形成している。乗算器の出力は、共通バス１３内で合計されるように構成されている。バスは、単純なノードの組合せ構成や、アナログ乗算器の出力がこれらのノードにおいて差動電流になる構成や、又は固有の合計結果を発生させることができる他の手段が用いられる。
【００３３】
遅延回路１４は、サンプル信号ＤｉｎをＳＨＡに与えた後、その信号が次のユニット処理要素に進むまでの間に、タイミングが合うように、既知の遅延を与えるように設計されている。このようにして、ＳＨＡ装置は、連続して遅れずにサンプリングを行う。使いやすくなるように、ユニット処理要素に隣接する接続素子１５をカスケードとしたが、連続するサンプリング手段をシステムの設計者が利用できるどんな形式で設けても良い。この連続サンプリングは短時間で発生することができる。今日の技術状態において、連続サンプラはゲートの連鎖等から得ることができるため、サンプル間の遅延は、大した問題もなく１００［ｐＳ］未満になる。当業者は、サンプリング装置が信号を補足し直している時の時間間隔を準備する必要性を認識している。すなわち本開示においては、ＳＨＡは一対の装置を必要とし、そのため、ＳＨＡ素子の記述は２つの従来のＳＨＡ装置と等価なもので構成されている。Ｍ個のユニット処理要素が存在するため、各等価サンプラは、Ｍで割った信号サンプリングレートの周期でさえあれば良い。
【００３４】
アナログサンプラアレイのサンプリングは、各アナログサンプラに隣接する時間遅延（又は位相変移）素子１５の使用により、使いやすく提供される。例えば、デイレイロツクループ（又はフエーズロツクループ）を利用する時間遅延素子の制御は、その技術ではよく知られている。入力に関する多くのサンプルは、１つの操作サイクルに取り込まれる。すなわち、各ユニット処理要素は１サイクルに１度、サンプリングを行う。アレイからの出力は、従来のＡＤＣ及びＤＳＰを動作させる場合の操作周期速度のＭ倍（但しＭはサンプラ素子の数）で動作する単一ＡＤＣと等価である。
【００３５】
出力量すなわち積の合計は、常時求めることができる。ＳＨＡ装置は、順次サンプリングを行っている。常時サイン（正規）又はコサイン（直交）信号のフーリエ成分の評価を得ることができる。なぜなら、１組目のユニット処理要素の定数は正規チヤネルの構成要素であり、２組目のユニット処理要素の定数は直交チヤネルを表すからである。システムの設計者は、デイジタル又はアナログの様式でＲＭＳ出力を評価するか否かを選択できる。これがどのようになされるかは、当業者にも明らかである。本開示は、ユニット処理要素において、乗算器の第２の入力に対して準プログラマブル定数を使用すれば、受信周波数をダイナミックに切換えたり、正規及び直交出力を逐次供給できることを認めるものである。当業者に明らかなように、逐次ＳＨＡのタイミングを修正する従来技術を適用することにより等価フーリエ周波数を変更することができる。
【００３６】
どのようにすれば、この一見単純なアナログ回路が等価な技術状況のデイジタル構成より優れることになるのか。それはただ数の重みづけをすることである。上述の形式の１つのレシーバチヤネルを実現するためには、２万個のこれらアナログ素子が必要とされる。これは多数の素子であるように思われるが、事実上かなり実際的である。もしユニット処理要素を作るために３０個のトランジスタが必要であると仮定すると、約５個の複合型スタテイツクＲＡＭセルを含む。したがって、等価な約１００［ｋ］のスタテイツクＲＡＭセルを要する。すなわち、今日１つのチツプ上に５１２［ｋ］のスタテイツクＲＡＭを構成することは可能なので、このデザインは、実行可能なチツプサイズである。各セルは約１［μＡ］で動作できるため、チツプは約２０［ｍＡ］を消費する。
【００３７】
図４は、図１の回路の応答を示すものである。２．４［ＧＨｚ］の入力信号は、０［ｄＢ］のＳＮ比で扱われた。１０［ＧＨｚ］のサンプリングレートが用いられた。波形は、それぞれが１万個のユニット処理要素を含む直交アレイペアからのＲＭＳ出力を表している。
【００３８】
図２の別の実施例において、ＳＨＡ装置の代わりに、サンプリングパルスによつて刻時されアナログ入力が任意の基準レベル以上か以下かを示す単一ビツトを出力するストローブ比較器２０が用いられる。サンプリングされた入力信号は基準と比較され、{１，−１}で表されるデイジタル信号がアナログ乗算器に出力される。{Ｃ，−Ｃ}の形式の非線形出力（但しＣは、正規又は直交正弦波を表す定数又は準定数項の局所値である）を与える場合、今のところアナログ乗算器は性能が低下するかもしれない。レシーバの感度がごくわずか低下する影響がある。ストローブ比較器素子のさらなる利点は、実現における実用性を考慮すると明らかになる。すなわち、全く同じに原点オフセツト電圧を有する比較器が生産される可能性はない。オフセツト電圧は装置の感度に下限を負わせるので、これは重要なことである。オフセツトが感度を制限するのを防ぐために、平均フイルタを平均出力がゼロであるような比較器の出力（出力量｛−１，１｝のシーケンス）に用いてもよいことは当業者に明らかであり、故に各比較器からの出力データにはＤＣ成分が存在しないことが保証される。その結果、無限小に小さい入力信号（現在、そのＤＣオフセツトではなく、比較器入力段階のノイズによつてのみ制限されている）を受信するとすぐ、比較器は作動し始め、処理要素アレイからの出力における実質的な感度の向上が明らかになる。
【００３９】
図５は、図１の第１の実施例及び図２の別の実施例の直交アレイペアからの、フイルタリングされたＲＭＳ出力に関する比較波形である。波形５０は、図１及び図２の特性の違いを示すものである。波形５１及び５２は、それぞれ直交ペアであるコサインチヤネル及びサインチヤネルからの出力を示すものである。図５からわかるように、出力信号の品質はほぼ等しい。
【００４０】
図３は、本発明の好適な実施例を示すものである。この実施例において、乗算器は連続するサンプル間の差分を演算する。連続するサンプル間の電圧差を測定する素子３０には、乗算素子１２に隣接するＳＨＡ素子間の差に比例する入力が与えられる。この手法の利点は、エラーは各入力経路内に発生するため、ＳＨＡにおけるどんなシステムエラーでも取り消すことである。
【００４１】
当業者は、本発明の回路とアナログ型標準ＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏｎｓｅ）フイルタの類似点を示す。しかし本発明は、従来感覚のアナログＦＩＲではない。本発明のユニット処理要素アレイにおけるＳＨＡはそれぞれ順番にロードされるが、係数値は変更されないままである。従来のＦＩＲにおいては、入力サンプルは連鎖の方に進み、様々な係数値になることとなる。ＦＩＲにおいて、ＦＩＲ入力に与えられるデイラツクのデルタ関数（ゼロの無限級数に先立つ、及びゼロの無限級数に続くたつた１つの「１」）によつて、ＦＩＲ出力に順番にその係数値が現れるというよく知られた観測に至る。これは本発明に関する場合ではなく、本発明にデイラツクデルタ関数を適用すると、区間Ｍ・ｄｔ（但しＭは、ユニット処理要素の数であり、ｄｔはアレイ中の連続するＳＨＡサンプル間の遅延である）の間続く１つの出力値になる。明らかに本発明のインパルス応答は矩形であり、時間的に一定でないというさらなる考慮すべき問題が示される。
【００４２】
本発明はあらゆる点で相関器であるが、相関をとられる２つの信号は従来技術の相関器におけるような２つの入力信号ではなく、むしろ入力信号はアレイの係数及びアレイを進むＳＨＡのサンプル点で表される、アパレント又はノミナル正弦波との相関をとられる。この相関信号の生成は、乗算動作がＦｉｎ／Ｍ（但し、Ｍはアレイ中の素子の数である）と等しい速度で行われるという重要な利点をもつ全く静的な係数配列によつてなされる。事実単にＭは、必要とされる相関出力データの帯域幅を順に示す相関間隔を表す。データ転送速度が１［ＭＨｚ］、１０［ＧＨｚ］でサンプリングされた２．４［ＧＨｚ］の入力信号であるＢｌｕｅｔｏｏｔｈの例において、Ｍは１０，０００である。通常、Ｍ＝Ｆｉｎ・ＯＳＲ／ＢＷである（但しＦｉｎは入力信号周波数、ＯＳＲは少なくとも２であることが必要とされるオーバーサンプリング比であり、ＢＷは出力帯域幅である）。
【００４３】
その結果、局所発振器、従来のミキサ又はどんな種類の離散フイルタも使うことなく、本発明は、超短波入力に関して、「ベースバンド変換の指示」（精度は、サンプル間の遅延による）をなし得る。これに加えて、ノイズ抑制係数√Ｍは、非相関信号のＲＭＳ合計に基づいて、システム中に存在すること、及びさらに明白な相関信号（あるいは、ＳＨＡサンプル時間同士の差におけるジツタにより発生される）中に存在する位相ノイズの平均が区間Ｍ・ｄｔ以上になることが、当業者には明らかとなる。
【００４４】
図６は、図３の好適な実施例を実現する回路の略線図である。図６は、開示された発明に関する、明確で実用的な一例を提示し得るような追加素子を示すものである。すなわち、ＳＨＡ６０に対して適宜パルスを発生するための追加ＮＯＲゲート６３の利用法を示す。また、信号経路中に論理反転を導入する遅延素子を利用する接続方式を紹介する（図７について述べる）ことにより、その開示が遅延素子を作る特定の手段に限らず、中継素子の物理的接続順はアレイに与えられる遅延信号の論理順序に必ずしも対応しないことも明らかにするものである。
【００４５】
デバイスＭ３及びＣ１からなる素子６０は、ＳＨＡ素子を構成する。デバイスＭ１及びＭ２からなる素子６１は乗算素子を構成し、ラベル付きワイヤ「Ａｌｅｆｔ」及び「Ａｒｉｇｈｔ」の接続によつて、隣接するＳＨＡ装置に接続される。図３の素子３０は、ワイヤＡｌｅｆｔ及びＡｒｉｇｈｔ上の電圧差に反応するデバイスＭ１及びＭ２に接続される。ＮＯＲゲート６２は遅延素子を構成し、アレイを初期化することに有利に用いることができる入力Ｒｓｔを含む。素子６３及びラベル付きワイヤ「Ｓａｍｐｌｅ」は、遅延素子６２の列にアレイ中の種々の時点において接続されており、その結果遅延素子６３の出力は、ＳＨＡ６０にラベル付きワイヤ「Ａｉｎ」上に存在するアナログ入力のサンプリングを行わせる信号として機能するパルスを発生する。ラベル付きワイヤ「Ａｏｕｔ」及び「Ａｏｕｔｂ」は、乗算素子６１の出力を構成する。ラベル付きワイヤ「ＩＣｏ」から取り出された電流は、セルに与えられた係数値の大きさになる。係数値の符号は、ワイヤＡｏｕｔ及びＡｏｕｔｂの出力バスへの接続によつて調節することができる。出力端子に直接接続されたワイヤＡｏｕｔ及び逆出力端子に直接接続されたＡｏｕｔｂは、正の値の係数になると考えられる。これらを逆に接続し、すなわちワイヤＡｏｕｔｂを出力端子に接続しワイヤＡｏｕｔを逆出力端子に接続すると、負の係数値になる。ラベル付きワイヤ「ＤＧｎｄ」上の電圧は、名目ゼロ電圧を示すものである。ワイヤＤｉｎ及びＤｏｕｔｂは、遅延素子６２の列を接続し遅れることなくＳＨＡに分配されるパルス列を発生する手段である。図７は階層的な配線略図であり、セルの内容を示す。配線されたバス上の様々な数字は、必要な時にアクセスされるバスの内部信号を表す。
【００４６】
図７は、図６の素子の好適な相互接続を示す。ラベル付きアイコンＣｏｒｒｅｌａｔｏｒ＿１［１０１］（７０）は、図６の回路素子に関する１組の１０１個のインスタンスを表すために用いられ、図６において同様のラベルをもつワイヤを表すアイコン７０の周辺部につけられたラベルである。電子的な配線略図「バス構成」は、ここに示す好適な実施例の連結性を明らかにするために用いられている。当業者はこれらのバス構成に精通しているが、ここでさらなる詳細を述べる。すなわち、一本線で示されている接続は１本のワイヤを表し、細い長方形で示されている接続はワイヤの集まり、つまり「バス」を表す。隣に整数を伴う切り込み斜線は、そのように示されたバスにおけるワイヤの数を表すのに用いられる。バスである細い長方形内から４５度の角度で延びている線は、バス内の「タツプに電線を接続する」ための手段（言い換えれば、バス内で、特定のワイヤのいくつかにアクセスし得る手段）を示すのに用いられる。整数又はコロン記号（：）で区切られた対の整数は、タツプにアクセスされているバス内の特定のワイヤを示すものである。タツプにおける１つの整数は、バス内のワイヤの１つを０から始まる番号で示す。例えば、切り込み斜線及び関連する整数の使用により１０１個の素子を持っていると示されているバスは、０から１００までのインデツクス番号により指定することができる１０１個の個別のワイヤを含んでいる。区切られた一対の整数、例えば３：０は、順にインデツクス３、インデツクス２、インデツクス１及びインデツクス０のワイヤであることを示すのに用いられる。
【００４７】
素子７０は、図６の回路に関する１０１個のインスタンスのアイコンを使つた表現である。そのアイコン７０が１０１個のワイヤのバスに付けられている場合には、例えば「Ｓａｍｐｌｅ」と示される周辺領域において、図６のラベル付きワイヤ「Ｓａｍｐｌｅ」に関する１０１個の独立したインスタンスのそれぞれに対する、バス内における１０１個のワイヤの各接続を表すために用いられる。アイコン７０が１つのワイヤに付けられている場合には、「Ａｉｎ」とラベルがつけられた周辺領域において、その１つのワイヤは、図６の回路に関する１０１個のインスタンスにおける全てのラベル付きワイヤ「Ａｉｎ」に接続するために用いられる。この結果、アナログ入力が図６における全てのＳＨＡ素子６０に接続されることは明らかである。バス及びタツプのインデツクスにより、連結性は完全なものとなる。例えば、ＡｌｅｆｔやＡｒｉｇｈｔと示された領域に隣接するバスについて考察すると、Ａｌｅｆｔバス素子のインデツクス０は、Ａｒｉｇｈｔバス素子のインデツクス１００に接続され、同様にＡｌｅｆｔバスのインデツクス１は、Ａｒｉｇｈｔバスのインデツクス９９に接続されていることを示す。他の接続つまりＡｌｅｆｔバスのインデツクス１００〜２は、Ａｒｉｇｈｔバスのインデツクス９８〜０に接続されている。ワイヤＤｉｎ及びＤｏｕｔｂについて同様に考察すると、図６の素子に関し、最初の（０番目）から最後の（１００番目）までの反復ワイヤが順に接続されていることを示す。ラベル付きワイヤＳａｍｐｌｅは、図６の回路におけるＮ番目の反復ワイヤに対するＳａｍｐｌｅ入力がＤｉｎへの接続に関する回路の（Ｎ−１１）番目の反復ワイヤに接続されることにより、接続される（但し、Ｎは１１未満であり、（Ｎ＋１０１−１１）番目の反復ワイヤに接続される）。このように、Ｄｉｎ及びＤｏｕｔｂへの接続についての考察により得られる、図６のインスタンスの循環接続において、Ｓａｍｐｌｅは、連鎖内で自身に先立つ１１個のインスタンスをもつ素子に接続される。これは１１の単位遅延時間と等しい時間間隔の間、遅延素子（ＮＯＲゲート６２）を進む信号の「ウエーブフロント」により、素子６０のサンプル装置Ｍ３が活性化されることによるものである。１１という数の選択は任意であるが、遅延素子からサンプルパルスを得る１つの可能な手段を示すのに有用である。構成「ＤＧｎｄ＃１００」は、ＤＧｎｄ（グラウンドつまりアース）端末に関連したバスにおける１００本のワイヤそれぞれの接続を示すために用いられる。図示される接続されたＳｔａｒｔ端末は、論理Ｌレベルをとる際、論理Ｈレベルの初めにおいて、素子６２の循環接続において発生した遅延の列が始まるパルスに適用するために設けられるものである。最後に、７１内に示される出力ワイヤの集まりは、出力及び反転出力を考慮される普通の一対の出力ワイヤに併合されている。これらのワイヤは、ワイヤＡｏｕｔ及びＡｏｕｔｂ上に現れる信号を加算する機能を提供するものである。正確な接続は、ワイヤＡｏｕｔ−出力端子間、ワイヤＡｏｕｔｂ−反転出力端間、または上述のように係数値の符号によつて必要な時にワイヤＡｏｕｔｂ−出力端子間、及びワイヤＡｏｕｔ−反転出力端間のようになされる。
【００４８】
図８は、図６及び図７で述べた回路のＳＰＩＣＥシミユレーシヨンの結果を示すものである。係数値は、１０１個の素子内で２５周期の係数値が発生するようなアレイに与えられており、素子６２による遅延は、２９３．８６［ｐＳ］に設定される。したがつて、入力と相関をとられる仮想信号の周波数は、２５／（１０１・２９３．８６ｐＳ）＝８４２．３２［ＭＨｚ］である。
【００４９】
係数値は、数式Ｃｎ＝ｓｉｎ（ｎ・２５・２・π／１０１）において、ｎ＝０…１００に対して発生される数列の大きさであり、ワイヤＡｏｕｔとワイヤＡｏｕｔｂの連結性は、数列の符号によつて変更される。接続は、
このような接続の後、ピークが１００［ｍＶ］で８５３［ＭＨｚ］の入力信号は、シミユレーシヨン結果を示す図７及び図８のワイヤＡｉｎに与えられる。波形８０は、出力端と反転出力端における電流の電流差による時間領域の結果である。波形８１は、出力時に現れると期待されるおよそ１０［ＭＨｚ］の差分信号を示すこの信号のフーリエ解析を表す。［示されている他の共振、つまり高い方の周波数及び−１２０［ｄＢ］の目印の軸以下のものは、本開示の主題でない乗算素子における非線形性によつて生成される。］
【００５１】
本発明は、少なくとも１つの積の和を連続的に評価する相互接続されたアナログ成分に関するシステムである。この積の和は、信号パイプラインにおける係数重みが向上することを意図的に回避することにより生成された、明白な信号の相関を表す。これにより、連続的であり、または実際に弁別に関する単一ビツトと同じくらい小さな数字で表すことができるサンプルホールド回路に対する入力信号の列における分布として、信号パイプラインを実現できる構造を得ることができる。したがつて、その工程は、パイプラインにおける係数の向上の欠如により繰り返される積分に関する離散時間近似に取り組む従来技術とは異なる。
【００５２】
添字ｎ以上の加算演算（但しｎは間に合うサンプルのアレイにおけるインデツクスである）は、他のサンプリング素子に関連してサンプリング信号が遅れずに移動されるアナログサンプリング素子の多様性により、好都合に実行される。
【００５３】
無線フイルタの実現に関して、この文書中で、特に好適な実施例を述べたが、本発明はそのような適用に限らない。例えば実際の無線利用において、本発明は、ＲＭＳ評価による正規及び直交チヤネルの一連の並列アレイとして実施され得る。しかしこの文書の説明は、相関をとるべき信号の少なくとも１つをアレイ中の異なる係数に隣接する逐次サンプリングの結果として生成する相関器に関する開示を含む。このような相関器は、多数の応用例に役立ち得る。
【００５４】
また、本発明のより広い原理から逸脱することなく、他の変形例及び変更例を好適な変形実施例にすることができる、また、それらの異なる応用例を実施できることも、正しく理解されるであろう。
【図面の簡単な説明】
【００５５】
本発明は、好適な実施例の詳細な説明及びその図面を参照することにより正しく理解されるであろう。
【図１】図１はアナログベースで信号をサンプリングする本発明の一実施例を示す回路図である。
【図２】図２は１ビツト比較器により信号をサンプリングする本発明の別の実施例を示す回路図である。
【図３】図３は連続するサンプル間の差分信号を乗算器に与える本発明の好適な実施例を示す回路図である。
【図４】図４は２．４［ＧＨｚ］でＳＮ比が０［ｄＢ］の入力信号について、図１の実施例である一対の直交アレイからのＲＭＳ出力を示す特性曲線図である。
【図５】図５は図１及び図２の実施例である一対の直交アレイからのフイルタリングされたＲＭＳ出力を比較して示す特性曲線図である。
【図６】図６は図３の好適な実施例を実現する回路を示す略線的回路図である。
【図７】図７は図６の回路実現のための配線図である。
【図８】図８は図６及び図７の回路のＳＰＩＣＥシミユレーシヨン結果を示す一対のグラフである。
Claims (20)
- 入力信号の相関をとる回路において、
各処理要素は、タイミング信号に応じて入力信号をサンプリングするアナログサンプリング回路と、その結果得られるサンプルを所定のスケーリング係数に基づいてスケーリングする回路とを具える処理要素並列アレイと、
上記タイミング信号を、連続する上記処理要素の１つに時間遅延して連続的に与えるタイミング回路と、
上記処理要素からのスケーリングされた出力を合計する手段と
を具えることを特徴とする回路。 - 連続する処理要素におけるスケーリング係数は、所望の周波数応答に関するフーリエ級数近似の係数に対応する
ことを特徴とする請求項１に記載の回路。 - 上記タイミング回路は、その出力が連続する上記処理要素の１つに与えられる複数の遅延素子を具える
ことを特徴とする請求項１に記載の回路。 - 上記スケーリング回路は、入力として、上記サンプリング回路からの出力と、所定のスケーリング係数とを有する乗算器を具え、上記乗算器からの出力は合計される
ことを特徴とする請求項１に記載の回路。 - 連続する処理要素におけるスケーリング係数は、所望の周波数応答に関するフーリエ級数近似の係数に対応し、上記タイミング回路は、その出力が連続する上記処理要素の１つに与えられる複数の遅延素子を具え、上記スケーリング回路は、入力として、上記サンプリング回路からの出力と、所定のスケーリング係数とを有する乗算器を具え、上記乗算器からの出力は合計される
ことを特徴とする請求項１に記載の回路。 - 入力信号と明白な基準信号との相関をとる方法において、
入力信号に関して、一連の位相変移したアナログサンプルを生成するステツプと、
連続する上記サンプルの１つを、基準信号を表す係数値によってスケーリングするステツプと、
上記スケーリングされたサンプルを合計するステツプと
を具えることを特徴とする方法。 - 一連の位相変移したアナログサンプルを生成する上記ステツプは、位相変移したタイミング信号を複数のサンプルホールド回路に与えるステツプを具える
ことを特徴とする請求項６に記載の方法。 - 上記係数値は、上記基準信号の周波数応答に関するフーリエ級数近似の係数を含む
ことを特徴とする請求項６に記載の方法。 - 一連の位相変移したアナログサンプルを生成する上記ステツプは、位相変移したタイミング信号を、複数のアナログサンプルホールド回路に与えるステツプを具える
ことを特徴とする請求項８に記載の方法。 - 入力信号を所望の周波数応答で相関をとる回路において、
各処理要素は、タイミング信号に応じて入力信号をサンプリングするアナログサンプリング回路と、その結果得られるサンプルを所定のスケーリング係数に基づいてスケーリングする回路とを具える第１及び第２の並列処理要素アレイと、
上記タイミング信号を、連続する並列ペアの上記処理要素に時間遅延して連続的に与えるタイミング回路と、
上記第１のアレイを構成する上記処理要素からのスケーリングされた出力を合計する加算器と、
上記第２のアレイを構成する上記処理要素からのスケーリングされた出力を合計する加算器と
を具えることを特徴とする回路。 - 上記第１のアレイである連続する処理要素におけるスケーリング係数は、上記所望の周波数応答の正規成分であるフーリエ級数近似の係数に対応し、上記第２のアレイである連続する処理要素におけるスケーリング係数は、上記所望の周波数応答の直交成分であるフーリエ級数近似の係数に対応する
ことを特徴とする請求項１０に記載の回路。 - 上記第１のアレイは正規チヤネルを表し、上記第２のアレイは直交チヤネルを表す
ことを特徴とする請求項１０に記載の回路。 - 上記タイミング回路は、その出力が連続する上記処理要素の１つに与えられる複数の遅延素子を具える
ことを特徴とする請求項１０、１１又は１２に記載の回路。 - 入力信号と明白な基準信号との相関をとる方法において、
入力信号に関して、一連の位相変移したアナログサンプルを生成するステツプと、
連続する上記サンプルの１つを、上記基準信号の正規成分を表す係数値によつてスケーリングするステツプと、
連続する上記サンプルの１つを、上記基準信号の直交成分を表す係数値によつてスケーリングするステツプと、
上記スケーリングされた正規サンプルを合計するステツプと、
上記スケーリングされた直交サンプルを合計するステツプと、
上記正規及び直交成分の和の２乗平均平方根を得るステツプと
を具えることを特徴とする方法。 - 一連の位相変移したアナログサンプルを生成する上記ステツプは、位相変移したタイミング信号を複数のアナログサンプルホールド回路に与えるステツプを具える
ことを特徴とする請求項１４に記載の方法。 - 上記係数値は、上記基準信号の周波数応答に関するフーリエ級数近似の係数を含む
ことを特徴とする請求項１４に記載の方法。 - 上記スケーリング係数は、所望の周波数応答に関するフーリエ級数近似の、正規及び直交チヤネルのセットの係数を交互に表すスケーリング係数に、交互になるように調整される
ことを特徴とする請求項１、２、３、４又は５に記載の回路。 - 入力信号の相関をとる回路において、
各処理要素は、上記入力信号をタイミング信号に応じて所定の基準値と比較する比較器を具え、＋１又は−１の値を出力する並列処理要素アレイと、
上記タイミング信号を、連続する上記処理要素の１つに時間遅延して連続的に与えるタイミング回路と、
上記比較器からの出力を、正規又は直交正弦波を表す所定のスケーリング係数でスケーリングする乗算器と、
スケーリングされた上記処理要素からの出力を合計する加算器と
を具えることを特徴とする回路。 - 上記比較器からの出力に対する平均フイルタをさらに具える
ことを特徴とする請求項１８に記載の回路。 - 入力信号と明白な基準信号との相関をとる回路において、
明白な基準信号は、アナログサンプリング回路列に上記基準信号の特徴を表すスケーリング係数を用いて挿入され、連続するサンプリング回路を通じて入力信号に対するサンプリング点が進められる
ことを特徴とする回路。
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