CN100353179C - 高速滤波器 - Google Patents

Abstract

作为相关器操作的一种电子滤波器，它提供模拟信号的离散近似。把模数转换直接结合近似计算。取样和保持电路的阵列或单个位的比较器把输出提供给一系列乘法器，乘法器的另一个输入是所要求频率响应的傅里叶数列近似的系数值。取样和保持电路的每一个在时间上顺序取样，并保持它的取样直到下一个周期。因此取样点在时间上通过阵列旋转，并使每个新的取样乘以不同的系数。把乘法器的输出相加，用于估算。

Description

高速滤波器

有关申请

本申请请求2001年1月29日申请的、题为“高速滤波器”的、加拿大专利申请2,332,609的优先权。

本发明的技术领域

本发明涉及信号处理，尤其涉及实现电子滤波的方法和电路。

发明背景

一种已知级别的DSP滤波器通过对输入信号连续取样而工作，并实现下列离散傅里叶近似法：

$R=\sqrt{S_S\·S_S+S_c\·S_c}$

其中， $S_S={\mathrm{\Σ}}_{n=0}^m{X}_n\·\sin {(f\·k\·n)}_1{S}_c={\mathrm{\Σ}}_{n=0}^m{X}_n\·\cos (f\·k\·n)$

已知如此的一种滤波器是有限脉冲响应(FIR)滤波器。对输入信号进行取样，并依次把每个取样馈送到一系列乘法器，这些乘法器的另一个输入是傅里叶系数中之一或其模拟值。当一个取样从第一乘法器移位到下一个乘法器时，在第一乘法器上出现在时间上的下一个取样，依此类推。

在已经证明上述方法对于要求中等取样速率的较低频率是有用的同时，它们对于接近1Ghz的频率是不现实的。这主要是由于在高取样速率时要求的模数转换和计算的数目以及在所包括的数字分量的处理速度方面的限制。

本发明的目的是提供一种手段，用于使用离散近似分析法来识别或获得信号，但是对于超过1Ghz的频率也是适用的。

发明概要

本发明依靠大致模拟于离散傅里叶近似的模拟信号的离散傅里叶近似分析法，但是更恰当的特性是作为相关器。

把模数转换器结合到近似计算本身中，从而还大大地提高使电路有效和实用的频率。

使用模拟电路作为积分计算中的处理单元，它使用输入信号的移相取样来减轻ADC(模数转换器)的速度负担，最终可以把它修改成使用许多单个数据位的模数转换器，使之进一步简化模拟处理单元。

提供取样和保持电路(或单数据位比较器模数转换器)的阵列。在本揭示中，术语“SHA”是指“取样和保持放大器”，是取样电路。把取样和保持放大器的输出中的每一个馈送到乘法器，乘法器的另一个输入是所要求频率响应的傅里叶数列近似的系数值。每个取样和保持放大器在时间上顺序取样，并保持其取样，直到在另一个周期中再次被调用来进行取样。因此取样点通过阵列在时间上旋转，并对每个新取样馈送不同的系数，在总线上使输出相加以用于估算。

一方面，本发明包括用于对输入信号进行相关的电路。所述电路包括平行阵列的处理单元，每一个所述处理单元都包括用于根据定时信号而对输入信号取样的模拟取样电路，以及用于根据预定比例因子对所产生的取样取比例的电路。定时电路导致要提供的定时信号对于顺序的各个处理单元在时间上依次延迟。使处理单元的比例输出相加。

另一方面，本发明在顺序处理单元中的比例因子相应于所要求频率响应的傅里叶数列近似的系数。

定时电路可以包括多个延迟单元，把它们的输出提供给各个顺序的处理单元。

另一方面，本发明的取比例电路包括具有取样电路的输出作为其输入以及预定比例因子的乘法器，使乘法器的输出相加。

再一方面，本发明在顺序的处理单元中的比例因子相应于所要求频率响应的傅里叶数列近似的系数。定时电路包括多个延迟单元，把它们的输出提供给各个顺序的处理单元，用于取比例的电路包括具有取样电路的输出作为其输入以及预定比例因子的乘法器，使乘法器的输出相加。

另一方面，本发明是一种方法，用于使输入信号与一个视在参考信号进行相关，所述方法包括产生输入信号的一系列移相模拟取样，通过表示参考信号的系数值对顺序的各个取样取比例，并使经取比例的取样相加。

另一方面，产生一系列相移模拟取样的步骤包括把相移定时信号提供给多个模拟取样和保持电路。

再一方面，系数值包括参考信号的频率响应的傅里叶数列近似的系数。

又一方面，产生一系列相移模拟取样的步骤包括把相移定时信号提供给多个模拟取样和保持电路。

另一方面，本发明是一个使输入信号与所要求频率响应进行相关的电路。所述电路包括第一和第二阵列的平行处理单元，每一所述处理单元包括用于根据定时信号对输入信号进行取样的模拟取样电路，以及用于根据预定比例因子对所产生取样取比例的电路。定时电路使得定时信号出现在时间上相互延迟并且顺序并联连接的各对处理元件中。加法器将包括第一阵列的处理单元的经取比例的输出进行相加，而一个加法器对包括第二阵列的处理单元的经取比例的输出进行相加。

另一方面，第一阵列代表正常信道，而第二阵列代表正交信道。

另一方面，本发明是一种方法，用于使输入信号与一个视在参考信号进行相关，所述方法包括产生输入信号的一系列移相模拟取样，通过表示参考信号的正常分量的系数值对顺序的各个取样取比例，通过表示参考信号的正交分量的系数值对顺序的各个取样取比例，并使正常的经取比例的取样相加，正交的经取比例的取样相加，并得到所述正常和正交总和的均方根值。

另一方面，本发明是一个电路，用于使包括平行阵列的处理单元的输入信号进行相关，每个所述处理单元包括一个比较器，用于根据定时信号对所述输入信号与预定参考值进行比较，并输出+1或-1的值，定时电路导致要提供的定时信号对于顺序的各个所述处理单元在时间上依次延迟。乘法器用于对所述比较器的输出用表示正常或正交正弦波的预定比例因子取比例，以及加法器使所述处理单元的经取比例的输出相加。

通过参考下面的详细说明以及权利要求书，将理解本发明的其它方面。

附图简述

通过参考较佳实施例的详细说明和其中的附图，将理解本发明，其中：

图1是本发明的一个实施例的电路图，其中，在模拟的基础上对信号进行取样；

图2是本发明的另一个实施例的电路图，其中，通过一个一位数据位的比较器对信号进行取样；

图3是本发明较佳实施例的电路图，其中，把顺序取样之间的差信号提供给乘法器；

图4是图1中的实施例的一对正交阵列的RMS(均方根值)输出的曲线图，具有2.4Ghz和0db信噪比的输入信号；

图5是图1和图2中的实施例的一对正交阵列的经滤波的RMS输出的比较曲线图；

图6是实施图3较佳实施例的电路的示意图；

图7是用于实施图6的电路的接线图；以及

图8是图6和图7的电路的SPICE仿真的一对曲线。

较佳实施例的详述

这是傅里叶积分的典型形式：

$H\left(\mathrm{\ω}\right)={\∫}_{-\∞}^{\∞}X\left(t\right)\·e^{j\·w\·t}\mathrm{dt}$

尽管傅里叶积分的实施对于检测特定频率是理想的，但对所有时间内进行积分以及积分规则的连续特性的需求超出了它的应用。然而，也可以采用H(ω)项的离散傅里叶近似为

$R=\sqrt{S_S\·S_S+S_c\·S_c}$

其中， $S_S={\mathrm{\Σ}}_{n=0}^m{X}_n\·\sin {(f\·k\·n)}_1{S}_c={\mathrm{\Σ}}_{n=0}^m{X}_n\·\cos (f\·k\·n)$

f项是感兴趣的频率，而常数k与取样n之间的时间间隔有关。需要两个总和，一个表示积分中的实数项，一个表示虚数项。X_n是X的第n个取样。总和是下面序列的例子：

…+X_n·s_n+X_n+1·s_n+1+X_n+2·s_n+2+X_n+3·s_n+3…

其中，s_n是固定的(特定接收机频率的不变量)正弦和余弦项，而Xn是来自无线电天线的输入信号的取样。

在现有技术滤波器中，X_n表示模数转换器的顺序输出，并在数字信号处理器(DSP)芯片中执行相加。然而，需要取样之间的时间是极短的，以便捕获当前感兴趣的高频率。例如，相应于运在5Ghz上的模数转换器，为了处理在2.4Ghz范围内的无线电信号，取样n之间的时间间隔必需是200pS数量级或更小。如在本申请的提交日期，最快的、可大批量得到的模数转换器单个芯片约为2Ghz。如果接收机是蓝牙接收机，则在信道中发送数据作为1.0Mhz数据速率的GPSK信号。至少必需每隔1μS执行相加，以从信道得到数据位。为了选择高达2.4Ghz的频率，奈奎斯特(Nyquist)取样理论需要至少这样快的两倍的取样。例如，所要求的取样速率将是10Ghz。

没有本发明的优点，模数转换器将需要运行在10GS/s(每秒的取样)的极高速率上，而数字信号处理器将需要累加10,000个如此的取样，并在1μS中计算20,000次乘法/加法。因此，需要10GS/s的模数转换器和40,000 MIPS(百万条指令每秒)的数字信号处理器芯片来完成这个任务。这大大地超出当今的技术状态。威力强大的奔腾(Pentium)可以达到200 MIPS，而可得到的最快的模数转换器是2Ghz。与现有技术状态相比，需要200倍的奔腾芯片和快5倍的模数转换器。

然而，这没有超过模拟电路的性能。本发明实施的某些内容与傅里叶积分极相似但是实质上作为模拟信号处理阵列。在一个实施例中，处理输入信号的模拟取样。在第二实施例中，处理输入信号的单数据位的取样。

图1示出根据处理输入信号的模拟取样的本发明的较佳实施例。从SHA(SHA)11、模拟乘法器12和常数项C_n的组合形成一个单位处理单元10，所述常数项C_n可以以常数方式来表示，作为电流源、电阻器或相似物的值；或作为寄存器或数模转换器(DAC)形式的可编程单元。常数项C_n表示要检测的信号. 的频率响应的傅里叶数列近似的系数。

配置每个单位处理单元10使之对输入信号A_in进行取样，并把取样施加到模拟乘法器12，另一个输入来自常数(半-常数数模转换器/寄存器)单元C_n。使多个单位处理单元10成为阵列，使之在时间上顺序对模拟输入信号取样。配置乘法器的输出，使之相加到公共总线13中。总线可以是简单的节点对，模拟乘法器的输出是流入这些节点的差分电流，总线也可以是任何其它装置，通过所述装置可以进行或发生固有的相加。

设计延迟电路14，以把取样信号D_in施加到SHA，然后，在把信号传递到下一个单位处理单元之前施加已知的时间延迟。如此，使SHA在时间上顺序进行取样。虽然在邻近单位处理单元处实施连接单元15的级联而方便地实现顺序取样，但是可以按系统设计师可得到的任何形式来提供顺序取样装置。本申请的顺序取样可能发生得极块-按当今的技术状态，可以从门电路或相似物以及取样之间的延迟的链得到顺序取样器，因此做到小于100pS是没有多大困难的。熟悉本技术领域的人员会理解，当取样装置正在再捕获信号时需要提供一个时间间隔：本揭示认识到SHA可能需要一对装置，因此SHA单元的说明可能包括两个传统SHA装置的等效物。由于提供数目为M个的单位处理单元，所以只要求每个等效取样器按信号取样速率除以M的速率来循环。

通过使用与每个模拟取样器相邻的时间延迟(或相移)单元15来传统地提供模拟取样器阵列的取样。例如，使用锁延迟环(或锁相环)的时间延迟单元的控制是本技术领域中众知的。在一个工作周期中取得输入的许多取样：在所述周期中每个单位处理单元取样一次。阵列的输出等效于在更传统的模数转换器和数字信号处理器实施中的单个模数转换器按工作周期速率的M倍进行的操作(其中M是取样器单元的数目)。

在所有时间都可得到输出量、乘积的总和。SHA装置是顺序取样的。在所有时间中都可得到正弦(正常)或余弦(正交)信号的傅里叶分量的估计值，因为一组单位处理单元的常数构成正常信道，而第二组单位处理单元的常数表示正交信道。系统设计师可以选择是否估计RMS输出，或按数字方式还是按模拟方式。熟悉本技术领域的人员会明白这可以如何完成。本揭示认识到把半-可编程常数应用到单位处理单元的乘法器的第二输入将允许动态切换所接收的频率，并可能顺序提供正常和正交输出。熟悉本技术领域的人员会明白，通过应用传统技术来修改顺序的SHA定时，可以改变等效的傅里叶频率。

这个明显简单的模拟电路如何执行(outperform)等效技术状态的数字部件？它是通过数的真正的权重来完成的。为了执行所述类型的一个接收机信道，需要20,000个这样的模拟单元。这仿佛是许多单元，但是事实上，这是十分实际的。如果我们假定需要30个晶体管来构成单位处理单元，那么我们会有大约5个静态RAM存储单元那样的复杂度。结果，我们有约100K静态RAM存储单元的等效物：当今在一个芯片上的静态RAM可以制造到512K，所以这个设计相当于可行的芯片大小。每个存储单元约以1μA来工作，因此该芯片约消耗20mA。

图4中示出图1中的电路的响应。使用具有0dB信噪比的2.4Ghz的输入信号。使用10Ghz的取样速率。曲线表示每个具有10,000个单位处理单元的一对正交阵列的RMS输出。

在图2中的另一个实施例中，用通过取样脉冲作为时钟触发的经选通的比较器20来代替SHA装置，输出单个位，以表示模拟输入是否在任意的参考电平之上还是之下。它对经取样的输入信号与一个参考进行比较，并把表示{1，-1}的数字信号输出到模拟乘法器。现在可以使模拟乘法器退化到提供形式为{C，-C}的非线性输出，其中C是表示正常或正交正弦波的常数或半-常数项的局部值。这在接收机灵敏度方面有较小的降质效应。当考虑实施的实际性时，经选通的比较器单元的进一步优点变得更明显：不可能产生具有相同零偏移电压的比较器-这是重要的，因为偏移电压把较低的极限强加于装置的灵敏度上。为了防止偏移对灵敏度的限制，熟悉本技术领域的人员会明白，可以把平均滤波器施加于比较器的输出(输出量的序列{-1，1})，致使平均输出为零，因此保证在每个比较器的输出数据中没有直流分量。结果，在接收无限小的小输入信号(现在仅受到比较器输入级的噪声的限制，而不是直流偏移)时，比较器将开始工作，并且在处理单元的阵列的输出中，灵敏度的实质性提高将变得明显。

图5是图1和图2中的第一和另一个实施例的一对正交阵列的经滤波的RMS输出的比较曲线图。曲线图50示出图1和图2的实施之间的差异。曲线图51和52分别示出构成正交对的余弦和正弦信道的输出。可以看到，输出信号的质量事实上是相同的。

图3示出本发明的较佳实施例。在这个实施例中，乘法器在顺序取样之间的差值上进行操作。使用确定顺序取样之间的电压差值的单元30，致使向乘法单元12提供的输入是与相邻SHA单元之间的差值成正比的。这种方法的优点是消除了SHA中的任何系统性误差，由于它是出现在每个输入路径中的。

熟悉本技术领域的人员会注意到本发明的电路与典型的FIR(有限脉冲响应)滤波器的模拟型的相似性。然而，在传统的意义上，本发明不是模拟的FIR。依次装载在本发明的单位处理单元的阵列中的SHA，但是保持系数值不变。在传统的FIR中，在链上推进输入的取样，当它们进行时，经历各种的系数值。这导致众知的观察，即，在FIR中，施加到FIR输入的Diracδ函数(零的无限序列在单个“1”之前，以及零的无限序列在单个“1”之后)使FIR的输出按次序提供它的系数。本发明不是这样的情况：把Diracδ函数应用于本发明导致坚持时间间隔M·dt的单个输出值，其中，M是单位处理单元的数目，而dt是在阵列中的顺序SHA的取样之间的延迟。明显地，本发明的脉冲响应是矩形的，进一步的考虑将示出对于时间不是恒定的。

在每一个方面，本发明是一个相关器，但是不象现有技术相关器那样，要相关的两个信号不是两个输入信号，而是使输入信号与一个视在的或标称的正弦波相关，所述正弦波是由阵列系数和由通过阵列推进的SHA取样点来表示的。通过纯粹的静态系数安排来得到相关信号的产生具有重要的优点，即，乘法的动作是在等于Fin/M的速率处进行操作的，其中M是阵列中的单元数目。事实上，M只涉及相关时间间隔，所述相关时间间隔依次涉及所要求的相关输出数据的带宽。在1Mhz数据速率和按10Ghz取样的2.4Ghz输入信号的蓝牙例子中，M是10,000。一般，M＝Fin·OSR/BW，其中Fin是输入信号频率，OSR是要求至少为2的过取样比(Over-sampling ratio)，而BW是输出带宽。

因此，本发明得到传统混频器或任何种类的任何离散滤波器(极高输入频率的“直接到基带转换”)而无需使用本地振荡器：正确度与取样之间的延迟有关。熟悉本技术领域的人员会清楚，除此之外，由于非相关信号的RMS总和，在系统中提供

的噪声抑制因子，进一步，在视在相关信号中出现的相位噪声(可能通过SHA取样时间差异中的干扰产生)在时间间隔M·dt上进行平均。

图6是实施图3的较佳实施例的一个电路的示意图。在图6中示出另外的单元，致使可以显示所揭示的本发明的清楚的工作例子。尤其，示出为了方便地产生到SHA 60的脉冲而使用附加的或非门63。还有，介绍了一种连接方案(相关于图7中的描述)，所述连接方案使用在信号路径中引入逻辑倒置的延迟单元，以表明本揭示不是限于特定的手段来构成延迟单元，而且重复单元的物理连接次序不需要对应于提供给阵列的经延迟信号的逻辑次序。

包括M3和C1的单元60形成SHA单元。包括M1和M2的单元61形成乘法器单元，并依靠标有“Aleft”和“Aright”的连接而连接到相邻的SHA装置。图3中的单元30隐含在到装置M1和M2的连接中，所述装置M1和M2对Aleft和Aright上的电压之间的差敏感。或非门62构成延迟单元，并包括可以有利地用来预置阵列的一个输入Rst。在阵列中的各个点处，单元63和标有“Sample(取样)”的导线连接到延迟单元62的序列，结果，63的输出产生功能如同信号一样的脉冲，使SHA 60对出现在标有“Ain”的导线上的模拟输入取样。标有“Aout”和“Aoutb”的导线构成乘法单元61的输出。从标有“Ico”的导线取得的电流构成施加到存储单元的系数值的量值。通过到输出总线的Aout和Aoutb的连接可以调节系数值的符号。可以考虑把Aout直接连接到输出端，Aoutb到反相输出端来表示正的系数值。相反地连接它们。即，Aoutb到输出端而Aout到反相输出端，就将表示负的系数值。取在标有“DGnd”的导线上的电压来表示标称零电压。Din和Doutb是如此的手段，延迟单元62的序列通过它们连接到SHA，以产生在时间上分布的脉冲序列。

图7示出图6的单元的较佳互连。取标有Correlator_1[101](70)的图标来表示图6的电路单元的一组101实例，在图标70外围的标号表示具有相似于图6中的标号的导线。已经使用电子示意的“总线结构”来阐明这里示出的较佳实施例的连通性。熟悉本技术领域的人员对于这些总线结构是熟悉的，然而，这里会给出更详细的描述。尤其，作为单线示出的连接表示单根导线，作为窄的矩形示出的连接表示导线集或“总线”。取邻近有整数的斜切线来表示如此标志的总线中的导线数目。取在窄的矩形中以45°出现的线来表示“分支”到总线的手段一就是说，通过所述手段可以访问总线中的某些特定导线。由冒号(：)定界限的整数或成对整数表示通过分支访问的总线中的特定导线。在分支处的单个整数表示总线中的导线之一，由从0开始的数来表示。例如，通过使用斜切线表示总线包含101个单元，而相关联的整数将包含101根独立的导线，可以通过指数0到100来指定。例如，取定界限的整数对3∶0按次序表示具有指数3、指数2、指数1、和指数0的导线。

单元70是图6的电路的101个实例的图标表示。例如，在标志为“Sample”的外围区域中把图标70附加到101根导线的总线上的情况中，这表示总线中的101根导线中的每一根连接到图6的101个独立的实例中的每一个实例上标有“Sample”的导线。在标志为“Ain”的外围区域中把图标70附加到单根导线的情况中，取单根导线来连接图6的电路的101个实例中所有标有“Ain”的导线。结果很清楚，模拟输入连接到图6中的所有SHA单元60。总线和分支上的指数完成连通性。例如，考虑出现在标有Aleft和Aright区域邻近的总线，表示把Aleft总线单元指数0连接到Aright总线单元指数100，Aleft总线单元指数1连接到Aright总线单元指数99。其它的连接，即，把Aleft总线单元指数100向下到2连接到Aright总线单元指数98向下到0。应用于导线Din和Doutb的相似考虑将示出按次序连接它们，从图6的单元的开始(第0)到最后(第100)迭代。连接标有Sample的导线，致使到图6的电路的第N迭代的Sample输入将连接到它的Din连接上的电路的第(N-11)迭代，而当N小于11时，连接到第(N+101-11)迭代。因此，在考虑Din和Doutb连接而得到的图6的实例的环形连接中，把Sample连接到在链中的单元上，在该单元本身之前出现11个实例。如此提供，以致当信号通过延迟单元(或非门62)传播时，信号的“波前”将激励60的取样装置M3长达等于11个单位延迟时间的时间间隔。选择11是任意的，只是用于表示从延迟单元得到取样脉冲的一种可能的手段。取结构“DGnd#100”来表示相关联的总线中的100根导线中的每一根导线与DGnd(地)端子的连接。出现如图所示连接的Start(开始)端子是为了脉冲应用，起初在逻辑高电平处，当到逻辑低电平时，就开始在单元62的环形连接中产生延迟的序列。最后，把在71中示出的输出导线的集合合并为考虑输出和反相输出的输出导线的公共对。这些导线提供在Aout和Aoutb导线上合并的信号的附加功能，作出正确的连接，Aout连接到输出端子，Aoutb连接到反相输出端子；或通过上述系数值的符号按需要把Aoutb连接到输出端子，Aout连接到反相输出端子。

图8示出图6和7中描述的电路的SPICE仿真的结果。已经把系数值施加于阵列，致使在101个单元中发生系数值的25次循环，把通过单元62的延迟设置成293.86pS。因此，要与输入信号相关的虚拟信号在频率25/(101·293.86pS)＝842.32Mhz处。

系数值是序列的量值，所述序列是从表达式C_n＝sin(n·25·2·π/101)产生的，其中n＝0...100；用序列的符号修改Aout和Aoutb的连通性，所述连接为：

$C_n\left|\begin{array}{ccc}>0& \mathrm{Aout}\&RightArrow;\mathrm{output};& \mathrm{Aoutb}\&RightArrow;\mathrm{inverse}\&RightArrow;\mathrm{otput}\\ <0& \mathrm{Aout}\&RightArrow;\mathrm{inverse}\_\mathrm{output};& \mathrm{Aoutb}\&RightArrow;\mathrm{output}\end{array}\right.$

在C_n＝0的条件下，由于没有电流流过而不需要连接，但是为了便于实施，可以选择一种连接。如此，虽然C_n的量值清楚地都是正的数，但是在输出连接中考虑符号。在这个较佳实施例中，指数为n的系数C_n的序列不是在如同通过Din和Doutb连接的实例组的相同的序列中。尤其，因为延迟单元62引入逻辑倒置，实例62的任何例子的输出(它对于它的输入有一个变化)不是时间上的下一个延迟，因为边缘是在“错误”的方向上。当然，逻辑上的下一个输出发生在序列中的前面步骤的门电路50中，因为当与这个示例门电路比较时，该门电路刚传递反相逻辑信号，因此构成在时间上的下一个逻辑输出的是在链中前面步骤的门电路50的输出。因此，由C_n作为指数的系数与图6中的电路的实例的连接如下。取I_n来表示在链中通过Din和Doutb连接的的n个实例：

$\begin{array}{c}50\\ n=0\end{array}|I_{\mathrm{zn}}=C_n;$ $\begin{array}{c}49\\ n=0\end{array}|I_{2n+1}=C_{n+51};$

在如此连接之后，把在853Mhz处峰值为100mV的输入信号施加到图7的Ain导线，图8示出仿真结果。曲线80是根据输出端子和反相输出端子中的电流之间的电流差而产生的时间域。曲线81是这个信号的傅里叶分析，示出在输出处出现预期的、接近100Mhz的差信号。[由于乘法器单元中的非线性，产生所示出的其它谐振，即在更高频率处以及低于-120dB轴标志的那些谐振，这不在本揭示的主题中]。

因此，本发明是连续估计乘积的至少一个总和的互连模拟部件的一种系统。这个乘积的总和表示视在信号的相关，所述数字信号是通过故意避免推进具有信号传递途径的系数权重而产生的。这产生了一种结构，所述结构可以实现信号传递途径，作为到取样和保持单元的输入信号的分布序列，其特性可以是连续的或数字的，小到单个位的分辨率。因此过程与现有技术方法的不同在于连续积分的分立时间近似，因为缺少推进系数传递途径。

通过模拟取样单元的多重性方便地实现在指数n上的相加操作，其中n是在时间上到取样阵列中的一个指数，所述模拟取样单元的取样信号相对于其它取样单元在时间上有偏移。

虽然这里已经描述了有关无线电滤波器实施的较佳实施例，但是，本发明不限于这种应用。例如，在实际无线电应用中，对于具有RMS估计的正常和正交信道，可以实施本发明作为阵列的平行组。然而，这里的说明包括相关器的揭示，其中，创建要相关的信号中的至少一个信号作为邻近阵列中不同系数的顺序取样的结果。在大量应用中，这种相关器是有用的。

还应该理解，可以对较佳实施例和另外的实施例作出变更和修改，可以实现它们不同的应用而不偏离本发明的较宽广的原理。

Claims (20)

1.一种用于对输入信号进行相关的电路，其特征在于，它包括：

平行阵列的处理单元，每一所述处理单元包括用于根据定时信号对输入信号取样的模拟取样电路，以及用于根据预定比例因子对所产生的取样取比例的电路；

定时电路，用于把所述定时信号提供给时间上延迟的一个接连一个的所述处理单元；以及

一种装置，用于对所述处理单元的比例输出进行相加。

2.如权利要求1所述的电路，其特征在于，在接连的处理单元中的比例因子对应于所要求频率响应的傅里叶数列近似的系数。

3.如权利要求1所述的电路，其特征在于，所述定时电路包括多个延迟单元，把所述延迟单元的输出提供给各个接连的所述处理单元。

4.如权利要求1所述的电路，其特征在于，用于取比例的所述电路包括乘法器，所述乘法器具有作为输入的所述取样电路的输出，以及预定的比例因子，使所述乘法器的输出相加。

5.如权利要求1所述的电路，其特征在于，在接连的处理单元中的比例因子对应于所要求频率响应的傅里叶数列近似的系数，所述定时电路包括多个延迟单元，把所述延迟单元的输出提供给各个接连的所述处理单元，并且用于取比例的所述电路包括乘法器，所述乘法器具有作为输入的所述取样电路的输出，以及预定的比例因子，使所述乘法器的输出相加。

6.如权利要求1、2、3、4或5所述的电路，其特征在于，调节所述比例因子，使之在交替地表示所述所要求的频率响应的傅里叶数列近似的系数的正常和正交信道组的比例因子之间变化。

7.一种使输入信号与视在参考信号进行相关的方法，其特征在于，所述方法包括下列步骤：

产生输入信号的一系列相移模拟取样；

通过代表所述参考信号的系数值对各个接连的所述取样取比例；以及

对经取比例的所述取样进行相加。

8.如权利要求7所述的方法，其特征在于，产生一系列相移模拟取样的所述步骤包括把相移定时信号提供给多个模拟取样和保持电路。

9.如权利要求7所述的方法，其特征在于，所述系数值包括所述参考信号的频率响应的傅里叶数列近似的系数。

10.如权利要求9所述的方法，其特征在于，产生一系列相移模拟取样的所述步骤包括把相移定时信号提供给多个模拟取样和保持电路。

11.一种用于用所要求的频率响应对输入信号进行相关的电路，其特征在于，它包括：

第一和第二阵列的平行处理单元，每一个所述处理单元包括用于根据定时信号对输入信号取样的模拟取样电路，以及用于根据预定比例因子对所产生的取样取比例的电路；

定时电路，用于把所述定时信号提供给时间上延迟的一个接连一个的所述处理单元；

加法器，用于使包括所述第一阵列的所述处理单元的经取比例的输出相加；以及

加法器，用于使包括所述第二阵列的所述处理单元的经取比例的输出相加。

12.如权利要求11所述的电路，其特征在于，在所述第一阵列的接连的处理单元中的比例因子对应于所述所要求的频率响应的正常分量的傅里叶数列近似的系数，而在所述第二阵列的接连的处理单元中的比例因子对应于所述所要求的频率响应的正交分量的傅里叶数列近似的系数。

13.如权利要求11所述的电路，其特征在于，所述第一阵列代表正常信道，而所述第二阵列代表正交信道。

14.如权利要求11、12或13所述的电路，其特征在于，所述定时电路包括多个延迟单元，把所述延迟单元的输出提供给各个接连的所述处理单元。

15.一种使输入信号与视在参考信号进行相关的方法，所述方法包括下列步骤：

产生输入信号的一系列相移模拟取样；

通过代表所述参考信号的正常分量的系数值对各个接连的所述取样取比例；

通过代表所述参考信号的正交分量的系数值对各个接连的所述取样取比例；

对所述正常的经取比例的取样进行相加；

对所述正交的经取比例的取样进行相加；以及

得到所述正常和正交总和的均方根值。

16.如权利要求15所述的方法，其特征在于，产生一系列相移模拟取样的所述步骤包括把相移定时信号提供给多个模拟取样和保持电路。

17.如权利要求15所述的方法，其特征在于，所述系数值包括所述参考信号的频率响应的傅里叶数列近似的系数。

18.一种用于对输入信号进行相关的电路，其特征在于，它包括：

平行阵列的处理单元，每一个所述处理单元包括比较器，用于根据定时信号将所述输入信号与预定的参考值进行比较，并输出+1或-1的值；

定时电路，用于把所述定时信号提供给时间上延迟的一个接连一个的所述处理单元；

乘法器，用于用表示正常或正交正弦波的预定比例因子对所述比较器的输出取比例；以及

加法器，用于使所述处理单元的经取比例的输出相加。

19.如权利要求18所述的电路，其特征在于，进一步包括在所述比较器输出端上的取平均滤波器。

20.一种用于使输入信号与视在参考信号进行相关的电路，其特征在于，通过表示所述参考信号特征的比例因子把所述视在参考信号嵌入模拟取样电路的阵列中，并且其中，输入信号的取样点通过接连的取样电路而推进。

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