TWI252406B - Memory access interface and access method for a microcontroller system - Google Patents

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TWI252406B TW090127616A TW90127616A TWI252406B TW I252406 B TWI252406 B TW I252406B TW 090127616 A TW090127616 A TW 090127616A TW 90127616 A TW90127616 A TW 90127616A TW I252406 B TWI252406 B TW I252406B
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Description

1252406 銮號 90127616 'Τ' η 修止 五 '發明說明（1) [發明之技術領域] ^本發明係關於一種記憶體讀取介面，特別是關於用來 讓具有位址資料多工匯流排之微控制器與一微處理器丑用 一記憶體區域之記憶體讀取介面。 ^ [習知技術] 部分微控制器為了減少輪出入接腳（丨/〇 p i ns )，而將 資料匯流排與低位元位址匯流排共用一組輸出接腳，例如 80C32系列之微控制器。圖1所示為該等具有位址/資料多 工匯流排之控制器的記憶體系統。如該圖所示，微控制器 U利用位址閂鎖器1 2在位址閂鎖信號ALE致能時，將位址m 資料多工匯流排A7 : 0/D7 : 0之低位元位址信號A7 : 〇閂鎖 住。該位址信號A7 :0與高位元位址信號A15:8 一併輸入至 記憶體13之位址匯流排。微控制器n之讀取信號/READ連 接至5己憶體1 3的輸出致能控制端〇 £。在讀取信號/ R g a D致 能時，記憶體1 3的輸出亦被致能，而將對應於位址信號 A15/0之資料送至資料匯流排耵^。微控制器u即透過位 址資料多工匯流排A7 : 0/D7 : 0讀取記憶體之資料匯流排 D 7 : 0的資料。 圖2顯示該微控制器11在讀取週期時的時序圖。如圖2 所不’微控制器1 1之讀取週期分成位址階段與資料階段。 位址閃鎖信號ALE在位址階段時致能，而讀取信號/READ在 資料階段時致能。 5亥等微控制器的記憶體系統僅讓單一之微控制器讀取
第5頁 Ϊ252406 --^-^7616_月曰 修正_ 五、發明說明（2) -一·· ---
=憶體的資料4能讓另—微處理器共用該微 體糸統的記憶體，將提昇記憶體的使用效率。 L
[發明概要] 取八有鑒·於上述問越’本發明之目的是提供一種記憶體讀 二面，讓具有位址/資料多工匯流排之微控制器與微 理為共用一記憶體區域。 位i為達成上述目的，本發明記憶體讀取介面，包含：一 址閃鎖益’係接收微控制器之位址資料多工匯盥一 位址Η梢從^ u 、 位址資月“號’並在該位址閃鎖致能信號致能時，將 號·、夕夕工匯流排之5虎閃鎖住並輸出低位元位址信 與微 夕^ ^ ’係接收位址閂鎖器輸出之低位元位址信號 ^ ^控制器輸出之高位址信號以及微處理器輸出之位址信 之位二由彳放匕制态之第一控制信號控制，用來將微控制器 L號輸出或將微處理器之位址信號輸出，作為記憶 腹之位ill·彳亡σι^ PS 4 #號；以及一資料緩衝器，係接收記憶體之資料 哩流排σ占 控制哭:號’並由微控制器之第二控制信號控制’在微 :二裔之資料週期將該資料匯流排的信號輸出至微控制器 〈位址資祖夕 Μ短， 针夕工匯流排’而在微控制器之位址週期將該資 料緩衝器之輸出保持為高阻抗狀態。 [實施例] 以下參考圖式詳細說明本發明記憶體讀取介面。 r\ ^ °為應用本發明記憶體讀取介面的控制系統。該控 1252406
制系統包含一微控制器單元21、_微處理器一 憶體單元2 3、以及一讀取介面2 〇。彳# > σ° ° 理器單元22可透過該讀取介面20在不，、外 單元23的資料，達到資訊共享的目：门的階段讀取記憶體 讀取介面20包含一位址閂鎖器2〇1、一 2 0 2、以及一位址多工器2 〇 3。該讀 、鱼' 拉 口口 口口一。"面2 0連接微控制哭 早凡21之位址/資料多工匯流排信號uCj7:〇/D7 / 元位址信號UC_A15:8、位址閃鎖致能信號AU、讀取^ 號/READ、以及微處理器單元22之位址信號up ^ 料信號uP —D7 ·· 0。 — n、貝 讀取介面20利用位址閂鎖器2〇1在微控制哭單元21之 位址閃鎖致能信號ALE致能時，將微控制器單元2ι之位址/ 資料多工匯流排信號uC— A7 : 〇/D7 : 〇的低位元位址信號 uCj7:0^鎖住並輸出成低位址信號uC — A7:〇。微控^器單 TC21之咼位元位址信號uC — A15:8則與位址閂鎖器2〇1輸出 之低位址信號uC —A7: 0合併成微控制器單元21之位址 uC—A15:0 。 讀取介面20之位址多工器20 3接收微控制器單元21之 位址彳δ號u C — A1 5 : 0與微處理器單元2 2之位址信號 uP-AW〇，並根據微控制器單元21之讀取信號/RUEAD選擇 位址#號uC —A1 5 : 0或位址信號uP-Al 5 : 0輸出。亦即，當讀 取信號/READ非致能時，位址多工器2〇3輸出微處理器單^ 22之位址信號up —A15:0 ;而當讀取信號/REAI)致能時，位 址多工器2 0 3輸出微控制器單元21之位址信號“_A1 5 : 〇。
第7頁 1252406 案號 90127616 五、發明說明（4) ^ 〜--- 寅料緩衝裔2 0 2接收§己憶體2 3之資料匯流排的資料d 7 〇 並在讀取信號/READ致能時，將該資料D7:0輸出至微押制 器單元21之位址/資料多工匯流排A7 : 〇/D7 : 〇。且今次工d 衝器20 2在讀取信號/READ非致能時，將輸出保持=^料緩 狀態。當然，除了使用讀取信號/READ控制資料緩種二二, 與位址閂鎖态2 0 1，還可以使用反向之位址閂鎖致处 ALE作為控制信號。 、此k 5虎 圖4顯示以讀取信號^!)作為資料緩衝器2〇2盥位址 制為早兀21而言，每個讀取週期分為位址 細)綱階段(data phase)。在位址二咖= 器單元21輸出低位址信號uC — A7:。。此時，由又於；：工， 號/READ並未致能’位址多工器2〇3輸出微':口 位址信號uPj15:0，故微處理器單元22可 = 讀取記憶體單元23的資料。而在資料用5亥位址^ 1又 號/READ致能，眘祖η {貝科1又日寸，由於讀取信 ?致此貝抖、k衝器2G2將記憶體單元 出至接微控制器單元21之位址/資料多工匯二二二D7.°輸 uC_A7:0/D7:0，且位址多工器2〇3輸出微押希):^ 位址信號uCjl5__〇，故微控制器單元2工制⑽早〃兀21之 讀取記憶體單元2 3的資料。 了利用該資料階段 以上雖以實施例說明本發明，但 之範圍’只要不脫離本發明 ：此限定本發明 變形或變更。例如， 。"订業者可進行各種 接地的狀態，仏亦輸出致能接聊在實施例中是 了利用微控制器單元之讀取信號與微
第8頁 1252406 _案號 90127616_年月日___ 五、發明說明（5) 處理器單元之讀取信號來控制。亦即，只要將兩個讀取信 號利用及閘（AND G ATE)處理即可產生記憶體之輸出致能信 號/OE。
第9頁 1252406 _案號90127616_年月曰 修正_ 圖式簡單說明 圖1所示為具有位址/資料多工匯流排之控制器的記憶 體糸統。 圖2顯示圖1微控制器在讀取週期時的時序圖。 圖3為應用本發明記憶體讀取介面的控制系統。 圖4顯示圖3控制系統在讀取週期時的時序圖。
【圖式編 號】 20 讀取介面 201 位址閂鎖器 202 資料緩衝器 203 位址多工器 21 微控制器單元 22 微處理器單元 23 記憶體單元 第10頁

Claims (1)

  1. !2524〇6 曰 丄 ——^ 90127616 六、申請專利範圍 _ ^ 一 ？記憶體讀取介面，係將1怜轉、· — ^^ Λ —第一電路，該微控制器可傳〜_連接於一微控制哭 f，組位…，且該微控制；卜位址信號與： =該第—組位址信號或存取位址/資料匯流 1面包含： 、+彳5唬，該記憶體讀取 、、一位址問鎖器，係接收前述 、 二非的w述第一組位址資料與前述ς批=之位址/資料匯 一致能信號，並在該第一致能信二卫制器所輪出之一第 位址信號輸出；以及 °〜破致能時，將該第一組 多工器，係接收前述位址 。 ^信號、前述微控制器輸出之前述窜器所輪出之第一組位 則述第一電路所輸出之一第三弟—組位址信號、以及 述微控制器之-第-控制信^控^；址信號，該多工器由前 之第-組與第二組位址信號“〗，用來將前述微控制 述第i组位址信號輸出至；=憶：將前述第-電路之； _ “中前述微控制器在該彳毁 -， =述記憶體之資料，而前述第工:益之資料週期期間存取 週期期間存取前述記憶體電路在該微控制器之位： H申，專利範圍第！項戶斤記貝Π ^ :賁料緩衝器，該資料 5己憶』體項取介面，還包 號控㈣，藉以在前：：係由如述微控制器之—第 “足前述記憶體傳。=制器之資料週期期間： 3 :述微控制器之位址週;:述位址/貧料匯流排，且 申請專利範圍第2項所吃.間保持為高阻抗狀態。
    β。己載之記憶體讀取介面，其中 1252406 _案號90127616_年月曰 修正__ 六、申請專利範圍 前述第一控制信號為位址閂鎖致能信號。 4 ·如申請專利範圍第2項所記載之記憶體讀取介面，其中 前述第一控制信號為微控制器之讀取信號。 5 ·如申請專利範圍第2項所記載之記憶體讀取介面，其中 前述第二控制信號為位址閂鎖致能信號。 * 6. 如申請專利範圍第2項所記載之記憶體讀取介面，其中 ’ 前述第二控制信號為微控制器之讀取信號。 7. —種記憶體存取方法，係用來控制一記憶體、一微控制 器與一第一裝置之間的記憶體存取，該記憶體存取方法包 _ 含下列步驟： _ 前述微控制器在位址週期期間輸出一第一位址信號； -將前述第一位址信號閂鎖住； 在前述微控制器之位址週期期間，前述第一裝置輸出 _ 一第二位址信號至前述記憶體，且從前述記憶體存取資 料； 在前述微控制器之資料週期期間輸出前述閃鎖住之位 址信號；以及 在前述微控制器之資料週期期間，前述微控制器前述 φ 記憶體存取資料。 8. 如申請專利範圍第7項所記載之記憶體存取方法，其中 在前述微控制器之資料週期期間，前述微控制器還輸出一 . 第三位址資料至前述記憶體。 .
    第12頁 1252406 案號 90127616 年 月 曰 修正 六、指定代表圖
    痛I 第3頁
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