TWI249241B - Nonvolatile memory cell with multiple floating gates formed after the select gate - Google Patents

Nonvolatile memory cell with multiple floating gates formed after the select gate Download PDF

Info

Publication number
TWI249241B
TWI249241B TW093109280A TW93109280A TWI249241B TW I249241 B TWI249241 B TW I249241B TW 093109280 A TW093109280 A TW 093109280A TW 93109280 A TW93109280 A TW 93109280A TW I249241 B TWI249241 B TW I249241B
Authority
TW
Taiwan
Prior art keywords
layer
gate
conductive
wire
region
Prior art date
Application number
TW093109280A
Other languages
English (en)
Other versions
TW200505008A (en
Inventor
Yi Ding
Original Assignee
Mosel Vitelic Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mosel Vitelic Inc filed Critical Mosel Vitelic Inc
Publication of TW200505008A publication Critical patent/TW200505008A/zh
Application granted granted Critical
Publication of TWI249241B publication Critical patent/TWI249241B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7887—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
    • G11C16/0458—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates comprising two or more independent floating gates which store independent data

Description

1249241 五、發明說明（1) 【發明所屬之技術領域】 本案係關於非揮發性記憶體。 【先前技術】 第一圖至第四圖說明一快閃記憶體之製造過程，其係 描述於Proceedings of NVSMW，200 3 (Non-Volatile Semiconductor Memory Workshop) ， Monterey ， California，第 73-74 頁，Duuren 等人所著標題為” Compact poly-CMP embedded flash memory cells for one or two bit storage”之文章中。將通道氧化層15〇、多晶矽浮置 閘160、多晶矽間介電層164、控制閘170及氮化物覆蓋層 172形成於一堆疊結構（fg/CG堆疊）中，並形成^⑽間隔 176在堆疊的兩側邊。接著，成長氧化層13〇用以作為存取 閘。 在該FG/CG堆疊上沈積一存取閘（AG )多晶矽層14〇。 =第一圖所不。然後利用化學機械研磨法對多晶矽層Η 〇進 仃研磨（如第二圖所不）。接著利用光阻173將多晶矽層Η〇 圖案化以定義出存取閘（如第三圖及第四圖所示）。 / 及極區域174以獲得單位元記憶體單元1〇2(如第四圖所 章，存取閘140的長度取決 ’使陣列中具有奇數—偶數 根據Duuren等人所發表之文 於遮罩對準（mask alignment) 字元線之效果。 第五圖顯示-雙位元記憶體單元110，其係描述於同樣
^81 " -^，— 1249241 五、發明說明（2) 之文章中。兩個FG/CG堆疊電晶體丨丨儿、1 i〇r共用一存取閘 根據DUU1：en等人所發表之文章中所描述，單元係使用 〃單το 1 0 2同樣之製程，但是單元丨丨〇能夠完全自行對準 、f aligned) ’因此對遮罩誤對準（misaHgnment)並不 曰母位元、iior可以被獨立地程式化（program)或 疋抹除（erase)。可利用富爾諾罕穿隧法（F〇wler N〇rdheim = nneling)或源極端注入法㈠。^^ I)將該=元程式化。Duuren等人所發表之文章中說明， ，雙位το單兀係以在虛擬接地結構中具有丨8 〇位元陣列之形 ^被研究。關於讀取、程式化（SSI)及抹除電壓位元1丨係 顯示於第六、七及八圖。在第六及七圖所示之讀取及 操作中，在位元11〇1之控制閘之通過（pass)電壓 係足夠用以導通其相對應之fg/cg電晶體，不管該 電晶體之浮置閘係處於何種狀態。 而本發明係在提供另一種製造雙位元單元之方法。 【發明内容】 =分係摘述本案的某些特徵，其他特徵將？述於後續 奴洛中。本案藉由附加的申請專利範圍來其係 於此部分作為參考。 記憶體單元（例如第五 存取閘形成於浮置閘 也具有控制閘（如第五 本案係關於具有複數個浮置閘之 圖的單元）的製造。在某些實施例中， 之則。在某些實施例中，記憶體單元
1249241 五、發明說明（3) 圖），且存取間形成於浮置閘及控制閘之前。 以下以「選擇閘」一詞取代「存取閘」。 在某些實施例中’形成選擇閘於浮置閘之前使減少選 擇閘的寬度在最小微影線寬度之下成為可能。例如，選擇 閘或用於圖案化選擇閘之遮罩可以藉由水平钱刻（例如等命 蝕刻）以縮小選擇閘的寬度。或者，氧化選擇閘側壁，鈔後 移除該氧化層以縮小該閘的長度。 在某些實施例中’記憶體單元包含—FG/CG堆疊（例如 於第五圖所示），但是該堆疊形成於選擇閘之後及介電層之 後，其中，介電層係用以分隔堆疊與選擇閘（如第五圖I介 電層176) ^於蝕刻之後藉由“及⑶層的沈積以形成該堆 豐。該蝕刻並不會損害鄰近介電層及靠近選擇閘之FG及⑶ ^的邊緣。因此，靠近選擇閘之FG/CG堆疊之垂直邊緣未由 i蝕刻疋義。這是有盈的，因為當垂直邊緣藉由fg/cg堆疊 ^刻定義時，該邊緣可能會不均勻，不同的邊緣具有不 2外形輪廓β同樣的’藉由堆疊兹刻定義的邊緣可能具 々：肩狀物」，其將阻擋後續層的形成。本案可減 綾蝕刻要求。 制門ίίϊί施例中，單元可完全地自行對準（浮置閉、控 些；ij 需依賴遮罩對準)’但是本發明不侷限於這 中。t某；：施例中’基板隔離區域形成於-半導體基板 :著二ί;ΓΓ係為一突出於基板上之介電區域。 接者先成選擇閘。選擇閘係為選擇閑線的一部分。每一選 第10頁 1249241
=線提供選擇閘給至少—記憶體列。然後，沈積一浮置 二二例如多Βθ矽），蝕刻該浮置閘層直到基板隔離區域曝 。在某些實施例中，基板隔離區域的曝露係作為浮置 閘層的蝕刻終點。 在某些實施例中，記憶體亦具有控制閘。控制閘層係 =積於浮置閘層之上方。控制閘層向上突出於每一選擇閘 線上1這些突出物於自行對準方法中係用以定義控制閘。 之後洋置閘亦於自行對準方法時定義。
本案之一實施例為包含一導電浮置閘之非揮發性記憶 。一位於浮置閘上之介電層具有一連續特徵結構， 〇連績特徵結構係位於浮置閘上且覆蓋選擇閘之側壁。介 電層之連續特徵結構係分隔控制閘與選擇閘。 本發明的其它特徵及優點敘述於下。本發明以附加的 申請專利範圍定義。 【實施方式】
此。卩分所敘述之實施例係解釋本發明，但不限制本發 明。本發明不限定於特定材料、製程步驟或尺寸。本發^ 由附加的專利申請範圍定義。 又 本發明之一實施例將藉由第九圖所示之記憶體陣列為 例來敘述，在此例子中，該陣列中具有四列（r〇w )及五行 (column)，但是任何行數及列數皆可被呈現。第十圖（a)係 顯=該陣列之上視圖，第十圖（B)則為透視圖。每一個記憶 體單兀110可具有如第五圖所顯示之相同結構，但是也可具
第11頁 1249241 五、發明說明（5) 有不同的結構（如第三十圖（A)所示）。每一個記憶 有每一選擇閘140兩個FG/CG堆疊。導電性選擇 /、 1 40和導電性控制閘線（CG ) ! 7〇於γ方向（ 、、' 立 體陣列。每-列包含一條選擇閘線14〇和兩條控制：：§己憶 1 70。該選擇閘線1 40為單元之該列提供選擇閘，而 線的其中一條線1 7 0為·該列中的位元1 1 〇 L提供控制閘，另一 條線170則是為位元11 〇R提供控制閘。位元線^〇(二队〇一一 BL5來標不第0-5列）於X方向（行方向）經過陣列，該位元線 接觸相對應的源/汲極區域1 74在區域1 74C以一交叉線表示 在第十圖（A)。浮置閘160以虛交叉線表示在第十圖（a)，=亥 浮置閘可完全自行對準（亦即獨立定義於微影對準外），如 下所述。 基板隔離溝渠2 2 0 T於X方向經過陣列。該溝渠2 2 〇 τ以介 電質220(場致隔離）填滿。主動區域（AA) 222在該溝渠 2fOT間經過陣列，每一主動區域22 2包含一記憶體行内獨立 單元之主動區域。每一單元之主動區域包含該單元之源/汲 極區域174以及在該區域174間延伸之p型通道區域。 在每一行中，每兩個連續的記憶體單元有其相鄰的源/ 汲極區域174，會合併成單一連續區域（同樣以號碼174作為 參考）。在每一行中，每一個這樣的區域丨74只提供源/汲極 區域給兩個記憶體單元。在第1至4行之每一行（除了第一和 最後一行的每一行）中，每一源/汲極區域1 7 4與一相鄰行 之'^源/没極區域1 7 4連接’該連接是交替的，例如第一行 中一源/汲極區域174與第零行一源/汲極區域174連接，下
第12頁 1249241 五、發明說明（6) 一個在第一行之區域丨74則與第二行之區域丨74連接，而再 下一個第一行之區域174則與第零行之區域174連接，依此 類推。位元線BL1 (第一行）連接第一行中與第零行連接之那 些區域174 ;位元線BL2連接第一行中與第二行連接之那些 區域174，依此類推。位元線BLO和BL5皆只有連接一行。在 一些實施例中，這兩條位元線短接在一起。 如第十圖（A )所示，每一行的源/汲極區域1 7 4與相鄰行 之源/汲極區域174以場效隔離區域220分隔。 後續的圖式顯示於記憶體製造期間所得到之中間結構 的縱向剖面圖。剖面平面以線Χ1—Χ1，、Χ2 —χ2，、γι—γι，與 Υ2-Υ2’顯示於第十圖（a)，其中線Χ1—Χ1，以χ方向經過浮置 閘160(經過一個主動區域222 )，線X2-X2,以X方向在浮置閘 間經過（經過一溝渠220T)，線Yl-Y1，以γ方向經過一選擇閘 線140 ’線Y2-Y2’以Y方向經過一控制閘線17〇和浮置閘 160 〇 在一實施例中，記憶體的製造如下。基板隔離區域22〇 以淺溝渠隔離（ST I)技術形成於p摻雜的基板丨2 0。請參閱第 十一圖（Y1-Y1剖面圖）。每一區域2 2〇為一介電質區域形成 於一溝渠220T中。合適的STI製程敘述於Tuan等人在2〇〇2年 3月12日獲准之美國專利第6,355,5 24號；Yi—DingK2〇〇2年 ίο月1日申請之美國專利申請案第j〇/262,785號；及匕 Hsiao於2002年1〇月7曰申請之美國專利申請案第 10/266, 3 78號，且於此全部併入參考。其他sn和非sn製 程也可能適用於本案。介電層22〇有時候在下文中稱為 1249241 五、發明說明（7) 本 「STI氧化層」，因為其在一些實施例申為二 發明不限於這些實施例或矽積體電路。 石層。 基板隔離區域也形成於記憶體周圍區域（ _々 一圖中）。該周圍區域包含存取記憶體所需之電路y於第十 能包含未被敘述的電路（該記憶體可能内嵌於一 ，且可 中）。 、平乂穴糸統 如第十一圖所示，氧化層220突出於基板12〇之上， 突出部分顯示於220P。突出部分22 0P的一示範性厚度在二 〇. 18 /zm製程（最小線寬為〇· 18 的製程）中為一〜 非另外指出，此部分之示範尺寸即為一〇·丨8 # ^製程。右 摻雜物係植入半導體基板丨2〇以形成_N型區域6〇4於記 it體陣列之下。摻雜物也植入環繞陣列之基板以形成一由 f導體基板120之頂端表面延伸至區域6〇4之n型區域（未顯 示）這些佈植（implant)創造了一個完全隔離的p井（p well)120W於記憶體陣列。區域6〇4並未顯示於後續的圖式 t，而P井120W則簡單地以基板12〇顯示。 離子植入步驟（底限電壓Vt調整佈植）可能執行於基板 〇、的主動區域，以在需要時調整電晶體底限電壓。該佈植 可f 一N型佈植（例如砷），其係執行於陣列中以降低選擇閘 電曰a體之底限電壓。此佈植產生一反摻雜 區域230於基板1 20之表面上。區域230可仍為P型，但是在 此區域之p型摻雜物濃度會減少。 一#在一些實施例中，區域230在反摻雜步驟中成為N型。 —氧化矽層1 30(如第十二圖（A) 2Υ1—γι，剖面圖和第十二圖 ΙΜΪ 1 第14頁 1249241 五、發明說明（8) (』)供之門周入圍带區域圖所示)係熱成長於基板Ϊ20的曝露區域，以 # 1'3(/的^ ,於記憶體陣列的選擇閘與周圍電晶體。氧化 二失於：不辈“生厚度為120埃。-般而言，該氧化層130厚产 氧;…二在層記憶體操作期間所能承受之最大電壓： = 或在長成後可以氮化，…，置 壓雷圖⑻所示之範例中，該周圍區域包含-高電 。θ3體區域51 2H與一低電壓電晶體區域5 12L。於整個曰 =成長氧？層130至60埃之厚度並以遮罩蝕刻移除低電曰曰壓 品$ [之氧化層。接著再次氧化該晶圓以重新成長二氧 化矽層至其在區域51 2L之厚度為60埃。故記憶體陣列與高 ^壓區域512H之氧化層厚度在此步驟期間從6〇埃增加至 因，，在陣列區域之氧化層13〇與在高電壓周圍區域 51 2H之氧化層1 30係同時在此兩個氧化步驟中形成。所有在 區域51 2L的氧化層1 30與在陣列區域和區域512H之部分氧化 層1 3 0係同時於第二氧化步驟中形成。 如第十二圖（Α)(γι-γι’剖面）與第十三圖（β)(周圍）所 示，一本質的（intrinsic)多晶矽層14〇藉由同形沈積製程 (conformal deposition process)(例如低壓化學氣相沈積 法（LPCVD))形成於該結構上。多晶石夕層1 4 〇填充於記憶體陣 列區域之氧化層突出部220P間的空隙。由於沈積於突'^出部 2 20P側壁上之多晶矽部分相接觸，因此多晶矽層頂端表面 是平坦的。 第15頁 1249241 五、發明說明（9) f j t =圖⑻可能是表示低電墨電晶體區域也可能是高 飞在些實施例中，有兩個以上的周圍區 氧化層厚度，且第十三圖⑻可能表示其中任 化# = 夕&層^4〇係覆蓋位於周圍區域之基板120與場效氧 化層220間的j，面之區域12〇i(如三 矽層140會保護這區域中 夕日日 由彬A、菩播r πη〜、 τ〜乳化清以0以避免在隨後的過程 / ' 9 八）。多晶矽層14〇將會用於形成周圍電曰俨 閉。在電晶體閘下之區域12Gi t的溝槽是/，曰曰體 為其會惡化電晶體特性。 1曰疋7人。于厭的，因 層I40亦可以非同形沈積製程（non-conformal deP〇Sltl〇n pr〇cess)形成，不論 若多晶矽層140的頂媸矣；丁 3 T J 3疋將發明的。 1 4(1 <剎用p i： λλ 、鳊表面不疋平坦的，一般認為多晶矽声 “。可利用已知的技術(例如化 了 = 一層光阻層於多晶石々爲7 ^ L AN 1H肝J，或旋塗 刻光阻層及多晶矽声；直，二後以相同蝕刻速率同時蝕 多晶石夕層! 4 0的底部層表面直為至非^ 層的突起部220P上下起伏。、一的，因為其隨著二氧化矽 〇.16二動區域上之多晶石夕層14°之示範性的最終厚度為 周圍區域係被遮罩遮蔽，且 係以P+摻雜。在周圍£ h s日日夕日140在陣列區域中 (丽，㈣本質的2層140則維持未摻雜 ) 周圍電晶體閘將於稍德诀 圆閉_參雜而㈣，_==== 第16頁 1249241 五、發明說明（10) 有適當底限電壓之表面通道電晶體。 道電晶體或任何周圍製程，特別 不限於表面通 沈積之後或原位置以N+4P+摻雜。個夕B日矽層140可以在 二氧化石夕層8 1 〇係以化學惫相 或其他製程沈積於多晶矽層14〇 =」石夕酸乙酯’丁£03) 層810亦可為氮切層，氧氮切層(Sl0二厚；^埃。 料。層810的厚度足以抵擔接下 ς 他材- 保在接下來摻雜步驟期間免於反摻雜。且了 在-只施例中，多晶矽層1 4 〇及/或氧化禺只 表面為非平坦的。 次/次乳化層810之頂端 晶圓以光阻層820塗佈。請參閱第十四 ΧΓ :面圖與第十四圖⑻之周圍區域則十四圖 不主動區域，而非場效氧化層）。光阻 …貝 ^ ^ # Μ 14 0 S ^ ^ ^ ^ 體陣列的邊界外，記憶體陣列幾何對於介於定義選。思 140的遮罩820及定義隔離溝渠簡（如第十圖⑴，⑻所示 的遮罩之間的誤對準是不靈敏的。 ） 一氧化矽層81 0係透過光阻層的開口被蝕刻。將 移除，並將被氧化層810曝露出的多晶矽層14〇蝕刻/妙層 後移除曝露出的氧化層130(在另一個實施例中，光阻= 係在多晶矽層14〇及/或氧化層130蝕刻之後被移除）。 形成選擇閘線140。每一選擇閘14〇將控制基板12〇中 通道區域的下層部分之傳導性。第十五圖即顯示於陣列^區
I 第17頁 1249241 五、發明說明（11) 域所得結構之透視圖。 多晶石夕層140的姓刻可以是一完美的非等向 刻。亦或是，該蝕刻可以有一走旦 ΛΛ ^ , 、 水千/刀里以減少選擇閘線140 的1度1^(如第十四圖« 之诵省具^ 卢 所不）（該寬度Ls是選擇閘電晶體 之逋道長度）。在一貫施你丨φ 貝也例中，完吳的垂直蝕刻首先被埶行 Γί 2 w層140之曝露部分，然後再執行等向㈣以減 、/在另一實施例中，一或更多如上述之姓刻步驟被執行 二形成選擇閘線140。然後氧化選擇閘線14〇的側壁。基板 也在此步驟中被氧化。所得到之選擇閘線寬度& 接者再移除氧化層。 寬度Ls也可以藉由層81〇的水平蝕刻來減少。例如，如 為氧氮化矽層，則可以利用具有水平分量之乾蝕刻 术圖案化此層。 在另一實施例中，選擇閘線的侧壁可與氧氣外的一些 =料反應而於側壁上形成反應產物。接著再移除該反應^ 物0 〜 因此’選擇閘線1 40可以比最小微影線寬還窄。而記憶 體封裝密度即可因此增加。 。〜 一片如第十六圖所示（XhX1，剖面），該結構被氧化以長成 一氧化石夕層15〇於陣列區域中的基板12〇上與多晶矽閘14〇之 側壁表面上。氧化層15〇將做為基板12〇上之氧化通道，並 且為，擇閘提供側壁隔離。氧化層厚度取決於摻雜物與摻 雜物濃度。在一些實施例中，氧化層15〇在基板12〇上的厚
1249241 五、發明說明（12) 度為60埃至1〇〇埃，而在選擇閘側壁上的厚度為 =域以氧化層810覆蓋（如第十三圖⑻所示且。周 二人步驟期間大體上維持不變。假如 ^在此 120。在此所述的實施例中，浮置閘將以p+推雜以/板 資料保留之增進係因為p+摻雜之二氧化 函數材料。可參見Fazi〇等人於2003年2叫日狗、隹^^功 專利第6,518,618號，其内容於此併人來考）。^之秀國 中被二=底限電㈣整摻雜物可以在陣列 ：；^ ^--30,FG/CG^^ =晶;〈侧的㈣之後完成以定義選擇閑(如第= ⑴所不）。洋置閘電晶體可以是加強型 固 洋置閘多晶石夕層16〇(如第十七圖α_χι’剖二戶，示） 且吉構之上，例如以低壓化學氣相沈積之方法，並 ^在沈=期間或之後以ρ+摻雜。多晶石夕層160有足夠的厚 ί端=面整個晶圓上，其頂端表面至少與氧化層810之 頂私表面同南。在第十七圖的實施例中，層160之頂端矣面 = 係藉由同形沈積至厚度大於相鄰選擇閘線14。 間離的-半。在一實施例中，選擇閘線“Ο間的距離為 0.8 yro，而多晶矽層“ο厚度較ο* ^^厚。 ㈣^Γίΐ1』。。頂端表面不平坦，可使用CMP或合適 第19頁 1249241 五、發明說明（13) "" "" ''〜-—- 平坦化後（如果需要），在無使用遮罩的情形下向下姓 刻層160。蝕刻的終點是當STI氧化層22〇曝露出來的時候。 第十八圖（XI-XI’剖面）顯示在此蝕刻步驟中，當氧化層81〇 曝露時之中間階段。在此階段，層丨6〇已經從周圍區域9移 除:，以周圍區域變成如第十三圖（B)所示。該蝕刻終點可 以是氧化層22 0的曝露。若層810是氧氮化矽層或氮化矽 層，該終點可以被良好的定義，但若氧化層8丨〇為二氧化 石夕，也有可能偵測出氧化層220的曝露。亦或是，該蝕刻可 以程式化為定時蝕刻（timed etch)，其可在層81〇曝露德， 繼續钱刻一預定的時間。 第十九圖（Α)(Χ1-ΧΓ剖面）和第十九圖（Β)(γ2_γ2，剖 面）顯示在多晶矽層蝕刻終點之陣列區域。該多晶矽層^經 自氧化層220的頂端表面移除。在一些實施例中，層丨 最終厚度為1 2 0 0埃。該蝕刻對於氧化層81〇係具有選擇性 的。 氧化層220的定時蝕刻亦可選擇性的被執行，以使 .層220的頂端表面退至低於多晶矽層16〇的表面，如 圖（A) (Y2-Y2,剖面）和第二十圖（B)(該陣列的透視圖）所 不。此蝕刻會增進介於浮置閘與控制閘間的電容耦合❶ 參閱前述之美國專利第6,355,254號。在第二十圖（4)及 二=圖（B)之實施例中，氧化層22〇連續突出於基板12〇的頂 ^^約以/^在其他的實施例中’氧化㈣❹在姓刻 基ί上(氧化層220的頂端表面在氧化層蝕刻 後與基板的頂端表面同高）。
1249241 五、發明說明（14) 1 如上所述，層8 1 0有足夠的厚度以抵擋此蝕刻。 | ΟΝΟ層164(如第二十一圖（Α) 2Χ1—χι，剖面圖及第二十一圖 (B)之周圍區域圖所示）係形成於該結構上。控制閘多晶矽 層1 70沈積於0N0層1 64上，並且在沈積期間或之後摻雜。在 上述之實施例中，此層係以Ν+摻雜，而在其他實施例中，· 則以Ρ+摻雜。此層也可能是一金屬層或金屬石夕化層，或一 些其他導電性材料。 · 在陣列區域的多晶矽層1 7 0之頂端表面並非平坦的。層 1 7 〇八有犬出部分1 7 〇 · 1於選擇閘線1 4 0之上，凹洞1 7 0 C形 於在位元線區域1 7 4特徵部位上之突出部m 1間的_ 多曰曰矽層170中，此突出部分17〇· i將用於定義控制閘與浮 置閘之間重疊部分，而無須額外依賴於微影對準。 如第二十二圖（XI-XI，剖面）所示，層171〇沈積於該結 構=上並以無遮罩蝕刻來曝露多晶矽層17〇。層i7i〇填滿凹 ^ c。當層171〇在陣列區域中被蝕刻，層丨在周圍區 =被移除，所以周圍區域變成如第二十一圖（B)所示。在一 山=例中，層1710為氮化矽，其係沈積以得到一平坦的頂 鈿表面或在蝕刻期間平坦化。 、 f 曰矽層17〇係以無遮罩蝕刻。請參閱第二十三圖（A) # 夕曰&面）與第二十三圖（B)(周圍區域）。此蝕刻會損害 H邛分170.1並曝露〇N〇層164。多晶矽層17〇在選擇閘。 140上^ ί中斷。換句話說，多晶矽蝕刻在每一選擇閘線 二十3、夕晶矽層170中創造一間隙170G( —貫穿孔）。在第 . 一—圖（Α)的實施例中，蝕刻終點係ΟΝ〇層164的曝露。在 1249241 五、發明說明（15) 其他實施例中，蝕刻在曝露ΟΝΟ層1 64後繼續。在任一實例 中，f晶矽，刻所得結果係多晶矽層17〇在接近選擇閘14〇 處曝露，，但是一些多晶矽層17〇被氮化層171〇覆蓋。多晶矽 層170鄰近於間隙170G的曝露部分之寬度W1將於自行對準方 法中定義控制閘與浮置閘的寬度，此將敘述如下。 在.一些實施例中，多晶矽層170(接近間隙170G處）的最 小厚度是〇· 18 /zm，而寬度W1也是〇. 18 。 在第二十三圖（A)的實施例中，多晶矽層17〇之蝕刻對 氮化物1 71 0具選擇性。在其他實施例中，該蝕刻對氮化物 不具選擇性，且氮化物1 71 〇以與多晶矽層相同之速率被蝕 刻。該姓刻可停止於0N0層1 64的頂部氧化物次層上方。該 蝕刻可以用CMP取代。在一些實施例中，該蝕刻或CMp移除 在選擇閘140之上的一些或全部的0N0層164，並曝露出氧化 層81 0。在任一實例中，蝕刻或CMP方法所得結果係多晶矽 層1 7 0在接近選擇閘1 4 0處曝露，但是一些多晶矽層1 7 〇被氮 化物1710覆蓋。曝露的多晶矽部分之寬度wi將定義控制閘 與浮置閘的寬度，此將敘述如下。 一保護層1910(如第二十四圖之XI-XI’剖面圖所示）形 成於間隙1 7 0 G的鄰近處以保護接近選擇閘1 4 0的多晶石夕層 1 7 0。在一實施例中，保護層1 91 0是二氧化石夕層，其係以熱 氧化層170所形成。保護層1910的示範厚度為50 0埃。層 ' 1 9 1 0也可以是一導電性金屬石夕化物’以一石夕化物（自行對準 矽化）技術選擇性形成於多晶矽層1 之上。在另一實施例 中，保護層1910係沈積於整個晶圓上’然後以CMP方法從層 i 第22頁 1249241 五、發明說明（16) Π10頂端表面移除。可參閱Yi Ding於2 003年3月19日申請 之美國專利申請案第1 0/393, 2 1 2號，其内容於此併入參 考。 氮化物1 7 1 0係對氧化層1 9 1 0選擇性地被移除（以濕^虫刻 為例）。所得構造係顯示於第25圖（XI-XI，剖面）。而周圍區 域維持如第23圖（B)所示。 多晶石夕層170，ΟΝΟ層164，以及多晶矽層16〇係以氧化 層1910為遮罩進行蝕刻。所得構造係顯示於第二十六圖（α) (XI-XI，剖面）和第二十六圖（Β)(周圍區域）。在一些實施例 中，層170及160的多晶矽蝕刻係非等向性的，而〇^層164 的蝕刻可為等向性或非等向性。該〇Ν〇蝕刻可能移除選擇閘 140上的0Ν0層164，也可能移除氧化層191〇及/或氧化層。^ 的一部分。 曰 在每一FG/CG堆疊中，浮置閘16〇與控制問17〇一 早兀的通道區域下方部分。 n利 ^ 一光阻層（未顯示）形成於晶圓之上，且被圖案化以舜 盍陣列，但是曝露整個周圍區域。然後 8' = 二十六圖⑻所示）自周圍區域钱刻去除。聽層810(如弟 〃移除覆蓋在陣列上的光阻層’並形成另 顯示）以覆蓋陣列並定義周圍電晶體閘。 層（未 露處的多晶矽層1 40。 d去除被光阻曝 移除該光阻層。一光阻層2720 (如第二十 圍區域圖所示）㈣該晶圓。圖案 十七圖⑻之周 陣列區域（如第二十七圖（A) n，^ p層以曝露整個 ^之久1 X1剖面圖所示），並且也 第23頁 1249241 五、發明說明（17) 曝路周圍的NMOS電晶體區域。第二十七圖（B)顯示一具有p 井2 72 4P之周圍NMOS電晶體區域，及一具有N井2724N之周圍 PMOS電晶體區域512P。這些井在氧化層13〇形成前已定義。 在積體電路中，可能有許多區域512N&512p。光阻272〇覆 蓋在PMOS電晶體區域512P上。執行一 n型植入（N-)以形成周 .圍NMOS源/汲極區域2730N之LDD(輕度摻雜汲極）延伸（如第 一十七圖（B)所示）。此植入也摻雜在周圍區域之關〇s閘 140。另外，此植入摻雜於位元線區域174(如第二十七圖 (A )所示）。 在一些實施例中，記憶體陣列並未被光阻層2 7 2 〇曝 露’並且在此步驟中沒有於位元線區域被執行摻雜。 移除光阻層2720，並形成另一光阻層282〇(如第二十八 圖之周圍區域圖所示）以覆蓋NM0S周圍電晶體閘512N以及記 憶體陣列。執行一P型植入（P—)以形成PM〇s源/汲極區域 2 73 0P之LDD延伸，並且摻雜該周圍PM〇s電晶體閘。 移除光阻層2820。以一快速熱氧化製程（RT〇)成長一薄 二氧化矽層2904(如第二十九圖（Α)χΐ-χι，剖面圖及第二十 九圖（B)之周圍區域圖所示）於曝露的層14〇、16〇及17〇的石夕 表面上。另一技術也可以使用，例如化學氣相沈積（如τ e 〇 $ CVD)、一高溫氧化製程（HT0)或其他已知或將發明之合適技 術。這些技術可能形成氧化層2904在整個結構上，而2不只 是在矽表面上。氧化層2904之一示範厚度為1〇〇埃。 沈積一氮化石夕層2910至一示範厚度5〇〇埃至8〇〇埃。在 未使用遮罩的情況下，非等向性地蝕刻層29丨〇以在閘結構 第24頁 1249241 五、發明說明（18) 側壁間隔。氮化物層291〇的韻刻可能移除—些陣列 2:m810(如第二十九圖⑷所示）。假*氧化層 2904在"f彳卜二個結構上（例如以1£的CVD*HT〇)，氧化層 2904在虱化物蝕刻期間將會幫忙保護基板12(?。 …、:後執行N+和P+植入以創造源/汲極結構於 ==區域174。更詳細地，周圍歷電晶體 庐遮蔽，並且執行一N+植入以創造源/汲極 、:t产域174及周圍NM0S電晶冑，並且增加摻雜物 = =M0S閉14°。浮置閉、控制間、選擇閉和在上面 ^。曰遮敝此植入物，所以在陣列區域中不需要一額外的遮 雷曰=，H雇。一光阻（未顯示）遮蔽該陣列和周圍nm〇s =〇;= 且執行一P+植入以創造源/汲極結構於 :5 :〇s電曰曰體和增加摻雜物濃度於PM〇s電 。 二氧化Μ刻以移除氧化層1910並曝露控 也移N i第二十圖（Α)2Χ1-Χ1，剖面圖所示）。此蝕刻 列區域中位元㈣域174之上的氧化層15〇曝露 周p圍區域中（請參閱第三十圖（b))源極區域 制門η電金/石夕化層顧以自動對準石夕化製程形成在控 區域174、周圍電日日日體閘以及周圍 源/及極區域2730N，2730P的曝露矽表面上。矽化製程包含 沈積一金屬層，加熱結構讓金屬與矽反應，以及移☆除未反 1249241 五、發明說明（19) ' ------ ，金屬，其可接續一退火或任何其他已知或將發明之人 製程，以改進矽化物性質（例如增加它的導電性）。鈦:、 鈷、鎳，以及其他已知或將發明之導電材料皆可用於此 屬層。可選擇性地形成一導電層29 2〇在曝露的矽之上但不 在非矽表面上的已知或將發明之非矽化選擇性沈積技術， 也可以使用。矽化層2920有一比多晶矽層17〇較低的電阻 以及較低的片電阻值。 /如上關於第二十四圖所述，層1 9 1 0可以是以矽化製程 形成的導電性金屬石夕化層。在這個例子中，層1 g 1 〇不需要 移除。第三十圖（A)的矽化製程將會矽化位元線區域17^、 周圍區域閘140以及周圍源/汲極區域2730。 如第三十一圖（Α)αι-XI，剖面），第三十一圖（B)(陣列 邊界或不具浮置閘之陣列間隙），和第三十一圖（c)以及第 三十一圖（D)(周圍）所示，層間介電層32〇4沈積在晶圓上。 第一十 圖（C)/、有顯不一 NMOS電晶體區域，但是pmqs區域 相似。接觸開口蝕刻在介電層3204中以曝露位元線區域174 的矽化表面（第三十一圖（A ))，控制閘1 7 〇 (第三十一圖 (B))，周圍源/汲極區域2730N與2730P(第三十圖（B)，第三 十一圖（C))，以及周圍閘14〇(第三十一圖（D))。石夕化層一 2 9 2 0在此姓刻期間保護位元線區域1 7 4和源/汲極區域 2 7 3 0。沈積並圖案化一導電層3 21 0 (例如金屬）以接觸矽化 區域。這些圖也顯示一選擇性金屬層3 220 (例如鎢），用於 在沈積該層3 2 1 0之前填滿該接觸開口。 在第三十一圖（A)的實施例中，金屬層32 10用以在相互
1249241 五、發明說明（20) 連接之鄰近的位元線區域174(請參閱第九圖）形成跳線。 。後沈積另一個介電層3 2 3 0 (未顯示於第三十一圖（b )至二 十圖（D )中），蝕刻在此層中之接觸開口到跳線3 2 1 〇，决 積另一金屬層3240在頂端並且圖案化以形成位元線18〇，^ 位元線經由以金屬3210所製造的跳線接觸該位元線區域〜 174。層3240 _的開口在金屬·層324 〇沈積前以選擇的金 栓3250填滿。 霉螞 第三十一圖E(上視圖）顯示在STI氧化層22〇之上的 ^晶體閘140的延伸。該延伸可以被製造以形成一個與^ 觸或為了 一些其他理由（例如為了連接閘與其他特徵）。、 f，閘係利用第一多晶矽層14〇所形成，位於基板12〇與 1会化層220間之介面的區域120i可免於凹陷區的形成。间 懕第十二圖(β)。第三十-圖(E)的電晶體可以是-高σ 電晶體（在第十二圖⑻的區域5 ! 2Η中）或一低壓 w (在區域512L中）。 包曰瑕 在第三十圖（A)中，選擇閘14〇的寬度係顯示為。， 置閘160的寬度則顯示為Lf。該浮置閘寬度Lf用一自 小方法中的參數W1定義（第二十三圖（A))，所以Lf可以 丄=小微影線寬。如上關於第十四圖⑴的解釋所述J 大於ι!/ί、於最小微影線寬，Ls亦可小於^，或可以等於或
1249241
170位於ΟΝΟ層164的遠靖转料么士士婆l ^ \ >A 特 構上。部分的0N〇層164覆蓋 在擇閉線1 4 0的側壁上，加i^rtr生丨丨卩，細1 *7 λ / 上把控制閘線1 7 〇從選擇閘1 4 0分隔 貝施例的δ己丨思體製程之其他細節可取得自Υ丨D丨叫於 2 0 0 3年3月1 9日中睛，案名為「非揮發性記憶體及其製造方 ，」之美國專利申請案第1〇/393,2 1 2號，其内容於此併入 第三十二圖顯示一另外的陣列佈局。在相鄰的行中的 源/汲極區域174之間的連接係藉由基板12〇來達成。每一鄰 j的N+型區域174提供兩個源/汲極區域予兩相鄰行中的一 灯，並且也提供兩源/汲極區域丨74予另外一相鄰的行。在 陣列的第I與最後列中，每一區域j 74提供m極區域 與兩相鄰行中的每一行。在第三十一圖（A)中由層321〇所製 造的跳線是不需要的。層321〇可用以形成位元線18〇。位元 線接觸開口 1 74C之數目可以減少，因為對每一對短接在一 起的源/汲極區域174而言，只有一接觸是需要的。其他佈 局也有可能。 -在一些實施例中，記憶體單元使用如第五圖的單元之 1同電，與機制以進行讀取，程式化以及抹除等動作。該 私式化藉由通道熱電子噴出法（channel hot electro ejeCtl〇n，CHIE)或富爾諾罕穿隧法（Fowler-Nordheim tunnel ing)完成。該電壓可以如第六至第八圖中所示。豆 他示範性電壓顯示在下列表一： 八
1249241 -------- 五、發明說明（22)
抹除f作係藉由在基板120(大量抹除）中的通道區域。 厂他實知例中’該記憶體之抹除係藉由一源/汲極區域 17 4 〇 采呈/1 —p 、 . 以用畐爾諾罕穿隨法（Fowler-Nordheim tunneling)執行。在一些實施例中，程式化以浮置閘16〇與 、擇問140之間的電子轉換來執行。 本，明不限於任何特殊讀取，抹除或程式化技術，或 /疋，壓’例如記憶體可以用多重電源供應電壓來提供電 源浮置問1 6 〇可以使用遮罩蝕刻以定義，並且可以延伸至 選擇閘線140的側壁上。可參閱Yi Dings2〇〇3年4月1〇日申 請之美國專利申請案第10/411,813號，其内容於此併入參 考。選擇閘140及/或浮置閘160可以N+摻雜，及/或可包含
1249241 五、發明說明（23) 非半導體材料（例如金屬矽化物）。本發明不限於第九圖所 示的陣列。同樣地，基板隔離區域22〇不必橫貫整個陣 本發明可應用於非快閃記憶體（例如非快閃 記憶體）以及多級記憶體單元（如一個單元 矛、式唯讀 位元於每一浮置閘中）。 T儲存多個資料 本案得由熟悉此技藝之人士任施匠思，铁比 、 申請專利範圍所欲保護者。 、白不脫如附

Claims (1)

1249241
修正 1 · -種製造-非揮發性記憶體之方法，該方法包含步驟： ()成非揮發性記憶體單元之一第一導電閘；以 及 (2)在忒步驟（1)後，形成該記憶體單元之一導電浮置 閘FG1及FG2 ’及一導電閘CG1及CG2，其中該閘㈤及㈤係 互相絕緣且與該第一導電閘絕緣。 2 ·如申明專利範圍第j項所述之方法，其中該閘CG}係位於 該閘FG1上，該閘CG2係位於該閘FG2上。 3 ·如申请專利範圍第1項所述之方法，其中該第一導電閘 及該閘FG1及FG2位於一半導體基板上且與該基板絕緣； 其中該記憶體單元在該基板上包含二源/汲極區域以 及一通道區域，該通道區域延伸於該閘FG1 &FG2下方之該 二源/汲極區域與該第一導電閘之間。 4·如申請專利範圍第1項所述之方法，其中該第一導電閘 之寬度小於最小微影線寬度。 5.如申請專利範圍第1項所述之方法，其中該第一導電閘 之見度比該閘FG1及FG2中任何一個之寬度還小。 6 ·如申請專利範圍第1項所述之方法，其中形成該第一導 電閘包含步驟： 形成一導電層；以及 蝕刻該導電層； 其中該钱刻步驟包含水平蝕刻以減小該第一導電閘之寬 度。 7 ·如申請專利範圍第1項所述之方法，其中形成該第一導
第35頁 1249241
電閘包含步驟： 修正 ---— 形成一導電層； 該導電層以形成具有側壁之一導電特徵結構； 、”亥側壁材料與其它材料進行反應，以於該側壁上形 成一反應產物；以及 移除該反應產物。 8人!"申清專利範圍第7項所述之方法，其中該反應步驟包 3氧化該導電層材料以於該側壁上形成一氧化層。 :明專利範圍第7項所述之方法，其中在移除該側壁 上之該反應產物後更包含步驟： 氧化該侧壁以於該側壁上形成一介電層，進而使該第 一導電閘與該閘FG1及FG2絕緣。 10·如％申請專利範圍第1項所述之方法，其中該非揮發性記 憶體單元係為一非揮發性記憶體單元陣列的一部分，該陣 列之每一 §己憶體單元具有導電浮置閘FG1及及一第一導 電閘； 其申在該步驟（1)之前，該方法包含步驟： (a) 於一半導體基板形成一或複數個基板隔離區域於 該半導體基板之主動區域之間，每一該基板隔離區域為一 突出於該半導體基板上之介電區域； 其中該步驟（1)更包含： (b) 形成一或複數個第一導線，每一第一導線位於至 少一主動區域上，其中每一第〜導電閘包含一第一導線的 一部分；
1249241
其中該步驟（2)更包含： 上，其Φ ~成層（FG層）於該第一導線及該基板隔離區域 vr & ^ 每一記憶體單元之每一該浮置閘FG1及FG2包含該 FG層的一部分； % — (j)部分移除該1^層’以使該基板隔離區域曝露，且 、母第一導線的至少一部分上移除該FG層。 U ·如申清專利範圍第1 〇項所述之方法，其中該步驟（d )的 ^止與谓測出該基板隔離區域曝露之時間相關。 1 2 ·如申晴專利範圍第11項所述之方法，其中每一基板隔 離區域穿越該記憶體陣列，且每一第一導線穿過複數個基 板隔離區域。 & 13.如申請專利範圍第1〇項所述之方法，其中每一第一導 線的頂端表面是平坦的，但在基板隔離區域之每一第一導 線的底部表面是上下起伏的。 14·如申請專利範圍第10項所述之方法，其中在形成該FG 層前更包含步驟： 形成一介電層於每一第一導線之側壁上，以絕緣該第 一導線與該浮置閘。
1 5 ·如申請專利範圍第1 4項所述之方法’其中每一記憶體 單元更包含二第二導電閘，其與該第一導電閘及該浮置閘 FG1及FG2絕緣，且該方法更包含步驟： (e)在該步驟（d)之後，形成一介電層D1於該FG層上； (f )形成一控制閘多晶矽層於遠介電層D1上，其中每 一第二導電閘包含該控制閘多晶石夕層的一部分；
第37胃 1249241 - ---室莖.93109280 料年▲月f \日 修正 六、申請專利範圍 ~ ^ ( g )部分移除該控制閘多晶矽層與該F G層，以形成該 =置閉、，且自該控制閘多晶矽層為該第二導電閘形成一或 後數個導線，其中每一第二導電閘包含自該控制閘多晶矽 層形成之一導線的一部分。 16.如申請專利範圍第15項所述之方法，其中在步驟（f) 中’該控制閘多晶石夕層形成以具有一部分p 1突出於每一第 一導線上；以及 該步驟（g)包含： (g 1)形成一氮化層於該控制閘多晶矽層上，使該控制 間多晶石夕層的突出部分P1曝露出，而不完全被該氮化層覆 蓋； (g2)至少部分移除該控制閘多晶矽層的突出部分p 1， 以在每一第一導線上之該控制閘多晶矽層中形成一間隙， 其中藉由此移除步驟，該控制閘多晶矽層的一部分仍然被 該氮化層覆蓋； (g3)形成一保護層在相鄰該間隙之該控制閘多晶矽層 上；以及 (g4)對該保護層選擇性地移除至少部分該氮化層及保 護層。 17·如申請專利範圍第16項所述之方法，其中該步驟（gi) 包含： 形成該氮化層於整個該控制閘多晶石夕層上；以及平坦 化該氮化層以曝露該突出部分P1。 18·如申請專利範圍第16項所述之方法，其中該步驟（g3)
第38頁 1249241 ______案號 9310^80 命___ 六、申請專利範圍 包含將該控制閘多晶矽層與另一材料反應以形成該保護 層。 1 9 ·如申請專利範圍第丨8項所述之方法，其中該反應步驟 包含該控制閘多晶矽層的氧化。 2 0 ·如申請專利範圍第1 8項所述之方法，其中該反應步驟 包含該控制閘多晶矽層與一金屬的化學反應，且在該化學 反應後移除未.反應的金屬。 2 1 ·如申請專利範圍第1 6項所述之方法，其中在該步驟 (g4)之後更包含步驟： 移除該保護層以曝露該控制閘多晶矽層之下層表面· 以及 ’ 將該控制閘多晶矽層的曝露表面與一等冤柯 應，以形成一導電層於該控制閘多晶矽層的表面。 22. 如申請專利範圍第21項所述之方法，曰其中該導電声盥 該控制閘多晶矽層相較具有較低的電阻率。 v、 23. 如申請專利範圍第21項所述之方 兮 驟之前更包含步驟： /、中在忒反應步 ^夕層之至少部分側壁 於該控制閘多晶矽層的 〇
形成一介電層於該控制閘多晶 上’其中該導電層係選擇性地形成 曝露表面上’而不形成於該介電層 24·如申請專利範圍第21項所述之方 包含與一金屬之反應。 其中該反應步驟 25. 如申请專利範圍第21項所述之方法，直 該第一導電閘係為一第一導線的一部分
第39頁 其提供第一
1249241 修正 —案號 93109280 ^ ^ L q p a 導申請專利範® ~""— 電，至複數個非揮發性記憶體單元； 二導Ϊ —第二導電閘係為一第二導線的一部分，其提供第 電閘至該複數，個記憶體單元； 記憶^ j : Ρ 1及該導電層沿著該第一導線延伸至該複數個 26如早元’該導電層減低該第二導線之片電阻。 元更勹I明專利範圍第2丨項所述之方法，其中該記憶體單 形忐t含一源/沒極區域於該半導體基板中，且該導電声 27 & ^源/汲極區域上。 曰 性記種積體電路之製造方法，該積體電路包含一非揮發 積體^體，該記憶體包含一非揮發性記憶體單元陣列，該 憶體且路包含一含有該陣列之陣列區域’該陣列之每一記 、有一第一導電閘及具有至少二導電浮置閘FG1及 ’/該方法包含步驟： 包含一 (i 憶體單 制閘多 突出於 (i 制閘多 覆蓋； (i 每一第 ^形成一或複數個第一導線，其中每一第一導電閘 第一導線的一部分； 1_)形成一控制閘多晶矽層於該第一導線上，每一記 70具有至少二第二導電閘，該第二導電閘包含該控 曰 曰曰發層的一部分，該控制閘多晶矽層具有一部分P1 母一第一導線上； )形成一氮化層於該控制閘多晶矽層上’使該控 晶矽層之突出部分p 1曝露出，且不被該氮化層完全 v)部分移除該控制閘多晶矽層的突出部分P1，以在 一導線上之該控制閘多晶矽層中形成一間隙’其中
第40頁 1249241 - ^~號 931DQ9如 厶—月日__— 六、申請專利範圍 "一~^ 一 藉由此移除步驟，該控制閘多晶矽層的一部分仍然被該氮 化層覆蓋； 二 (V )形成一保護層於相鄰該間隙之該控制閘多晶矽層 上，以及 (v i)對該保護層選擇性地移除至少部分之該氮化層及 該控制閘多晶矽層。 28·如申請專利範圍第27項所述之方法，其中每一第二導 電閘為一控制閘。 2 9 ·如申請專利範圍第2 7項所述之方法，其中步驟（i i i )包 含步驟： 形成該氮化層於整個控制閘多晶石夕層上；以及 平坦化該氮化層，以使該突出部分P1曝露出。 30.如申請專利範圍第27項所述之方法，其中步驟（v)包含 將該控制閘多晶石夕層與另/材料反應以形成該保護層。 3 1 ·如申請專利範圍第3 〇項所述之方法，其中該反應步驟 包含該控制閘多晶碎層之氧化。 3 2 ·如申請專利範圍第3 0項所述之方法，其中該反應步驟 包含該控制閘多晶矽層與一金屬的化學反應，且在該化學 反應後移除未反應的金屬。 3 3 ·如申請專利範圍第2 7項所述之方法，其中在該步驟 (v i )之後更包含步驟： 移除該保護層以曝露該控制閘多晶矽層之下層表面； 以及 將該控制閘多晶矽層的曝露表面與一導電材料進行反
修正 1249241 -m _9280 六、申請專利範圍 應以形成一導電層於該控制閘多晶石夕層的表面。 3 4 ·如申請專利範圍第3 3項所述之方法，其中該導電層與 該控制閘多晶石夕層相較具有較低的電阻率。 3 5 ·如申請專利範圍第3 3項所述之方法，其中在該反應步 驟之前更包含步驟： 形成一介電層於該控制閘多晶矽層之至少部分側壁 上’其中5亥^電層係選擇性地形成於該控制閘多晶碎層的 曝露表面，但不形成於該介電層上。 3 6.如申請專利範圍第3 3項所述之方法，其中該反應步驟 包含與一金屬之反應。 ， 3 7 ·如申請專利範圍第3 3項所述之方法，其中： 每一第二導電閘為一第二導線的一部分，其提供第二 導電閘至該複數個記憶體單元； 該部分P1及該導電層沿著該第一導線延伸至該複數個 記憶體單元，該導電層減低該第二導線之片電阻。 3 8·如申請專利範圍第3 3項所述之方法，其中該記憶體單 元更包含一源/汲極區域於該半導體基板中，且該導電層 形成於該源/汲極區域上。 3 9 · —種記憶體單元，包含： 浮置閘FG1及FG2 ;以及 一第一導電閘，用以存取該浮置閘FG1及FG2 ; 其中，該浮置閘FG1及FG2係形成於該第一導電閘之 後，且該第一導電閘的寬度係小於該浮置閘FG1及FG2 中至少一個的寬度。
第42頁 1249241 --— 寒號93109280 _ 舛年4月丨>a 倐不 六、申請專利範圍 40·、如申請專利範圍第39項所述之記憶體單元，其中該第 一導電間之寬度係小於該浮置間FG1及FG2中任何一個的 度。 ’ 41 ·如申請專利範圍第3 9項所述之記憶體單元，更包含·· 二源/汲極區域於半導體基板中；以及 一通道區域延伸於該半導體基板中之該二源/汲極區 域之間； 、、其中’該第一導電閘及該浮置閘FG1及FG2係位於該通 道區域上，該第一導電閘係位於該浮置閘fG1及FG2之間。 42· —種包含一非揮發性記憶體單元之積體電路，該積體 電路係包含： > 一半導體基板； 一第一介電區域於該半導體基板上； 一第一導電閘於該第一介電區域上，該第一導電閘為 該㊂己憶體單元的一部分； 至少二第二介電區域於該半導體基板上； 至少一導電浮置閘分別於該二第二介電區域上，該浮 置閘為記憶體單元的一部分，該二浮置閘分別鄰近該第一 導電閘的二側壁； ° ii電層包έ至少二連續特徵結構，每一特徵結構位 於各別之一浮置閘上，亦位於該第一導電閘各別之一側壁 上； 至少二第二導電閘，每一第二導電閘位於各別之一浮 置閘上及位於該介電層中各別之連續特徵結構上，該介電 第43頁 1249241 修正 —__案號93】η奶sn 六、申請專利範圍 層之各別連續特徵結構亦分隔該第一導電閘與該第二導電 閘，該·第二導電閘為該記憶體單元的一部分。 4 3 ·如申請專利範圍第4 2項所述之積體電路，其中該記憶 體單元更包含第一導電類型之二源/汲極區域於該半導體 基板中’以及第二導電類型之一通道區域該半導體基板 中，該通道區域係延伸於該第一導電閘與介於該二源/汲 極區域間之該二浮置閘的下方。 ， 44·如申請專利範圍第42項所述之積體電路，其中該介電 層包含一氮化碎層。 45·如申請專利範圍第42項所述之積體電路，其中該介電 層包含ΟΝΟ層。 46 ·如申請專利範圍第42項所述之積體電路，其中該記憶 體單元為複數個記憶體單元之一； 其中該半導體基板包含介於該半導體基板主動區域間 之複數個基板隔離區域，每一基板隔離區域為一突出於談 半導體基板上之介電區域； 其中每一記憶體單元包含一第一介電區域於該半導體 基板的主動區域上； 其中該第一導電閘為一第一導線的一部分，該第一導 線穿過複數個基板隔離區域及該第一介電區域，^提供一 第一導電閘至每一記憶體單元； 其中每一記憶體單元包含位於該半導體基板上之二第 二介電區域，以及位於每一第二介電區域之一導電浮置 閘；
ιΓ1249241 ^--1^93109280、申請專利範圍 θ 修正 其中該介電層之备一、皇病& 之〜浮置閘上； β、徵結構位於該記憶體單元 *其中該積體電路包含二 第二導電閘至每一記产辦0 = V線’每一第二導線提供 複數個基板隔離區域：=::，其中每-第二導線穿過 亡，其中該介電層之每一、卓鋅1屺憶體單元之〆浮置閘 單元之一各別浮置閘及一各:g徵結構呈現於每一記憶體 與該第一導線絕緣。 第二導線之間，該第二導線 〇·如申請專利範圍第釗 :記憶體單元為在一記憶體陣列積一體電路，其中該複數 憶體陣列ί有複數個列的非揮發性;;體單元，該記 其中每一記憶體單元包含位於誃本 70 , 上之一第一介電區域； 體基板主動區域 其中該第一導線為複數個第一導線之一，々一榮一道 、、友穿過複數個基板隔離區域及至少一母一 -介電區.域，且提供一第一導電；至;己憶體單元；：第 元之每-記憶體單元；“問至邊至少-列記憶體單 $中每一記憶體單元包含在該半導體基板上之至少二 電區域，以及在該各別第二介電區域少二 電净置閘； ^中該介電層之該連續特徵結構為該介電層之複數個 列；Ϊ徵結構之一’其中每一連續特徵結構位於該至少-歹J兄憶體單元之每一記憶體單元的各別一浮置問上· 其中該第二導線為複數個第二導線之1^ 一第二 第45頁 案號 93109280
線於該至少一列記憶體單元中提供一第二導電閘至每一記 憶體單元，其中每一第二，線穿過複數個基板隔離區域， 且位於該至少一列記憶體單元之每一記憶體單元的浮置閘 之一上，其中對每一第二導線而言，該介電層之一對應的 連續特徵結構呈現於a亥苐一 線與被該第二導線覆苗於上 之該浮置閘之間，該第二導線與該對應第一導線絕$ 48· —種包含一非揮發性記憶體之積體電路，包含/ 一半導體基板； 1249241 六、申請專利範圍 複數個基板隔離區域位於該半導體基板上，且介於兮 半導體基板的主動區域之間，每一基板隔離區域為一突出/ 於該半導體基板上之介電區域； ' 複數個第一導線，每一第一導線位於至少一主動區域 上，其中該非揮發性記憶體包含複數個非 :丄每-記憶體單元包含一第一導電閉1第;_導己= ί 一 ΐ :導、線的—部分，每―第—導線與該半導體基板絕 赭π 2 i該第一導線之頂端表面為平坦的，但在該基板隔 離區域^之該第一導線的底部表面為上下起伏的； 71免層位於每一第一導線的二相對側壁上； ^入ί ΐ苐一導線的每一側壁上，複數個導電浮置閘毗連 =二；9二於該第一導線之各別側壁上，該浮置閘與該第一 n-純f二半導體基板絕緣，每一浮置閘延伸於相鄰的基板 隔離區域之間；以及 別 閘 々第—導線的每一側壁上，一第二導線位於該各 斤置甲]上，每一第二導線與對應第一導線及下方的浮置
第46頁 1249241 _案號93109280 年名月f少a__ 六、申請專利範圍 絕緣，每一記憶體單元包含二浮置閘及二第二導電閘，該 第二導電閘係由各別之二第二導線所提供。 49.如申請專利範圍第48項所述之積體電路，其中該記憶 體包含一陣冽區域，該陣列區域包含該記憶體單元之一陣 列，且每一基板隔離區域穿越整個陣列區域。
1249241 案號 93109280 修正 式 圖 t X 220
P丨 120 '2。满_LW 画
130 P-匼雠S 國(□ 2画)
TJ刀 OX 810 第 頁
TW093109280A 2003-07-30 2004-04-02 Nonvolatile memory cell with multiple floating gates formed after the select gate TWI249241B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US10/631,941 US7169667B2 (en) 2003-07-30 2003-07-30 Nonvolatile memory cell with multiple floating gates formed after the select gate

Publications (2)

Publication Number Publication Date
TW200505008A TW200505008A (en) 2005-02-01
TWI249241B true TWI249241B (en) 2006-02-11

Family

ID=34104228

Family Applications (1)

Application Number Title Priority Date Filing Date
TW093109280A TWI249241B (en) 2003-07-30 2004-04-02 Nonvolatile memory cell with multiple floating gates formed after the select gate

Country Status (2)

Country Link
US (4) US7169667B2 (zh)
TW (1) TWI249241B (zh)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU2003242901A1 (en) * 2002-06-20 2004-01-06 Koninklijke Philips Electronics N.V. Conductive spacers extended floating gates
KR100526478B1 (ko) * 2003-12-31 2005-11-08 동부아남반도체 주식회사 반도체 소자 및 그 제조방법
US20060007732A1 (en) * 2004-07-06 2006-01-12 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for operating same
US7120059B2 (en) * 2004-07-06 2006-10-10 Macronix International Co., Ltd. Memory array including multiple-gate charge trapping non-volatile cells
US7209386B2 (en) * 2004-07-06 2007-04-24 Macronix International Co., Ltd. Charge trapping non-volatile memory and method for gate-by-gate erase for same
US7387932B2 (en) 2004-07-06 2008-06-17 Macronix International Co., Ltd. Method for manufacturing a multiple-gate charge trapping non-volatile memory
US20060131633A1 (en) * 2004-12-21 2006-06-22 Micron Technology, Inc. Integrated two device non-volatile memory
US7315474B2 (en) * 2005-01-03 2008-01-01 Macronix International Co., Ltd Non-volatile memory cells, memory arrays including the same and methods of operating cells and arrays
US7473589B2 (en) * 2005-12-09 2009-01-06 Macronix International Co., Ltd. Stacked thin film transistor, non-volatile memory devices and methods for fabricating the same
US8482052B2 (en) 2005-01-03 2013-07-09 Macronix International Co., Ltd. Silicon on insulator and thin film transistor bandgap engineered split gate memory
KR100645196B1 (ko) * 2005-03-10 2006-11-10 주식회사 하이닉스반도체 플래시 메모리 소자의 게이트 형성 방법
US7158420B2 (en) 2005-04-29 2007-01-02 Macronix International Co., Ltd. Inversion bit line, charge trapping non-volatile memory and method of operating same
US7547599B2 (en) * 2005-05-26 2009-06-16 Micron Technology, Inc. Multi-state memory cell
US7763927B2 (en) * 2005-12-15 2010-07-27 Macronix International Co., Ltd. Non-volatile memory device having a nitride-oxide dielectric layer
KR100683402B1 (ko) * 2005-11-15 2007-02-15 동부일렉트로닉스 주식회사 반도체 소자의 컨택 홀 형성 방법 및 그 구조
US7907450B2 (en) * 2006-05-08 2011-03-15 Macronix International Co., Ltd. Methods and apparatus for implementing bit-by-bit erase of a flash memory device
US7811890B2 (en) 2006-10-11 2010-10-12 Macronix International Co., Ltd. Vertical channel transistor structure and manufacturing method thereof
US8772858B2 (en) * 2006-10-11 2014-07-08 Macronix International Co., Ltd. Vertical channel memory and manufacturing method thereof and operating method using the same
US7535758B2 (en) * 2007-02-06 2009-05-19 Maxim Integrated Products, Inc. One or multiple-times programmable device
US7719359B1 (en) 2007-07-31 2010-05-18 Maxim Integrated Products, Inc. Low noise variable gain amplifier
US20090039414A1 (en) * 2007-08-09 2009-02-12 Macronix International Co., Ltd. Charge trapping memory cell with high speed erase
US20090048388A1 (en) * 2007-08-16 2009-02-19 Elia Andri E Wear resistant toughened and reinforced polyacetal compositions
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8526254B2 (en) * 2008-04-03 2013-09-03 Sidense Corp. Test cells for an unprogrammed OTP memory array
JP5304536B2 (ja) * 2009-08-24 2013-10-02 ソニー株式会社 半導体装置
TWI460827B (zh) * 2010-03-31 2014-11-11 Taiwan Memory Company 快閃記憶體之製作方法
JP5570953B2 (ja) 2010-11-18 2014-08-13 株式会社東芝 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US20150050788A1 (en) * 2011-02-15 2015-02-19 Contour Semiconductor, Inc. Current steering element formation for memory arrays
US9240405B2 (en) 2011-04-19 2016-01-19 Macronix International Co., Ltd. Memory with off-chip controller
TWI462235B (zh) * 2011-07-29 2014-11-21 Inotera Memories Inc 用於提升資料讀寫可靠度的ｎａｎｄ型快閃記憶體
US8963228B2 (en) * 2013-04-18 2015-02-24 International Business Machines Corporation Non-volatile memory device integrated with CMOS SOI FET on a single chip
US9659953B2 (en) * 2014-07-07 2017-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. HKMG high voltage CMOS for embedded non-volatile memory
US9437603B2 (en) * 2014-10-10 2016-09-06 Taiwan Semiconductor Manufacturing Co., Ltd. Wing-type projection between neighboring access transistors in memory devices
TWI594420B (zh) * 2015-01-13 2017-08-01 Xinnova Tech Ltd Non-volatile memory components and methods of making the same
KR102300122B1 (ko) * 2015-02-17 2021-09-09 에스케이하이닉스 주식회사 전하 트랩 불휘발성 메모리소자 및 그 제조방법과, 전하 트랩 불휘발성 메모리소자의 동작방법
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
US10892266B2 (en) 2016-01-19 2021-01-12 Ememory Technology Inc. Nonvolatile memory structure and array
CN107342288B (zh) * 2016-04-29 2020-08-04 硅存储技术公司 分裂栅型双位非易失性存储器单元
KR102419646B1 (ko) 2017-12-22 2022-07-11 삼성전자주식회사 크로스 커플 구조를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
CN109935592B (zh) * 2019-04-16 2023-12-01 上海格易电子有限公司 一种存储器及其制备方法

Family Cites Families (67)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US197888A (en) * 1877-12-04 Improvement in instruments for binding grain
US4701776A (en) 1983-08-29 1987-10-20 Seeq Technology, Inc. MOS floating gate memory cell and process for fabricating same
US6261856B1 (en) 1987-09-16 2001-07-17 Semiconductor Energy Laboratory Co., Ltd. Method and system of laser processing
US5844842A (en) 1989-02-06 1998-12-01 Hitachi, Ltd. Nonvolatile semiconductor memory device
DE69231356T2 (de) 1992-01-22 2000-12-28 Macronix Int Co Ltd Nichtflüchtige Speicherzelle und Anordnungsarchitektur
US5424979A (en) 1992-10-02 1995-06-13 Matsushita Electric Industrial Co., Ltd. Non-volatile memory cell
JPH06120515A (ja) 1992-10-09 1994-04-28 Oki Electric Ind Co Ltd 半導体不揮発性メモリのデータ書き込み及びデータ消去方法
US5910912A (en) 1992-10-30 1999-06-08 International Business Machines Corporation Flash EEPROM with dual-sidewall gate
US5408115A (en) 1994-04-04 1995-04-18 Motorola Inc. Self-aligned, split-gate EEPROM device
US5705415A (en) 1994-10-04 1998-01-06 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
US5445983A (en) 1994-10-11 1995-08-29 United Microelectronics Corporation Method of manufacturing EEPROM memory device with a select gate
KR0144895B1 (ko) 1995-04-27 1998-07-01 김광호 불휘발성 기억장치의 제조방법
US6162682A (en) 1995-09-29 2000-12-19 Cypress Semiconductor Corporation Structure and process for a gouge-free stacked non-volatile memory cell with select gate
US5668757A (en) 1996-03-18 1997-09-16 Jeng; Ching-Shi Scalable flash eeprom memory cell and array
US6057575A (en) 1996-03-18 2000-05-02 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5912843A (en) 1996-03-18 1999-06-15 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell, method of manufacturing and operation thereof
US5856943A (en) 1996-03-18 1999-01-05 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell and array
JP3075211B2 (ja) 1996-07-30 2000-08-14 日本電気株式会社 半導体装置およびその製造方法
JP3363046B2 (ja) 1997-01-08 2003-01-07 株式会社東芝 プロセス裕度計算方法
JPH10256400A (ja) 1997-03-10 1998-09-25 Mitsubishi Electric Corp 不揮発性半導体記憶装置
KR100206985B1 (ko) 1997-03-14 1999-07-01 구본준 플래시 메모리 소자 및 그 제조방법
JP3586072B2 (ja) 1997-07-10 2004-11-10 株式会社東芝 不揮発性半導体記憶装置
US6768165B1 (en) 1997-08-01 2004-07-27 Saifun Semiconductors Ltd. Two bit non-volatile electrically erasable and programmable semiconductor memory cell utilizing asymmetrical charge trapping
US6040216A (en) 1997-08-11 2000-03-21 Mosel Vitelic, Inc. Method (and device) for producing tunnel silicon oxynitride layer
US6134144A (en) 1997-09-19 2000-10-17 Integrated Memory Technologies, Inc. Flash memory array
US5918124A (en) 1997-10-06 1999-06-29 Vanguard International Semiconductor Corporation Fabrication process for a novel multi-storage EEPROM cell
US6486023B1 (en) 1997-10-31 2002-11-26 Texas Instruments Incorporated Memory device with surface-channel peripheral transistor
JP3378879B2 (ja) 1997-12-10 2003-02-17 松下電器産業株式会社 不揮発性半導体記憶装置及びその駆動方法
JP3332152B2 (ja) 1998-02-18 2002-10-07 日本電気株式会社 不揮発性半導体記憶装置
JP3488692B2 (ja) 1998-03-25 2004-01-19 コリア アドバンスト インスティテュート オブ サイエンス アンド テクノロジー 真空電界トランジスタ
US6200856B1 (en) 1998-03-25 2001-03-13 Winbond Electronics Corporation Method of fabricating self-aligned stacked gate flash memory cell
KR100295149B1 (ko) 1998-03-26 2001-07-12 윤종용 셀프-얼라인소오스공정을이용하는비휘발성메모리장치의제조방법
US6261903B1 (en) 1998-05-14 2001-07-17 Mosel Vitelic, Inc. Floating gate method and device
US6130129A (en) 1998-07-09 2000-10-10 Winbond Electronics Corp. Method of making self-aligned stacked gate flush memory with high control gate to floating gate coupling ratio
TW396549B (en) 1998-12-19 2000-07-01 United Microelectronics Corp The flash memory's manufacturing methods
US6091104A (en) 1999-03-24 2000-07-18 Chen; Chiou-Feng Flash memory cell with self-aligned gates and fabrication process
TW407381B (en) 1999-03-01 2000-10-01 United Microelectronics Corp Manufacture of the flash memory cell
US6133098A (en) 1999-05-17 2000-10-17 Halo Lsi Design & Device Technology, Inc. Process for making and programming and operating a dual-bit multi-level ballistic flash memory
US6228695B1 (en) 1999-05-27 2001-05-08 Taiwan Semiconductor Manufacturing Company Method to fabricate split-gate with self-aligned source and self-aligned floating gate to control gate
US6151248A (en) 1999-06-30 2000-11-21 Sandisk Corporation Dual floating gate EEPROM cell array with steering gates shared by adjacent cells
US6103573A (en) 1999-06-30 2000-08-15 Sandisk Corporation Processing techniques for making a dual floating gate EEPROM cell array
JP5014543B2 (ja) 1999-07-29 2012-08-29 エヌエックスピー ビー ヴィ 半導体装置
US6388293B1 (en) 1999-10-12 2002-05-14 Halo Lsi Design & Device Technology, Inc. Nonvolatile memory cell, operating method of the same and nonvolatile memory array
US6218689B1 (en) 1999-08-06 2001-04-17 Advanced Micro Devices, Inc. Method for providing a dopant level for polysilicon for flash memory devices
US6541829B2 (en) 1999-12-03 2003-04-01 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US6518618B1 (en) 1999-12-03 2003-02-11 Intel Corporation Integrated memory cell and method of fabrication
US6642103B2 (en) 2000-03-08 2003-11-04 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing the same
US6232185B1 (en) 2000-05-15 2001-05-15 Integrated Memory Technologies, Inc. Method of making a floating gate memory cell
US6436764B1 (en) 2000-06-08 2002-08-20 United Microelectronics Corp. Method for manufacturing a flash memory with split gate cells
US6414872B1 (en) 2000-06-21 2002-07-02 National Semiconductor Corporation Compact non-volatile memory device and memory array
US6355524B1 (en) 2000-08-15 2002-03-12 Mosel Vitelic, Inc. Nonvolatile memory structures and fabrication methods
US6468865B1 (en) 2000-11-28 2002-10-22 Advanced Micro Devices, Inc. Method of simultaneous formation of bitline isolation and periphery oxide
JP3922341B2 (ja) 2001-01-11 2007-05-30 セイコーエプソン株式会社 不揮発性メモリトランジスタを有する半導体装置の製造方法
KR100437470B1 (ko) 2001-01-31 2004-06-23 삼성전자주식회사 플래쉬 메모리 셀을 갖는 반도체 장치 및 그 제조 방법
US6566282B2 (en) 2001-06-21 2003-05-20 United Microelectronics Corp. Method of forming a silicon oxide layer
US6696742B2 (en) * 2001-10-16 2004-02-24 Infineon Technologies Ag Semiconductor memory device
US6541324B1 (en) 2001-11-02 2003-04-01 Silicon Storage Technology, Inc. Method of forming a semiconductor array of floating gate memory cells having strap regions and a peripheral logic device region
US6621115B2 (en) 2001-11-06 2003-09-16 Integrated Memory Technologies, Inc. Scalable flash EEPROM memory cell with floating gate spacer wrapped by control gate
KR100423075B1 (ko) 2001-12-19 2004-03-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US6724029B2 (en) * 2002-02-21 2004-04-20 International Business Machines Corporation Twin-cell flash memory structure and method
US6566196B1 (en) 2002-05-15 2003-05-20 Mosel Vitelic, Inc. Sidewall protection in fabrication of integrated circuits
US6826080B2 (en) 2002-05-24 2004-11-30 Nexflash Technologies, Inc. Virtual ground nonvolatile semiconductor memory array architecture and integrated circuit structure therefor
US20040004863A1 (en) 2002-07-05 2004-01-08 Chih-Hsin Wang Nonvolatile electrically alterable memory device and array made thereby
US6747310B2 (en) * 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US6855598B2 (en) * 2003-03-13 2005-02-15 Powerchip Semiconductor Corp. Flash memory cell including two floating gates and an erasing gate
US6635533B1 (en) 2003-03-27 2003-10-21 Powerchip Semiconductor Corp. Method of fabricating flash memory
US6951782B2 (en) * 2003-07-30 2005-10-04 Promos Technologies, Inc. Nonvolatile memory cell with multiple floating gates formed after the select gate and having upward protrusions

Also Published As

Publication number Publication date
US20050180217A1 (en) 2005-08-18
TW200505008A (en) 2005-02-01
US7230295B2 (en) 2007-06-12
US7326992B2 (en) 2008-02-05
US7018895B2 (en) 2006-03-28
US20070007575A1 (en) 2007-01-11
US7169667B2 (en) 2007-01-30
US20050026365A1 (en) 2005-02-03
US20050174851A1 (en) 2005-08-11

Similar Documents

Publication Publication Date Title
TWI249241B (en) Nonvolatile memory cell with multiple floating gates formed after the select gate
JP4276510B2 (ja) 半導体記憶装置とその製造方法
TW569437B (en) Nonvolatile memory structures and fabrication methods
TWI284978B (en) Array of nonvolatile memory cells wherein each cell has two conductive floating gates
JP5220983B2 (ja) 自己整列スプリットゲート型の不揮発性半導体メモリ素子、及びその製造方法
US6953965B2 (en) Semiconductor device with source line and fabrication method thereof
TW494573B (en) Non-volatile memory device having a metal-oxide-nitride-oxide-semiconductor gate structure and fabrication method thereof
TWI277199B (en) Semiconductor device and manufacturing method therefor
TWI227544B (en) Nonvolatile memories and methods of fabrication
TWI245424B (en) Fabrication of conductive lines interconnecting conductive gates in non-volatile memories, and non-volatile memory structures
TWI247419B (en) Fabrication of gate dielectric in nonvolatile memories in which a memory cell has multiple floating gates
TWI259468B (en) Nonvolatile memory cells with buried channel transistors
TWI242264B (en) Nonvolatile memories with a floating gate having an upward protrusion
TW200901483A (en) Electronic device including channel regions lying at different elevations and processes of forming the same
US6888193B2 (en) Split gate flash memory and formation method thereof
JP3362970B2 (ja) 不揮発性半導体記憶装置及びその製造方法
TWI242266B (en) Method of making an EEPROM structure
TWI245374B (en) Fabrication of conductive lines interconnecting first conductive gates in nonvolatile memories having second conductive gates provided by conductive gate lines wherein the adjacent conductive gate lines for the adjacent columns are spaced from each other
TWI240382B (en) Nonvolatile memory with pedestals
US6251727B1 (en) Method of making select gate self-aligned to floating for split gate flash memory structure
JP3762584B2 (ja) 半導体集積回路装置
JP2003203995A (ja) マスクロムの製造方法
TWI247390B (en) Nonvolatile memories and methods of fabrication
JP2009239028A (ja) 半導体記憶装置及びその製造方法
TWI240996B (en) Fabrication of dielectric for a nonvolatile memory cell having multiple floating gates

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees