TWI244656B - Data input unit of synchronous semiconductor memory device, and data input method using the same - Google Patents

Description

1244656 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種同步半導體記憶體裝置之資料輸入 單元具組而5，係關於一種能夠以高頻率運作之同步半 導體記憶體裝置之資料輸入單元及資料輸入方法。 【先前技術】 為了增加動態隨機存取記憶體的操作速度，已發展出同 步於一外部系統時脈之同步動態隨機存取記憶體 (Synchronous Dynamic Random Access Memory :下文中直 接稱為「SDRAM」）。 為了進一步改良資料處理速度，已發展出Rambus dram 及雙倍資料速率（下文中直接稱為「Ddr」）SDRAM，用 於以同步於一系統時脈之上升邊沿和下降邊沿方式來執 行資料處理。 在DDR SDRAM中，會使用一來源同步介面以高速傳輸 資料。這表示輸入資料/輸出同步於一資料選擇信號（通常 稱為「DQS」），而資料選擇信號係與來自一資料來源之資 料一起產生。 圖1顯示習知同步半導體記憶體裝置之資料輸入單元。 該習知資料輸入單元包括：一 DQS緩衝器1〇，用於緩 衝處理一資料選通信號DQS ; — DIN緩衝區20，用於緩衝 處理輸入資料DIN ; —第一鎖存器30，用於鎖存該輸入資 料DIN以響應該:DQS的上升邊沿ds4 ; —第二鎖存器4〇，用 於鎖存該輸入資料DIN以響應該DQS的下降邊沿dsf4; 一第 90106.doc -6 - 1244656 三鎖存器50，用於鎖存該第一鎖存器30中所鎖存的輸入資 料DIN，以響應該DQS的下降邊沿dsf4 ;以及一全域輸入/ 輸出信號產生器6〇，其被啟用以響應一選通時脈，用於產 生一全域輸入/輸出信號以響應該第二鎖存器4〇及該第三 鎖存杂50中所鎖存的輸入資料DIN。 在寫入作業期間，一第一輸入資料被鎖存該第一鎖存器 30中’以響應該dqs的上升邊沿dsr4。一第二輸入資料被 儲存該第二鎖存器40中，以響應該DQS的下降邊沿dsf4， 同時，該第一鎖存器30中鎖存的該第一輸入資料被儲存在 該第三鎖存器50中，以響應該DQS的下降邊沿dsf4。 將該第三鎖存器50中鎖存的該第一輸入資料及該第二 鎖存器40中鎖存的第二輸入資料傳送至該全域輸入/輸出 信號產生器60，以響應該選通時脈，並且該全域輸入/輸出 信號產生器60產生一全域輸入/輸出信號gi〇。 因此，按二調整輸入資料，以響應該DQS的下降邊沿 dsf4 〇 另一方面，根據JEDEC標準，對第一DQS鎖存轉變（tDQSS) 的寫入命令值在0.75*tCK至1.25*tCK範圍内。據此，該DQS 的下降邊沿dsf4也是在0.75*tCK至1.25*tCK範圍内，因 此，該DQS之下降邊沿dsf4的邊界s〇 5*tCK。下文將參考 圖2來說明。 在圖2中，當tDQSS為0.75*tCK時會鎖定一資料，當 tDQSS為1.25*tCK時會鎖定一資料，並且圖中還描繪出一 選通時脈。 90106.doc 1244656 如圖2所示’資料應同步於該選通時脈，有效資料已存 在又時間間隔為1〇*tCK(輸入該DQs之下降邊沿dsf4信號 的週期）-0·5 *tCK(從以〇.5*tCK之時差輸入該DQS之下降 邊心dSf4信號後，介於可鎖存該DQS之下降邊沿dsf4信號之 時間的時差）=05*tCK。當該選通時脈落於有效資料永遠 存在之時間間隔的正中間時，就會出現同步於該選通時脈 之貝料的最大邊界，並且，在此情況下，最大邊界為〇·25 *tCK 〇

則文說明一般作業的執行方式。在窝入作業之資料輸入 疋成時’在一寫入;DQS後同步時間0.4〜0.6 *tCK(Write DQS

Postamble Time) tWPST之後，該DQS應回到一高阻抗狀態

Hi-Z。然而，如果由於該DQS振鈴（dnging)產生而導致產 生額外的非期望脈衝，則會發生錯誤的寫入作業。 ^tDQSS 為 0.75*tCK 時，會在 0.4 〜0.6 *tCK 之 tWPST後 (即’在第二個DQS之後）產生DQS振鈐，如圖3所示。正常 會對齊第一輸入資料及第二輸入資料，以響應該正常的下 降邊沿dsf4信號。然而，當由於DQS振鈐導致最新產生的 DQS短時脈衝波干擾信號（DQS glitch signal)，進而導致内 部產生額外的上升邊沿dsr*4及下降邊沿dsf4時，第三輸入 資料及第四輸入資料就會變成未知的新值，以響應該額外 下降邊沿dsf4。結果，在產生該選通時脈信號之前，會對 齊該未知資料以響應該額外下降邊沿信號dsf4。於是，可 能會產生錯誤的全域輸入/輸出信號GIO。 為了防止這項錯誤’應在產生該額外下降邊沿作·號d s f 4 90l06.doc 1244656 之前先供應該選通時脈信號，因而應將正確資料傳送至該 全域輸入/輸出信號產生器60。 /列如，由於介於該選通時脈信號與最後產生之DQS信號 U tDQSS值為〇.75*tCK時的DQs信號）之間的時間間隔為 5 tCK因此，只有滿足下列條件之頻率才不會發生錯 誤 〇.75*tCKs〇.4*tCK(tWPS 丁的最小值，範圍為〇4*tCK 至 CK)+ rP W(振鈐仏號的脈衝寬度，該脈衝寬度是直到 由於j DQS的下降邊沿信號而產生下降邊沿信號七以而導 致該振鈐信號下降之時間）。如果rpw值為4〇〇ps，則時脈 脈衝tCK的週期應大於14ns，才能防止錯誤。 因此，在習知電路中，因為介於該選通時脈信號與響應 該下降邊沿信號dsf4所鎖存之資料之間的邊界太小，所以 無法以高頻率來執行寫入作業，並且在此情況下，當DQS 仏號中產生振鈴信號時，會發生窝入作業錯誤。 【發明内容】 因此，本發明是針對一種同步半導體記憶體裝置之資料 輸入單元及資料輸入方法，用於產生每隔兩個時脈而非每 個時脈同步於選通信號的下降邊沿信號dsf4。 本發明還針對一種同步半導體記憶體裝置之資料輸入 早兀及資料輸入方法，其能夠藉由啟動一組塊來以高頻率 執行一正常寫入作業，該組塊會直到在輸入一寫入命人之 後過了 tWPST + rPW才對齊一 DQS。 根據本發明一項觀點，本發明提供一種同步、 /卞夺隨s己憶 把裝置之資料輸入單元，其包括··用於在一欲輸入之资 9〇 106.doc 1244656 選通信號DQS之一上升邊沿和一下降邊沿產生一上升邊沿 信號和一下降邊沿信號之構件；用於每當產生兩個下降邊 沿信號時產生一第一下降邊沿信號之構件；一資料轉換構 件，用於將輸入資料分割成四個資料，並且鎖存該等四個 分割之資料以響應該上升邊沿信號及該下降邊沿信號，並 且接著再次鎖存該等四個分割之資料以響應該第二下降 邊沿信號；以及一全域輸入/輸出信號產生器，用於將資料 從該資料轉換構件傳輸至一全域輸入/輸出線，以響應一選 通時脈。 該資料轉換構件包括：一第一鎖存器，用於鎖存輸入資 料以響應該上升邊沿信號；一第一鎖存器群組，其包含一 第二鎖存器及一第三鎖存器，用於分別鎖存該第一鎖存器 所鎖存的輸入資料及新輸入資料，以響應該下降邊沿信 號；一第二鎖存器群組，其包含一第四鎖存器、一第五鎖 存器及一第六鎖存器，用於分別鎖存該第二鎖存器所鎖存 的輸入資料、該第三鎖存器所鎖存的輸入資料及新輸入資 料，以響應該上升邊沿信號；一第三鎖存器群組，其包含 一第七鎖存器、一第八鎖存器、一第九鎖存器及一第十鎖 存器，用於分別鎖存該第四鎖存器所鎖存的輸入資料、該 第五鎖存器所鎖存的輸入資料、該第六鎖存器所鎖存的輸 入資料及新輸入資料，以響應該下降邊沿信號；一第四鎖 存器群組，其包含一第十一鎖存器、一第十二鎖存器、一 第十三鎖存器及一第十四鎖存器，用於分別鎖存該第七鎖 存器所鎖存的輸入資料、該第八鎖存器所鎖存的輸入資 90106.doc -10 - 1244656 料、該第九鎖存哭戶斤蚀士 t ^ 身存。。戶斤鎖存的輸入資料、該第十鎖存器所錦 存的輸入資料及新輸 ^ 口 貝行以響應孩罘二下降邊沿信 號。 σ 【實施方式】 現在將參考附w來詳細說明本發明的較佳具體實施例。 圖4顯示根據本發明之同步半導體記憶體裝置之資料輸 入單元的方塊圖，並且將參考圖5來說明其運作。 假設在發送長度（bumlength)等於4時執行寫入作業，則 會將來自- DIN緩衝區4〇〇的一第一資料鎖存在鎖存器^ 中以θ應來自- DQS接收器200的上升邊沿信號dsr4。 當從孩DQS接收器200產生一下降邊沿信號祕時，會將 該鎖存器1中鎖存的該第-資料傳送至鎖存器2a，並且；時 將H料鎖存在鎖存器财。另夕卜當再次供應該下 降邊沿信號dSf4時，則會將該鎖存器2a巾鎖存的該第一資 料及該鎖存器2b中鎖存的該第二資料分別傳送至鎖存器& 及鎖存器3b’並且將—第三資料鎖存在鎖存器认鎖存器 3c中。 接著，當產生該下降邊沿信號dsf4時，則會將該鎖存器 3a中鎖存的該第—資料、該鎖存器％中鎖存的該第二資料 及該鎖存器3c中鎖存的該第三資料分別傳送至鎖存器4&、 鎖存器4b及鎖存器心，將該鎖存器！中鎖存的該第一資料傳 U 土鎖存益 2，並且將一第四資料鎖存在鎖存器w中。 然後，從DQS分割器300產生一第二下降邊沿信號 2nE>Sf4’將鎖存器4a、鎖存器4b、鎖存器4c及鎖存器4d中 90106.doc 1244656 鎖存的個別資料分別傳送至鎖存器5a、鎖存器5b、鎖存器 5c及鎖存器5d，並且將鎖存器5a、鎖存器5b、鎖存器5c及 鎖存器5d各自鎖存的資料都傳送至一全域輸入/輸出信號 產生器500,以響應一選通信號。也就是說，會配合圖5所 示之 algnDinrO(l)、algnDinfO(2)、algnDinrl (3)及 algnDinfl(4)， 將資料DIN排列至鎖存器中。 可藉由一寫入命令來產生該第二下降邊沿信號2nDsf4。 即，會藉由一命令解碼器100來產生一指示寫入命令的一 寫入脈衝信號wtp，以響應一從外部輸入的寫入命令。在 產生兩次DQS脈衝（即，在啟動該寫入脈衝信號wtp後供應 兩次該下降邊沿信號dsf4)後，會立即產生該第二下降邊沿 信號2nDsf4。假設輸入DQS振鈴（如圖5所示），則會在 0.75 *tCK + 1.5 *tCK + 0.4 *tCK + rPW = 2·65 *tCK + 400ps 時 間内產生該第二下降邊沿信號2nDsf4,其中0.75*tCK是 tDQSS 的最小值，1.5 *tCK 是兩個常規DQS脈衝 dsr4-dsf4-dsr4-dsf4的寬度，0.4*tCKtWPST值，並且假設 400ps是振鈴信號脈衝寬度rPW值。因此，當響應該第二下 降邊沿信號2nDsf4而將鎖存器4a、鎖存器4b、鎖存器4c及 鎖存器4d中鎖存的個別資料分別傳送至鎖存器5a、鎖存器 5b、鎖存器5c及鎖存器5d時，即使會由於DQS振鈴而產生 額外的該下降邊沿信號dsf4，同步於該選通時脈的資料仍 然變成具有兩個時脈週期的常規資料。 再者，只有在2.65 *tCK + 400ps時間内產生該第二下降 邊沿信號2nDsf4之情況下才不會發生寫入作業錯誤，這 90106.doc -12 - 1244656 表示會在2·65 *tCK + 400ps時間内產生及傳輸一用於控制 該DQS分割器3 00的信號。如果從外部輸入的寫入命令到將 該寫入脈衝信號wtp傳送至該DQS分割器300的時間間隔為 4ns，則可操作頻率為1.36ns，即，tCk = 735 Mhz。 請參閱本發明的資料對齊邊界，由於會每隔兩個時脈提 供該第二下降邊沿信號2nDsf4，所以鎖存器5a、鎖存器5b、 鎖存為5c及鎖存器5d只具有由於tDQSS值導致的差異，如 圖6所示。由於有效資料永遠存在之時間間隔為 1.5*tCK，所以當在所鎖存之資料存在之時間間隔的正中間 提供該選通時脈時，最大資料對齊邊界0.75 *tCK。 可在該DQS接收器200中產生前文提及之dqs的上升邊 沿信號dsr4及/或下降邊沿信號dsf4，或可連同該dqs分判 器3 00中的該第二下降邊沿信號2nDsf4—起產生。可使用電 晶體及邏輯元件用各種方法來建構該DQS分割器3〇〇。 根據本發明，能夠將DDR II SDRAM中可運用的4位元自 由擴取方式應用在DDR SDRAM。另外，由於會每隔兩個 時脈變更同步於選通時脈的資料，因而由於〇25 *tCK至 0.75 *tCK時間的tDQSS而能夠擴大資料對齊邊界，即，是 習知方法的三倍，並且徹底防止因DQS振鈐造成的寫入作 業錯誤。 雖然本發明已參考其目前較佳具體實施例進行說明，熟 知技藝人士應知道可進行各種變更及修改，而不會脫離本 發明及隨附申請專利範圍的精神與範轉。 【圖式簡單說明】 90106.doc 1244656 下文中的說明書將配合附圖解說本發明的前述觀點及 其他功能，其中： 圖1顯示習知同步半導體記憶體裝置之資料輸入單元的 方塊圖； 圖2顯示用於解說一資料邊界的時序圖； 圖3顯示用於解說習知同步半導體記憶體裝置之資料輸 入單元問題的時序圖；

圖4顯根據本發明之同步半導體記憶體裝置之資料輸 入單元的方塊圖；以及 圖及圖6 _不用於解說圖4所示之資料輸入單元運作的 時序圖。 【圖式代表符號說明】 10 2〇, 4〇〇 30 50 60, 5〇〇 1〇〇 2〇〇 3〇〇 ，2a，2b，3a，3b，3c，4a， 4b’4e，4d，5a，5b，5c，5d DQS緩衝器 DIN緩衝區 第一鎖存器 第二鎖存器 第三鎖存器 全域輸入/輸出信號產生器 命令解碼器 DQS接收器 DQS分割器 鎖存器

90106.doc -14-

Claims (1)

1244656 拾、申請專利範圍·· 1 · 一種同步半導體記憶體裝置之資料輸入單元，包括： 用於在一欲輸入之資料選通信號DQS之一上升邊沿和 一下降邊沿產生一上升邊沿信號和一下降邊沿信號之構 件； 用於每當產生兩個下降邊沿信號時產生一第一下降邊 沿信號之構件； 一資料轉換構件，用於將輸入資料分割成四個資料， 並且鎖存該等四個分割之資料以響應該上升邊沿信號及 該下降邊沿信號，並且接著再次鎖存該等四個分割之資 料以響應該第二下降邊沿信號；以及 一全域輸入/輸出信號產生器，用於將資料從該資料轉 換構件傳輸至一全域輸入/輸出線，以響應一選通時脈。 2·如申請專利範圍第丨項之同步半導體記憶體裝置之資料 輸入單元，其中該資料轉換構件包括： 一第一鎖存器，用於鎖存輸入資料以響應該上升邊沿 信號； 第鎖存益群組，其包含一第二鎖存器及一第三鎖 存器，用於分別鎖存該第一鎖存器所鎖存的輸入資料及 新輸入資料，以響應該下降邊沿信號； -弟-鎖存器群組’其包含—第四鎖存器、一第五鎖 存器及一第六鎖存器，用於分別鎖存該第二鎖存器所鎖 存的輸入資料、該第三鎖存哭所 — ，^ v ^ 于°。所鎖存的輸入資料及新輸 入資料，以響應該上升邊沿信號； 90106.doc 1244656 一弟三鎖存器群組，其包含一第七鎖存器、一第八鎖 2器、一第九鎖存器及一第十鎖存器，用於分別鎖存該 第四鎖存咨所鎖存的輸人資料、該第五鎖存器所鎖存的 輸入資料、該第六鎖存器所鎖存的輸入資料及新輸入資 料，以響應該下降邊沿信號；以及 一弟四鎖存器群組，其包含一第十一鎖存器、一第十 鎖存备、一第十三鎖存器及一第十四鎖存器，用於分 別鎖存該第七鎖存器所鎖存的輸入資料、該第八鎖存器 所鎖存的輸入資料、㈣九鎖存器所鎖存的輸入資料及 孩第十鎖存器所鎖存的輸入資料，以響應該第二下降邊 沿信號。 如申叫專利範圍第i項之同步半導體記憶體裝置之資料 輸入單元，其中在鎖存資料期間會將該選通時脈供應至 孩全域輸入/輸出信號產生器，以響應該第二下降邊沿。 4·種同步半導體記憶體裝置之資料輸入方法，包括下列 步驟： 將輸入資料鎖存在一第一鎖存器中，以響應一資料選 通信號的一上升邊沿信號； 將琢第一鎖存器中鎖存的該輸入資料以及將新輸入資 料分別鎖存在一第二鎖存器及一第三鎖存器中，以響應 琢資料選通信號的一下降邊沿信號； 將該第二鎖存器所鎖存的輸入資料、該第三鎖存器所 鎖存的輸入資料及新輸入資料分別鎖存在一第四鎖存 备、一第五鎖存器及一第六鎖存器中，以響應該上升邊 90106.doc 1244656 沿信號；、 將m第四鎖存器所鎖存的輸人資料、該第五鎖存器所 存的知人貝料、^第六鎖存器所鎖存的輸人資料及新 知入貝料分別鎖存在—第七鎖存器、—第人鎖存器、一 第九鎖存器及—第十鎖存器中，以響應該下降邊沿信號，· ，將v亥第七鎖存$所鎖存的輸人資料、該第人鎖存器所 鎖存的輸人資料、該第九鎖存器所鎖存的輸人資料、該 第十鎖存器所鎖存的輸入資料分別鎖存在一第十—鎖存 器、一第十二鎖存器、一第十三鎖存器及一第十四鎖存 备中，以響應一第二下降邊沿信號，每當產生兩個下降 邊沿信號時就會產生該第二下降邊沿信號；以及 將該第十一鎖存器、該第十二鎖存器、該第十三鎖存 备及该第十四鎖存器中鎖存的個別資料輸入資料傳輸至 一全域輸入/輸出線，以響應一選通時脈。 5·如申請專利範圍第4項之同步半導體記憶體裝置之資 料輸入方法，其中在鎖存資料期間會產生該選通時脈， 以響應该弟二下降邊沿。 90106.doc