TWI241682B - A method for forming dummy structures for improved CMP and reduced capacitance - Google Patents
A method for forming dummy structures for improved CMP and reduced capacitance Download PDFInfo
- Publication number
- TWI241682B TWI241682B TW093118493A TW93118493A TWI241682B TW I241682 B TWI241682 B TW I241682B TW 093118493 A TW093118493 A TW 093118493A TW 93118493 A TW93118493 A TW 93118493A TW I241682 B TWI241682 B TW I241682B
- Authority
- TW
- Taiwan
- Prior art keywords
- opening
- mosaic
- layer
- mechanical polishing
- capacitance
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 88
- 230000008569 process Effects 0.000 claims abstract description 45
- 239000000126 substance Substances 0.000 claims abstract description 41
- 238000005498 polishing Methods 0.000 claims abstract description 9
- 239000010410 layer Substances 0.000 claims description 121
- 229910052751 metal Inorganic materials 0.000 claims description 50
- 239000002184 metal Substances 0.000 claims description 50
- 238000007517 polishing process Methods 0.000 claims description 31
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 15
- 239000010949 copper Substances 0.000 claims description 15
- 229910052802 copper Inorganic materials 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 239000011229 interlayer Substances 0.000 claims description 13
- 229910045601 alloy Inorganic materials 0.000 claims description 8
- 239000000956 alloy Substances 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 7
- 239000000463 material Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 239000011521 glass Substances 0.000 claims description 5
- 239000000758 substrate Substances 0.000 claims description 5
- 238000005229 chemical vapour deposition Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 229910000838 Al alloy Inorganic materials 0.000 claims description 3
- UTSDGYKWHMMTDM-UHFFFAOYSA-N alumane;tungsten Chemical compound [AlH3].[W] UTSDGYKWHMMTDM-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 229920000642 polymer Polymers 0.000 claims description 3
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 230000008021 deposition Effects 0.000 claims description 2
- 230000009977 dual effect Effects 0.000 claims description 2
- 238000012986 modification Methods 0.000 claims description 2
- 230000004048 modification Effects 0.000 claims description 2
- 239000005368 silicate glass Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 229910000831 Steel Inorganic materials 0.000 claims 2
- 238000010292 electrical insulation Methods 0.000 claims 2
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 239000010959 steel Substances 0.000 claims 2
- 239000002131 composite material Substances 0.000 claims 1
- 230000003647 oxidation Effects 0.000 claims 1
- 238000007254 oxidation reaction Methods 0.000 claims 1
- 238000005516 engineering process Methods 0.000 description 5
- 238000005429 filling process Methods 0.000 description 5
- 238000000227 grinding Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000001312 dry etching Methods 0.000 description 4
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 229910052737 gold Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 239000011248 coating agent Substances 0.000 description 3
- 238000000576 coating method Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 239000002243 precursor Substances 0.000 description 3
- 230000008054 signal transmission Effects 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 238000001723 curing Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- KPUWHANPEXNPJT-UHFFFAOYSA-N disiloxane Chemical class [SiH3]O[SiH3] KPUWHANPEXNPJT-UHFFFAOYSA-N 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 239000002689 soil Substances 0.000 description 2
- 241000251468 Actinopterygii Species 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-M Fluoride anion Chemical compound [F-] KRHYYFGTRYWZRS-UHFFFAOYSA-M 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910004200 TaSiN Inorganic materials 0.000 description 1
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910008807 WSiN Inorganic materials 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- DDJSWKLBKSLAAZ-UHFFFAOYSA-N cyclotetrasiloxane Chemical compound O1[SiH2]O[SiH2]O[SiH2]O[SiH2]1 DDJSWKLBKSLAAZ-UHFFFAOYSA-N 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004070 electrodeposition Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000013007 heat curing Methods 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 239000011344 liquid material Substances 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- UIUXUFNYAYAMOE-UHFFFAOYSA-N methylsilane Chemical compound [SiH3]C UIUXUFNYAYAMOE-UHFFFAOYSA-N 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229920000620 organic polymer Polymers 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- TXEYQDLBPFQVAA-UHFFFAOYSA-N tetrafluoromethane Chemical compound FC(F)(F)F TXEYQDLBPFQVAA-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 239000002023 wood Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/32115—Planarisation
- H01L21/3212—Planarisation by chemical mechanical polishing [CMP]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/926—Dummy metallization
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Description
1241682 五、發明說明(1) 發明所屬之技術領域 本發明係有關 法,特別係於主動 機械研磨製程並避 先前技術 次微米多層金 生產之關鍵技術。 寬比之内連線結構 介層洞、金屬内連 積體電路(VLSI)以 路密度以及品質, 由於銅及其合 流密度以增加元件 及較高之電子遷移 路半導體元件之高 作為填充之金屬。 當電流密度增 其他結構之寬度減 容會減低訊號傳輸 容變得十分重要。 元件之個別層電容 結構鄰接於其他金 減小至0. 2 5微米甚 屬化是 多層金 上平坦 線以及 及有效 形成可 金較其 速度之 電阻, 密度内 超大型 屬化之 化,其 其他結 增加於 靠之内 他金屬 重要特 因此在 連線結 ^F ^成金屬填充之半導體結構的方 Γ夕I V形成輔助鑲嵌結構以改善化學 夕曰積體電路元件電容增加的方法。 積體電路(VLSI)下一世代 核心技術乃需於高開口深 中該開口包括:接觸孔、 揭1 °為成功地產生超大型 各別基板以及晶粒上之電 連線構造是非常重要的。 (例如:鋁)具有達成高電 徵’例如:較低之電阻以 填充次微米、多層積體電 才冓時’常選用銅及其合金 加而介層洞、接觸孔、金屬内連線以及 t為次微米以及奈米尺寸時,由於高電 速度,因此乡層積體電路元件之各層電 電層之"電常數與多層積體電路 ® t此夕I ’寄生電容亦會因金屬填充 屬:真充結構:增加。因此,t臨界尺寸 至.1 U米%,以低介電常數絕緣材料
0503-A30327TWF(nl);TSMC2003-0733;Uofung.ptd 第4頁 1241682 五、發明說明(2) 為例,其介電常數需在3以下才 度。 适j接文之訊號傳輸速 因此,使用可減低積體電路連線 介電常數材料將對積體電路元件f ς金屬以及一 銅金屬心。例如、於? j i: i: 土: f區域之圖案化 府4 ώ 土 L 闯木化名度之製程晶片表面的研 伏Ί父i目對低圖案化密度者快以致產生表面不規則之起 電路規則現象將進一步影響後續製程並導致積體 電路連線失敗以及缺陷。 於習知技術中曾揭露添加輔助金屬填充結構以平均圖 木饮度以及對整個製程晶圓表面之化學機械研磨速度。此 ,輔助金屬填充結構會有增加多層積體電路元件之^層電· 容之缺點。當電容增加則訊號傳輸速度將因 體電^件之功效,㈣μ積體料元件特料^低積·. 在此需要一積體電路製程技術以發展出改善化學機械 研磨製程研磨之均勻度並避免多層積體電路半導體元件之 電容增加之方法。 因此本發明之目的在於提供一改善CMP製程研磨之均 勻度並避免多層積體電路半導體元件之電容增加的方法, 及克服其它缺點及習知的不足。 〆 發明内容 有鑑於此’為達成上述以及其他目的,本發明提供一
I 0503-A30327TWF(nl);TSMC2003-0733;Uofung.ptd 第5頁 1241682 五、發明說明(3)
種形成鑲嵌結構以改善化學機械研磨製程並使積體電路之 電容減小的方法D =第一實施例中,該方法包括:提供具有第一鑲嵌開 ϋ之^電絕緣層之基底;全面性地沉積第一阻劑層以填充 ^二鑲嵌開口以及圖案化該第一阻劑層為蝕刻罩幕層以蝕 二=接於該第一鑲嵌開口之輔助(dU_y)鑲嵌開口; ^該辅助鑲後開口使部分之介電絕緣層至 性地塗佈液態材料並填充 ^ 面 電絕緣層至-厚度以开^^助^開口; ”部分之介 之該第二鑲嵌開口包含開口其中至少有部分 反射層以暴露出該輔助镶嵌開口 ^ 口;移除該塗佈層 開口以及輔助鑲嵌開口以形 丄真充該第一、第二鑲嵌 械研磨法平坦化該金屬層並—:^屬層;以及利用化學機 部分之絕緣介電層以移除 ^ 移除高於該辅助鑲嵌開口‘ 為讓本發明之上述和=鑲嵌。 顯易懂,下文特舉出較佳實扩的、特徵、和優點能更明、 細說明如下: ^河,並配合所附圖式,作詳 實施方式 本發明方法請參照單鑲嵌鱼山 j程。本發明方法普遍適用於^雙鑲嵌結構之金屬銅填充 該金屬包括··鋁、鎢及其合金 '金屬之鑲嵌結構填充,其中 平坦化該填充金屬表面以完成再經由化學機械研磨製程 導體元件之製作,該方法之。雖本發明僅說明單層半 ^執行以完成多層之元 0503-A30327TWF(ni);TSMC2003-0733;Uofung.ptd 1241682
件’而名詞π銅ff在此係指銅及其合金。 請參照第1A圖,其係一多層積體電路元件之剖面圖, 其具有形成於介電絕緣層1 〇中之導電部分,例如··銅鑲嵌 之12A以及12B以形成金屬内連線。該銅金屬鑲嵌内連線入以 傳統製程形成,其包括:形成於介電絕緣層丨〇表面之阻障 層(未顯示)以及銅金屬内連線12A以及12B,與形成於介 絕緣層1 0上之蝕刻停止層丨4,其中該介電絕緣層丨〇可利用 傳統化學氣相沉積製程,例如:低壓化學氣相沉積(L〇w Pressure CVD,LPCVD)或電漿增進化學氣相沉積(piasma Enhanced CVD,PECVD)形成之氮化矽或碳化矽。 接續第1 A圖,形成一介電絕緣層丨6於第一蝕刻停止層 14上,其中該金屬層間介電層(IMD),以低電常數曰 料,佳,例如:以二氧化石夕為主且具有多孔結構(例如碳摻二 雜氧)_之材料以及有機矽酸鹽玻璃(〇SG)。而,,低介電常數,, 係表示介電常數小於3·〇,且較佳者小於2·7。介電絕緣層_· 可由有機矽烷前驅物(例如:甲基矽烷)或有機矽氧烷前驅
物(例如:環四矽氧烷)以CVD製程,例如:LpcvD以及pEcvD 形成。在此亦可使用習知之有機或無機旋塗玻璃(s〇G), 例如:有機矽烷或有機矽氧烷前驅物以傳統方法塗佈在基 底上再進仃一固化製程,該固化包括選擇性後熱固化以及 電漿處理。 於層間介電層1 6之中間部分,形成一由氮化矽或碳化 矽組,之中間蝕刻停止層(未顯示),將該層間介電層分隔 為較南之溝槽金屬線部份以及較低之介層洞部分。
1241682 五、發明說明(5) ---- —接繽第1A圖,覆蓋一或多層介電抗反射層(DARC),例· ,薄f 1 8,其中以可同時產生硬遮罩及抗反射覆蓋層兩功 ”單一無巧f者較佳,例如:以LpcvD或⑽^製程沉積 氮氧化矽或碳氧化矽於該層間介電層丨6上,其中該沉積 度取決於後續微影圖案化製程中需被抑制之反射光波長。 請參照第1B圖,利用傳統之微影以及蝕刻製程形成一 長或寬之一大體小於12微米之第一鑲嵌開口,例如:介層 洞開〇20Α^20Β以及20C,其中以使用深紫外光(MV)光二 較佳,進行第一乾式蝕刻製程以穿過該介電抗反射覆蓋層 18形成介層洞開口,再同樣以乾式蝕刻製程蝕穿該層間介 電層16,並以多步驟化學反應之乾式蝕刻製程(例如··反應 性離子钱刻)蝕穿該蝕刻停止層1 4。 請參照第1C圖,全面性地沉積第一阻劑層22(例如:傳_ 統的I-line Νονοί ac光阻或深紫外光光阻)於該介層洞開‘ 口上以填充該介層洞開口,例如:2〇Α、2〇β以及2〇c。接著 進行一微影圖案化製程以於阻劑層2 2中形成開口(例 如:22B),其中該開口於本發明中係作為淺輔助(shaU〇w dummy)溝槽開口 ’而其較佳之形成位置係鑲嵌構造密度較 低之製程表面上,例如介層洞開口(孤立介 20B之間。 请,照第1D圖’進行—乾式回蚀製程以钱刻該介電抗 ^射覆蓋層1 8及部份厚度之介電層j 6以形成輔助溝槽開口 24亚同時移除鑲嵌表面上之阻劑層22。纟中使用於乾式回 蝕製程之蝕刻化學劑較佳者,包括:氟化碳及/或搭配
1241682 五、發明說明(6) " ----------- 選擇性搭配氮之過氟化碳。 播綷ί ::,重點在於,該回蝕製程所形成之24深度小於 Α ^ Α ^ 一鑲嵌部分之深度,而該主動第二鑲嵌部分可 則:开接在主動雙鑲嵌結構上方之溝槽,而該溝槽 、、〜;一或多個該介層洞開口20A、20B以及20C上 I: ί Ϊ,淺辅助鑲嵌溝槽開口24之深度以低於2〇〇〇 A較 Μ讲i ί充足的深度以進行後續金屬填充製程及化學機 二I&由二/杈佳,該金屬填充之淺輔助鑲嵌溝槽24於後續 :上學機械研磨製程移除(回磨),並留下第二鑲嵌 σ 生所需厚度之鄰接主動鑲嵌溝槽部份。 心層間介電層16之較佳厚度為80 0 0- 1 50 00 Α之間,以利 於輔助淺溝槽(鑲後)製作,以及後續經由化學機械研磨製 Ϊ二研ίΐ層間介電層2 0 0 0 Α以移除填充於淺輔助鑲嵌溝 I之…’形成最後理想深度之鄰接主動單或雙鑲嵌結 構。 明參照第1 Ε圖,接著全面性沉積一底部抗反射層 (BARC>)26於該晶圓表面上以填充淺輔助鑲嵌溝槽開口^。 底郤抗反射層(BARC)26以習知技術中之無機或有機材料形 成,包括:樹脂聚合物、旋塗式玻璃(s〇G)、旋塗式介電 層(SOD)材料或化學氣相沉積介電層,其中以可藉由電漿 及/或濕★式剝除製程移除之有機聚合材料較佳。 接續第1E圖’於一或多個該介層洞開口20A、20B以及 20C上沉積並圖案化一第二阻劑層⑼,以形成圖案化開口 28A及2 8B,並留下覆蓋於淺輔助鑲嵌溝槽開口 24上之部分
0503-A30327TWF(η1);TSMC2003-0733;Uo fung.p t d 第9頁 1241682 五、發明說明(7) 光阻’其中該光阻以深紫外光(DUV)光阻較佳。 列去二Π""罘1F圖,進行一傳統乾式蝕刻製程(RIE)以蝕 」去除底#抗反射層(;8心〇26、部分介電層抗 (,CM山8之厚度’以及部分層間介電層以之厚度乂形成 弟一鑲肷開口30A、30B,其各別形成於一或多個介層洞以 做為溝槽部分,例如第二鑲嵌開口3〇a、3〇B個別形成於 2〇八以及2(^、20(:上。接續該蝕刻製程,其他剩餘之阻劑 層22、28以及該底部抗反射層26則以乾式回蝕製程及/或 濕式剝除製程去除之。 '芩照第1 G圖’進行一金屬填充製程以沉積低阻障層 (未顯示)例如:Ta、TaN、Ti、Ti N、WN、Cr、CrN、
TaSiN、TiSiN 以及WSiN 於鑲嵌開口20A、20B、30A 以及3〇β 上。再以物理氣相沉積或化學氣相沉積沉積一銅晶種層 (未顯不),接著進行金屬層填充製程(例如:電化學沉積 ECD製程)。其中該金屬層,包括··鎢鋁合金、銅或其合 金,在此以銅金屬層3 2為例。 請參照第1 Η圖,進行本發明之重要部分,即利用化學 機械研磨製程移除多餘於鑲嵌開口表面的銅金屬層32、介 電層抗反射層(DARC)18,並移除足夠厚度之層間介電層16 以除去填充有金屬之淺辅助鑲嵌溝槽24,並完成具有所欲 深度並填充有金屬之鑲嵌結構3 4 A、3 4 B。進一步的說明, 本發明於化學機械研磨製程中可利用填充有金屬之淺輔助 鑲嵌結構24來改善研磨製程中之均勻度,以及後續平坦化 之表面平坦度。在進行化學機械研磨製程以移除部分之層
0503 - A30327TWF(η1);TSMC2003-0733; Uo fung.p t d 第10頁 1241682 五、發明說明(8) :ϋ!16時其較佳的移除深度為高於2000 A以確保移 除5亥淺輔助鑲嵌結構24。 明參照第2圖,其係顯示本發明實施例之流程解說 緣异:製程2 0 L中’形成並延伸主動鑲後開口至一介電絕 阻:丨屉的既5厚度。於製程2 0 3中,全面性地沉積第-二二以填充該鑲嵌開口並圖案化該阻劑層以形成鄰接於 動鑲嵌開口之淺溝槽輔助鑲嵌開口之蝕刻罩幕。於製程 *扭#,進行一乾式回蝕製程以同時回蝕該第一阻劑層, = <據本發明較佳實施例蝕刻該形成於淺溝槽輔助鑲嵌開 及鉍:介電絕緣層。於製程20 7中,纟面性沉積-底部抗 ^从、ι以填充該淺溝槽輔助鑲嵌開口。於製程2 0 9中,全 ’儿積第二阻劑層並圖案化之以形成主動溝槽之蝕刻罩 恭日曰!^製程211中’進行一傳統乾式钱刻製程,以根據本 二&’實㈣於-或多個主動镶嵌開口上形成主動溝 二爲:製私213中’再一除第一、第二光阻以及底部抗反 射^,全面性地沉積一金屬層以填充第一'$二以及輔 :肷開口。於製程2 1 5中’進行一化學機械研磨製程以 =鑲後表面上方之多餘金屬並包括移除高於淺溝槽輔 „ 口沬度之介電絕緣層,以確保移除該淺溝槽辅助 鑲肷開口並留下該第二鑲嵌開口的部分。 因此,本發明係利用形成一包含有辅助金屬鑲嵌之金 屬鑲肷結構,以改善於填充金屬過程後之化學機械研磨平 坦化製程。其優點在於可藉此❹,結構密度高低之研磨 差異,以改善平坦化製程表面之平坦度。此外,該介電絕
1241682 五、發明說明(9) 緣層之厚度係可調整的,且進行金屬填充後之化學機械研 磨平坦化製程以移除該輔助鑲嵌,可藉此減小多層積體電 路之各層電容。本發明的方法特別適用於尺寸低於12微 米。 雖然本發明已以數個較佳實施例揭露如上,然其並非 用以限定本發明,任何熟習此技藝者,在不脫離本發明之 精神和範圍内,當可作些許之更動與潤飾,因此本發明之 保護範圍當視後附之申請專利範圍所界定者為準。
0503 -A30327TWF(η1);TSMC2003-0733;Uo fung.pt d 第12頁 1241682 圖式簡單說明 第1 A圖係繪示出根據本發明之 面圖; 曰領版电路7L件之剖 fB圖係繪示出利用傳統之微影以及# 一鑲肷開口之剖面圖; 衣私开乂成弟 第1C圖係繪示出全面性地沉積 t 後開口上之剖面圖; 積昂-阻劑層於該第一鑲 第1 D圖係繪示出進行一乾式回 開口並移除鑲嵌表面上之阻劑層之剖=^; ^成輔助溝槽 :1E圖係::出全面性沉積—底部抗反 片 之剖面圖; 口莱化之以形成圖案化開口 第1F圖係繪示出進行一傳統鉍 占兹一禮山„ 1寻、兄乾式蝕刻製程(RIE)以形 成弗一鑲敗開口之剖面圖; ,1G圖係繪示出進行-傳統金屬填充製程之剖面圖; 弟1Η圖係繪示出利用化學機械研磨製程移除多餘之銅 金屬層及淺辅助鑲嵌溝槽之剖面圖; 第2圖係繪示出本發明實施例之製程流程解說圖。 符號說明 10〜介電絕緣層; 12Α、12Β〜金屬内連線; 1 4〜姓刻停止層; 1 6〜介電絕緣層; 18〜介電抗反射覆蓋層(DARC); 曰 20Α、20Β、20C〜介層洞開口; 22〜第一阻劑層; 2 2Β〜圖案化開口;
0503-A30327TWF(nl);TSMC2003-0733;Uofung.ptd 第13頁 1241682
0503A30327TWF(nl);TSMC2003-0733;Uofung.ptd 第14頁
Claims (1)
- __EM …. 六、申請專利範~日 1工个_ 1 · 一種形成鑲嵌結構 並使多層積體電路雷 °化學機械研磨(CMP)製程 提供一半導體基底,龙 法,包括下列步驟·· 電絕緣層; 、匕括一具有第一鑲嵌開口之介 全面性地沉積一第—阻 圖案化該第一阻劑層為蝕亥,d層以填充該第一鑲嵌開口並 第一鑲嵌開口之辅助鑲歲=^幕層以餘刻形成一鄰接於該 名虫刻該輔助鑲後開u ;二丄 全面性地沈積一底部=1丨電絕緣層之部分厚度; 口; A 士層以填充該輔助鑲嵌開 π σ 餘刻部分厚度之該介 其中至少有部分之該 ,絕緣層以形成一第二鑲嵌開 第二鑲嵌開口包含該第一鑲嵌開 移除該底部抗反射層以露出該辅助鑲嵌開口; 填充该第一、第二鑲嵌開口以及該輔助鑲嵌開口以形 成一金屬層;以及 利用化學機械研磨法平坦化該金屬層並藉由移除高於 該輔助鑲嵌開口深度之部分介電絕緣層以移除該輔助鑲 後0 2·如申請專利範圍第1項所述之形成鑲嵌結構以改善 化學機械研磨製程並使多層積體電路電容減小的方法,其 中形成該第二鑲嵌開口之步驟包括沉積以及圖案化一第二 阻劑層以作為蝕刻該第二鑲嵌開口之蝕刻罩幕。 3 ·如申請專利範圍第2項所述之形成鑲嵌結構以改善1241682 _案號93118493_年月曰 修正_ 六、申請專利範圍 化學機械研磨製程並使多層積體電路電容減小的方法,其 中該第二阻劑層包括一深紫外光(DUV)光阻或I線(1-1 ine) 光阻。 4. 如申請專利範圍第2項所述之形成鑲嵌結構以改善 化學機械研磨製程並使多層積體電路電容減小的方法,其 中該第一、第二鑲嵌開口由下列組成,包括:一介層洞開 口或一溝槽開口。 5. 如申請專利範圍第1項所述之形成鑲嵌結構以改善 化學機械研磨製程並使多層積體電路電容減小的方法,其 中該第二鑲嵌開口包括一雙鑲嵌結構之溝槽部分。 6. 如申請專利範圍第1項所述之形成鑲嵌結構以改善 化學機械研磨製程並使多層積體電路電容減小的方法,其 中該第二鑲嵌開口形成之深度較辅助鑲嵌開口深。 7. 如申請專利範圍第1項所述之形成鑲嵌結構以改善 化學機械研磨製程並使多層積體電路電容減小的方法,其 中該第一鑲喪開口係一介層洞開口。 8. 如申請專利範圍第1項所述之形成鑲嵌結構以改善 化學機械研磨製程並使多層積體電路電容減小的方法,其 中該底部抗反射層由下列組成,包括:樹脂聚合物、旋塗 式玻璃、旋塗式介電層或一化學氣相沉積介電層。 9. 如申請專利範圍第1項所述之形成鑲嵌結構以改善 化學機械研磨製程並使多層積體電路電容減小的方法,其 中該半導體基底更包括一介電抗反射層形成於該介電絕緣 層上。0503-A30327TWF2(Nl).ptc 第16頁 I24l682 案號 93118493 正 、申請專利範圍 善 1〇·如申請專利範圍第1項所述之形成鑲嵌結構以改吾 化學機械研磨製程並使多層積體電路電容減小的方法,^ 中5亥第~鑲嵌開口之長或寬之一大體小於1 2微米。 u·如申請專利範圍第1項所述之形成鑲嵌結構以改善 化學機械研磨製程並使多層積體電路電容減小的方法,其 中該金屬層由下列組成,包括··鎢鋁合金、鋼或豆合金/、 12·如申請專利範圍第1項所述之形成鑲嵌結、構α以改善 化r機械研磨製程並使多層積體電路電容減小的方法,其 中該金屬層包括鋼及其合金。 13.如申請專利範圍第1項所述之形成鑲嵌結改盖 化學機械研磨製程並使多層積體電路電容減小的方法,^ :該介電絕緣層包括一以低介電常數之氧化矽為基礎之材 化風1::申請專利範圍第1項所述之形成鑲嵌結構以改善 化子機械研磨製程並使多層積體電路電容減小的方法,其 : = 層由下列組成,包括:有機物玻璃或碳 多二一雷種二成鑲欲結構以改善化學機械研磨製程並使 u:”減小的方法,該方法之步驟包括: 其中:匕:度之介電絕緣層“形成第-介層洞開口, 八 Λ " q洞開口具有介電抗反射層於其上; 宏彳μ,^性地/儿積一第一阻劑層以填充該鑲嵌開口以及圖 八忒第阻劑層為餘刻罩幕層以钱刻形成鄰接於該介層 洞開口之輔助鑲嵌開口; 、0503-A30327TWF2(Nl).ptc 第17頁 1241682 案號 93118493 年月曰 修正 六、申請專利範圍 蝕刻部分厚度之介電絕緣層以形成具有第一深度之該 輔助鑲嵌開口; 全面性地沉積一底部抗反射層並填充該輔助鑲嵌開 v ; 蝕刻部分厚度之介電絕緣層以形成一具有第二深度之 鑲嵌開口,其中該第二深度大於第一深度且至少部分之該 鑲嵌開口包含該介層洞開口; 移除該底部抗反射層以露出該輔助鑲嵌開口; 填充該介層洞開口、該鑲嵌開口以及該輔助鑲嵌開口 以形成一金屬層;以及 利用化學機械研磨法平坦化該金屬層並藉由移除高於 該輔助鑲嵌開口深度之部分介電絕緣層以移除該輔助鑲 嵌。 1 6.如申請專利範圍第1 5項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中該形成一具有第二深度之鑲嵌開口之步驟包括沉積以 及圖案化一第二阻劑層以作為蝕刻該鑲嵌開口之蝕刻罩 幕。 1 7.如申請專利範圍第1 6項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中該第二阻劑層包括一深紫外光(D U V)光阻或I線 (I-line)光阻。 1 8.如申請專利範圍第1 5項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法,0503-A30327TWF2(Nl).ptc 第18頁 1241682 卞 j號 93118493 六、申請專利範圍 其中該鑲嵌開口由下列組成,包括:一介層洞開口或一溝 槽開口。 19·如申請專利範圍第15項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中該鑲嵌開口包括一雙鑲嵌結構之溝槽部分。 20·如申請專利範圍第1 5項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中該底部抗反射層由下列組成,包括:樹脂聚合物、旋 塗式玻璃、旋塗式介電層或一化學氣相沉積介電層。 21 ·如申請專利範圍第丨5項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中該介層洞開口之長或寬之一小於大體約1 2微米。 2 2 ·如申請專利範圍第丨5項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中該金屬層由下列組成,包括:鎢鋁合金、銅或其合 金。 2 3 ·如申請專利範圍第1 5項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中該金屬層包括銅及其合金。 24·如申請專利範圍第丨5項所述之形成鑲嵌結構以改 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中该介電絕緣層包括一以低介電#數之氧化石夕為基礎之 材料。 2 5 ·如申請專利範圍第1 5項所述之形成鑲嵌結構以改0503-A30327TWF2(Nl).ptc 第19頁 1241682 _案號 93118493_年月日__ 六、申請專利範圍 善化學機械研磨製程並使多層積體電路電容減小的方法, 其中該介電絕緣層由下列組成,包括:有機矽酸鹽玻璃或 碳摻雜氧化矽。 2 6. —種形成鑲嵌結構以改善化學機械研磨製程並使 多層積體電路電容減小的方法,該方法之步驟包括: 穿過部分厚度之介電絕緣層以形成第一介層洞開口, 其中該第一介層洞開口具有介電抗反射層於其上; 穿過部分厚度之該介電絕緣層至一第一深度以形成一 鄰接於該第一鑲嵌開口之輔助鑲嵌開口; 穿過部分厚度之該介電絕緣層以形成一具有第二深度 大於第一深度之第二鑲嵌開口,其中至少部分之該第二鑲 嵌開口包含該介層洞開口; 填充該第一、二以及該輔助鑲嵌開口以形成一金屬 層;以及 利用化學機械研磨法平坦化該金屬層並藉由移除高於 該輔助鑲嵌開口深度之部分介電絕緣層以移除該輔助鑲嵌 並留下該第二鑲嵌開口部分。0503-A30327TWF2(Nl).ptc 第20頁
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US10/728,999 US6849549B1 (en) | 2003-12-04 | 2003-12-04 | Method for forming dummy structures for improved CMP and reduced capacitance |
Publications (2)
Publication Number | Publication Date |
---|---|
TW200520150A TW200520150A (en) | 2005-06-16 |
TWI241682B true TWI241682B (en) | 2005-10-11 |
Family
ID=34080863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW093118493A TWI241682B (en) | 2003-12-04 | 2004-06-25 | A method for forming dummy structures for improved CMP and reduced capacitance |
Country Status (2)
Country | Link |
---|---|
US (1) | US6849549B1 (zh) |
TW (1) | TWI241682B (zh) |
Families Citing this family (48)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4005873B2 (ja) * | 2002-08-15 | 2007-11-14 | 株式会社東芝 | 半導体装置 |
US7176144B1 (en) | 2003-03-31 | 2007-02-13 | Novellus Systems, Inc. | Plasma detemplating and silanol capping of porous dielectric films |
US7241704B1 (en) | 2003-03-31 | 2007-07-10 | Novellus Systems, Inc. | Methods for producing low stress porous low-k dielectric materials using precursors with organic functional groups |
US7265061B1 (en) | 2003-05-09 | 2007-09-04 | Novellus Systems, Inc. | Method and apparatus for UV exposure of low dielectric constant materials for porogen removal and improved mechanical properties |
US7390537B1 (en) | 2003-11-20 | 2008-06-24 | Novellus Systems, Inc. | Methods for producing low-k CDO films with low residual stress |
US7381662B1 (en) | 2004-03-11 | 2008-06-03 | Novellus Systems, Inc. | Methods for improving the cracking resistance of low-k dielectric materials |
US7341761B1 (en) | 2004-03-11 | 2008-03-11 | Novellus Systems, Inc. | Methods for producing low-k CDO films |
US7781351B1 (en) | 2004-04-07 | 2010-08-24 | Novellus Systems, Inc. | Methods for producing low-k carbon doped oxide films with low residual stress |
US7253125B1 (en) | 2004-04-16 | 2007-08-07 | Novellus Systems, Inc. | Method to improve mechanical strength of low-k dielectric film using modulated UV exposure |
US7622400B1 (en) | 2004-05-18 | 2009-11-24 | Novellus Systems, Inc. | Method for improving mechanical properties of low dielectric constant materials |
US20060024958A1 (en) * | 2004-07-29 | 2006-02-02 | Abbas Ali | HSQ/SOG dry strip process |
US7326444B1 (en) | 2004-09-14 | 2008-02-05 | Novellus Systems, Inc. | Methods for improving integration performance of low stress CDO films |
US9659769B1 (en) | 2004-10-22 | 2017-05-23 | Novellus Systems, Inc. | Tensile dielectric films using UV curing |
US7695765B1 (en) | 2004-11-12 | 2010-04-13 | Novellus Systems, Inc. | Methods for producing low-stress carbon-doped oxide films with improved integration properties |
US7166531B1 (en) * | 2005-01-31 | 2007-01-23 | Novellus Systems, Inc. | VLSI fabrication processes for introducing pores into dielectric materials |
US7510982B1 (en) | 2005-01-31 | 2009-03-31 | Novellus Systems, Inc. | Creation of porosity in low-k films by photo-disassociation of imbedded nanoparticles |
KR100732288B1 (ko) * | 2005-04-15 | 2007-06-25 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
US8889233B1 (en) | 2005-04-26 | 2014-11-18 | Novellus Systems, Inc. | Method for reducing stress in porous dielectric films |
US7892985B1 (en) | 2005-11-15 | 2011-02-22 | Novellus Systems, Inc. | Method for porogen removal and mechanical strength enhancement of low-k carbon doped silicon oxide using low thermal budget microwave curing |
US7381644B1 (en) | 2005-12-23 | 2008-06-03 | Novellus Systems, Inc. | Pulsed PECVD method for modulating hydrogen content in hard mask |
US7378308B2 (en) * | 2006-03-30 | 2008-05-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | CMOS devices with improved gap-filling |
US7923376B1 (en) | 2006-03-30 | 2011-04-12 | Novellus Systems, Inc. | Method of reducing defects in PECVD TEOS films |
US7736936B2 (en) | 2006-08-29 | 2010-06-15 | Semiconductor Energy Laboratory Co., Ltd. | Method of forming display device that includes removing mask to form opening in insulating film |
JP5193542B2 (ja) * | 2007-09-20 | 2013-05-08 | パナソニック株式会社 | 半導体装置の製造方法 |
US20090121353A1 (en) * | 2007-11-13 | 2009-05-14 | Ramappa Deepak A | Dual damascene beol integration without dummy fill structures to reduce parasitic capacitance |
US8129095B2 (en) * | 2009-04-08 | 2012-03-06 | International Business Machines Corporation | Methods, photomasks and methods of fabricating photomasks for improving damascene wire uniformity without reducing performance |
TWI503942B (zh) * | 2009-11-11 | 2015-10-11 | United Microelectronics Corp | 一種電路佈局結構 |
CN104362138B (zh) * | 2009-11-23 | 2017-04-12 | 联华电子股份有限公司 | 一种电路布局结构 |
CN102969271A (zh) * | 2011-08-31 | 2013-03-13 | 上海华力微电子有限公司 | 半导体器件及其制作方法 |
CN102456615B (zh) * | 2011-09-23 | 2014-02-05 | 上海华力微电子有限公司 | 一种去除金属层冗余金属填充的制造工艺 |
CN102446828B (zh) * | 2011-09-23 | 2014-02-05 | 上海华力微电子有限公司 | 一种去除金属层冗余金属填充的制造工艺 |
CN102446827A (zh) * | 2011-09-23 | 2012-05-09 | 上海华力微电子有限公司 | 一种去除金属层冗余金属填充的制造工艺 |
CN102446825A (zh) * | 2011-09-23 | 2012-05-09 | 上海华力微电子有限公司 | 一种去除金属层冗余金属填充的制造工艺 |
CN102332428A (zh) * | 2011-10-25 | 2012-01-25 | 上海华力微电子有限公司 | 大马士革结构制作方法 |
US8673770B2 (en) * | 2011-10-25 | 2014-03-18 | Globalfoundries Inc. | Methods of forming conductive structures in dielectric layers on an integrated circuit device |
CN102354682B (zh) * | 2011-10-29 | 2014-04-09 | 上海华力微电子有限公司 | 半导体器件制作方法 |
CN102339790A (zh) * | 2011-10-29 | 2012-02-01 | 上海华力微电子有限公司 | 半导体器件制作方法 |
CN102361019A (zh) * | 2011-10-29 | 2012-02-22 | 上海华力微电子有限公司 | 一种半导体器件制作方法 |
CN102339792A (zh) * | 2011-10-29 | 2012-02-01 | 上海华力微电子有限公司 | 半导体器件制作方法 |
US8883638B2 (en) * | 2012-01-18 | 2014-11-11 | United Microelectronics Corp. | Method for manufacturing damascene structure involving dummy via holes |
US8697515B2 (en) | 2012-06-06 | 2014-04-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of making a FinFET device |
CN102779782A (zh) * | 2012-08-16 | 2012-11-14 | 上海华力微电子有限公司 | 双大马士革浅冗余金属制备工艺 |
US20140342553A1 (en) * | 2013-05-14 | 2014-11-20 | United Microelectronics Corp. | Method for Forming Semiconductor Structure Having Opening |
CN104347583A (zh) * | 2013-07-31 | 2015-02-11 | 国际商业机器公司 | 半导体制造方法、掩模形成方法和半导体结构 |
US9281192B2 (en) * | 2014-03-13 | 2016-03-08 | Taiwan Semiconductor Manufacturing Co., Ltd. | CMP-friendly coatings for planar recessing or removing of variable-height layers |
US9859156B2 (en) * | 2015-12-30 | 2018-01-02 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnection structure with sidewall dielectric protection layer |
CN108962873B (zh) * | 2018-09-04 | 2023-07-04 | 长鑫存储技术有限公司 | 复合双大马士革结构及其制备方法 |
CN111099554A (zh) * | 2019-11-29 | 2020-05-05 | 杭州臻镭微波技术有限公司 | 一种微系统模组中硅空腔下tsv地互联孔结构的制作方法 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW396524B (en) * | 1998-06-26 | 2000-07-01 | United Microelectronics Corp | A method for fabricating dual damascene |
US6214745B1 (en) * | 1998-11-19 | 2001-04-10 | United Microelectronics Corp. | Method of improving surface planarity of chemical-mechanical polishing operation by forming shallow dummy pattern |
-
2003
- 2003-12-04 US US10/728,999 patent/US6849549B1/en not_active Expired - Lifetime
-
2004
- 2004-06-25 TW TW093118493A patent/TWI241682B/zh active
Also Published As
Publication number | Publication date |
---|---|
TW200520150A (en) | 2005-06-16 |
US6849549B1 (en) | 2005-02-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI241682B (en) | A method for forming dummy structures for improved CMP and reduced capacitance | |
TWI242259B (en) | Manufacturing method of semiconductor device | |
US9245792B2 (en) | Method for forming interconnect structures | |
TW518683B (en) | Semiconductor device and method of manufacturing the same | |
US20020158337A1 (en) | Multilayer interconnect structure containing air gaps and method for making | |
US7285853B2 (en) | Multilayer anti-reflective coating for semiconductor lithography and the method for forming the same | |
TW200809923A (en) | Dual-damascene process to fabricate thick wire structure | |
JP2005504430A (ja) | 交点磁気記憶集積回路用の自己整合電導線 | |
JPH11168105A (ja) | 半導体集積回路の製造方法 | |
TW200532847A (en) | Method of manufacturing a semiconductor device having damascene structures with air gaps | |
US6680252B2 (en) | Method for planarizing barc layer in dual damascene process | |
US20040201108A1 (en) | Semiconductor device and method for manufacturing the same | |
KR20020009211A (ko) | 듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법 | |
JP2009111429A (ja) | 相互接続を作製するための方法 | |
EP1107308A1 (en) | Methods for fabricating a multilevel interconnection for an integrated circuit device utilizing a selective overlayer | |
US7144761B2 (en) | Semiconductor device and method for fabricating the same | |
JP2003179136A (ja) | デュアルダマシン半導体製造のためのマスク層及び相互接続構造 | |
JP2004055781A (ja) | 半導体装置の製造方法 | |
CN101017794A (zh) | 一种密封大马士革结构中多孔低介电材料小孔的方法 | |
TWI690003B (zh) | 用於形成雙鑲嵌互連結構的方法 | |
US6258709B1 (en) | Formation of electrical interconnect lines by selective metal etch | |
TWI222171B (en) | Method and structure of interconnection with anti-reflection coating | |
KR20230019054A (ko) | 서브트랙티브 금속 에칭을 이용한 2차원 자기-정렬 방식 | |
TW507324B (en) | Method for forming an electrically conductive interconnection between two semiconductor layers, and multilayer semiconductor device | |
KR100363696B1 (ko) | 반도체장치의 다층 금속배선 형성방법 |