TWI241519B - Method and apparatus for supplementary command bus - Google Patents

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TWI241519B TW092102144A TW92102144A TWI241519B TW I241519 B TWI241519 B TW I241519B TW 092102144 A TW092102144 A TW 092102144A TW 92102144 A TW92102144 A TW 92102144A TW I241519 B TWI241519 B TW I241519B
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Description

1241519 五、發明說明（1) '^ ----- / 【七明所屬之技術領域】 特別是關於資 本發明係關於積體電路及 料的存取。 卞予版糸統 二、【先前技術】 許多電子系統係利用夺愔舻才 — 人入 °己丨思體來儲存貨訊。記憶體裝置 包，一：®，用以與“中的其他元件溝通…般的介面 可，!：夕個輸，及輸出’包含不同的匯流排連接，用以提 供平彳丁式多位兀傳輸。特別的是，記憶體裝置通常包含一 命令匯流排及一位址匯流排，用來傳送從控制器到記憶體 裝置的命令及位址資訊。 舉例來說’許多現行的動態隨機存取記憶體（DRAM)裝 置包含一命令/位址匯流排，此匯流排具有三種命令訊 號：列位址選通（row address strobe，RAS )、行位址 選通(column address strobe，CAS )、及可寫入 (write enable，WE )，以及多個位址訊號：包含列/行 位址（A [ X : 0 ])、記憶庫位址（BA [ 1 : 0 ])和晶片選擇（CS)。 命令訊號解碼後可得到數個命令，如列啟動（ACT IV ATE ROW)、具有寫入（WRITE)/讀取（READ)之行選擇（COLUMN SELECT)、列預充電（PRECHARGE ROW)、全部預充電 (PRECHARGE ALL)、自動再新（AUTO REFRESH)、自再新 (SELF REFRESH)、喚醒（WAKE)、載入模態（LOAD MODE)， 及延伸載入模態（LOAD EXTENDED MODE)。
第5頁 1241519 發明說明（2) 某二存取的過程會使命令/位址匯流排飽和，而限制 了圯fe體裂置的通量/頻寬。舉例來說，第g圖說明了一個 簡單的α己1:¾體存取過程，若位址型樣（a d d r e s s丨n g pat tern)指出所有頁面遺失，則每一資料往來於記憶體裝 置的叢發（burst)傳送動作900，需要一個啟動（ACTIVATE) 命令9 1 0給列位址9 11，及一個對應於行位址資料9 1 3的一 個讀取或寫入命令9 1 2。記憶庫選擇匯流排924傳送記憶庫 選擇資料。接著，在選定的記憶庫9 1 5中，一預充電命令 9 1 4被觸發，用來結束此選定的記憶庫。若叢發的大小不 允許二個命令的時間’則資料傳送速率會降低。一個常見 的例子是，四資料匯流排的叢發大小以命令/位址匯流排 922的兩倍速率，在資料匯流排920上傳送916A-D。這是一 個簡單且易懂的例子，記憶體之存取通常會在不同的記憶 庫中利用插入的命令，將記憶體系統的操作最佳化，但這 也說明了每一資料匯流排叢發傳送的操作9 〇 〇，會提供兩 個命令/位址時槽9 1 0、9 1 2。因為必須要有三個命令才能 完成傳送，然而資料匯流排的效能將會將低至三分之二。 三、【發明内容】 根據本發明各目的之電子系統，包含一記憶體，具有 一位置特定的命令介面，及一通用命令介面。本記憶體經 由用以傳送位址特定的命令的主命令匯流排，及傳送通用 命令的辅助命令匯流排，來與系統中的其他元件溝通。命
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=可同時在各自的介面被記憶體接收。舉例來說，當一記 憶體存取在位置特定的介面被接收時，一預充電命令也可 在通用命令介面被接收。 四、【實施方式】
本發明可由功能方塊圖及不同的處理步驟來說明。此 2能方塊圖可由任意數量的特定功能之硬體及軟體元件來 1現舉例來，兄，本發明可使用各種元件，例如記憶體元 面元件、邏輯元件、匯流排、組件連接等各種可實 ，不同功犯之元件，而這些元件皆由一個或多個處理器或 二、他控制裝置所控制。此外，本發明可與任意數量的儲存 系，、資料傳輸媒介及協定共同使用，以上所述之系統僅 谭疋本毛月的示範應用。再者，本發明可使用於資料傳 輸、仏諕及資料處理、匯流排控制等習知技術。
人參如第1圖，根據本發明各目的之電子系統丨0 0，可包 含-處理器102和一記憶體系統104。本電子系統1〇〇包含 使用記憶體的一系統，如個人電腦系統。然而，此電子系 統100。可包含任何適當的電子系、统，如通訊系統、計算系 ?、^樂系、統、控制系統、可攜式電子裝置、音效元件及 裝置、工廠控制系、统、和用於特殊系統及環境的各式元 ，。一般來說，處理器102控制電子系統1〇〇的操作，處理 态102可包含任何適當的處理器或控制器，如intel、
Motorola、Advanced Micro Devices 之微處理器。在一些
1241519 五、發明說明（4) 應用中’處理器1 0 2可被其他裝置取代，如邏輯電路、特 定應用積體電路或全部移除不用。
記憶體系統1 04包含一儲存系統，供儲存資料。記憶 體系統104可包含任何適當的記憶體系統，用以在記憶體 系統1 0 4及處理器1 〇 2或其他元件之間儲存或傳送資料。在 本貫施例中’記憶體系統1 〇 4包含一個或多個記憶體模組 210A、210B、一記憶體控制器212、一匯流排系統1〇6。記 憶體控制器2 1 2控制記憶體模組2 1 〇間的資料存取，包含資 料傳送及更進一步的功能。記憶體控制器212可包含任何 吕己憶體控制為，以控制記憶體模組2 1 〇間的資料存取。在 一些實施例中，記憶體控制器212可以被移除，及/或由其 他系統元件替代。 記憶體模組2 1 0可包含任何供儲存資料之系統，如唯 讀記憶體（ROM)、靜態隨機存取記憶體（SRAM)、動態隨機 存取記憶體（DRAM)、同步動態隨機存取記憶體（SDRAM)、 或其他適當之儲存系統。在本實施例中，記憶體模組2 i 〇 包含Micron之雙資料速率同步動態隨機存取記憶體（ddr SDRAM, double data rate synchronous dynamic random access memory )模組。舉例來說，每一記憶體模組2丨〇内 部適當地包含一高速的互補金氧半導體同步動態隨機存取 記憶體（CMOS SDRAM)，用來作為dr AM中的四個記憶庫 (b a n k)。然而，此記憶體模組2 1 〇可包含任何適當的記憶
ΙΗι m 1241519 五、發明說明（5) 體或結構’如一獨立却惜辦曰y ^ r^r 领正°匕Γ思體日日片、一多元件裝置、或任何 其他形式的儲存裝置。記憶體模組210可由任何適當的介 面·，與電子系統100之其他部分相連，如複數個插腳 (Pins)、焊接（solder)、導電性連接（c〇nductive connections)、光耦合（〇ptical c〇upHngs)、 當之耦合。 匯流排系統106，用來連接記憶體系統1〇4之元件。記 憶體系統104，含匯流排系統1〇6，可利用任何適當之訊 號丄包括光訊號或電訊號。匯流排系統1〇6包含任何可傳 輸貧料的媒介，如複數條電線、光纖、或其他通訊媒介。 在本實施例中，此媒介包含一電子匯流排（electr〇nic bus) ’如序列匯流排（serial bus)或多位元匯流排 (multi-bit bus)，附加於記憶體系統1〇4或其他元件中。 記憶體系統1 〇 4之通訊，可由任何適當的方式及適當 的元件來控制，如使用處理器1 〇 2、記憶體控制器2 1 2或其 他電路及系統。在本實施例中，記憶體模組2丨〇之通訊適 合由記憶體控制器2 1 2來控制。 匯流排1 0 6與相連元件間之通訊，可使用任何適當之 通訊技術及/或協定。例如，經由匯流排丨〇 6之通訊，元件 可使用一运擇性傳統協疋（selected conventional protocol )，如說明書中所述用在Micr〇n SDRAM之協定。
1241519 五、發明說明（6) 匯流排1 06亦可用來與記憶體模組2 1 0溝通。舉例來說，參 照第2圖，每一記憶體模組2 1 0包含一介面2 5 0，此介面2 5 0 具有一資料匯流排連接（data bus connection) 320、位 址匯流排連接（address bus connection) 324、主命令匯 流排連接（main command bus connection) 326，及輔助 命令匯流排連接（supplementary command bus connection) 328。為促進通訊，匯流排l〇6可包含一資料 匯流排（data bus) 220、一位址匯流排（address bus)
224、一 主控制匯流排（main control bus) 226，及一輔 助控制匯流排（supplementary control bus) 228。 吕己憶體介面2 5 0及匯流排1 〇 6提供一個或多個媒介，供 傳送資訊往來於記憶體模組2 1 0之間。一般來說，每一匯 流排元件220、224、226、228傳送一特定形式之資訊，因 此位址選擇資訊位於位址匯流排2 2 4之上、資料位在資料 匯流排2 2 0之上、命令訊號則在主控制匯流排2 2 6及輔助控 制匯流排2 2 8之上。此外，每一匯流排可適當地傳送相關 資訊，例如選定數量的位元。 更特別地，本實施例之資料匯流排介面3 2 0包含多位 元，如4位元、8位元、或1 6位元，供連接往來於資料匯流 排2 2 0之資料。本實施例之位址匯流排介面3 2 4包含一 1 3位 元連接（13-bit connection)，供接收行及列之位址資 訊，用以在選定的記憶庫中選擇一個位於記憶陣列
第10頁 1241519 五、發明說明（7) (memory array )210之外的位置。經由相妈處从人 一 、工田相對應的介面3 2 0、 3 2 4 ’貧料匯流排2 2 0和位址匯流排2 2 4可从& - ^ 01 Λ从人I 飢辨“4可作為記憶體模組 2 1 0的介面。 在主控制匯流排226及輔助控制匯流排228上之訊號用 來定義命令，也可更進一步定義命令所請求之晶片及或 記憶庫。命令可以是記憶體模組2丨〇之操作命令。在本實 施例中，輔助控制匯流排228提供命令之第一選擇子集，、 主控制匯流排2 2 6提供命令之第二選擇子集或所有子 例如，辅助控制匯流排228控制通用命令，即與記憶^位 置有關之命令（全部模組或一完整記憶庫）。主控制匯流 排2 2 6控制位置特定的命令，以及在不同實施例中之其他 命令’其中位置特定的命令即記憶體模組2丨〇中，與特定 獨立位置或群組位置相關之命令。與位置特定的命令相關 之3己憶體位置，可由任何適當之方法來指定，如在位址匯 流排2 2 4上之訊號。因此，主控制匯流排2 2 6適用於使用列 及/或行資訊之命令，特別是位址匯流排2 2 4所提供之命 令。辅助控制匯流排228適用於與行或列資訊無關之命 令’即不利用位址匯流排2 2 4之命令。 以任何適當之方法，命令訊號可被分至主控制匯流排 2 2 6及辅助控制匯流排2 2 8 ;同樣地，主控制匯流排2 2 6及 輔助控制匯流排2 2 8，可用任何適當之方法來容納命令訊 说。例如，第3圖之實施例，主控制匯流排2 2 6包含，具有
1241519 五、發明說明（8) 三個主命令位元（M-CMD)之主命令匯流排（main command bus) 410、具有一位元（M-CS )之主晶片選擇匯流排位元 (main chip select bus)412、以及具有二位元（Μ-BA)
之主記憶庫選擇匯流排（main bank selection bus)414。 此三主命令位元適當地被指定為列位址選通（row address strobe，RAS )、行位址選通(column address strobe，CAS )、及可寫入(write enable，WE ) 〇 在本 實施例中，主記憶庫選擇匯流排22 2，包含一個二位元匯 流排，用來定義一命令所請求的記憶庫，以及一位元 (one-bi t)主晶片選擇匯流排41 2，用來定義相對應操作的 相關晶片。 同樣地，輔助控制匯流排2 2 8可容納相關之命令集。 例如，輔助控制匯流排2 2 8適當地包含一輔助命令匯流排 (supplementary command bus)416 (S-CMD)、一 辅助晶 片選擇匯流排（supplementary chip select bus)418 (S- CS )、及一辅助記憶庫選擇匯流排（supplementary bank selection bus )420 (S-BA )。在一實施例中，辅助控制 匯流排228僅幫助預充電（PRECHARGE)之操作。預充電操 作可包含撤銷在一特定記憶庫或記憶體所有記憶庫内之開 放列（open row)，即使預充電操作包含任何適當程序，其 中適當程序為準備一記憶體或記憶體的一部份來存取，^ 在存取之後復原記憶體至選定狀態。 /
第12頁 1241519 五、發明說明（9) 在本實施例中所述之預充電，辅助命令匯流排4 1 6是 一個一位元訊號，因此輔助命令位元之設定可通知記憶體 模組2 1 0去執行記憶庫3 1 0A之預充電命令。而此記憶庫 3 1 Ο A由輔助晶片選擇匯流排4 1 8及辅助記憶庫選擇匯流排 4 2 0給定。或者，因為預充電是辅助控制匯流排2 2 8唯一控 制之命令，所以輔助命令匯流排4 1 6可以被省略，也因此 輔助晶片選擇匯流排可當作預充電訊號。輔助晶片選擇之 動作引發記憶庫指定晶片上之預充電操作，而此記憶庫由 輔助記憶庫選擇匯流排4 2 0給定。 因此，啟動（ACTIVE )命令及隨後之讀取（READ )或 寫入（WR I TE )命令，可同時使用主控制匯流排2 2 6及位址 匯流排224來擷取或儲存資料。下一個啟動命令或其他命 令可經由主控制匯流排2 2 6被觸發在另一記憶庫3 1 〇 B ;同 日^ ’預充電命令可經由輔助控制匯流排2 2 8被觸發在原始 記憶庫31 0A。於是，預充電命令無須使用主控制匯流排 2^6一即可被觸發，因此解除了主控制匯流排226之壅塞，也 提高了記憶體模組2 1 〇之性能。 、 更特別的是，根據本發明各目的之電子系統丨〇 〇及方 法，可使用主控制匯流排22 6來選擇記憶體存取操作之行 與列，也可使用輔助控制匯流排22 8來結束記憶體之記愫 庫。舉例來說，參照第4圖，定義主記憶庫選擇匯流排二 之目關記憶I、主晶片選擇匯流排4 i 2之相關晶片、位址 1241519 五、發明說明（10) 匯流排2 2 4之相關記憶體列、及在第一時間τ 1提供主命令 匯流排410之啟動（ACTIVE )訊號，即可執行起始記憶體 · 存取（initial memory access )。在同一時間，輔助控 制匯流排228接收一空操作命令（N〇p c〇mmand)，以預防 無用之命令紀錄在輔助控制匯流排2 2 8上。
在起始記憶體存取之後，第二記憶體存取（sec〇n(i memory access )操作可被起動於不同記憶庫之第二記憶 體位置。於是’第二記憶體位置可被定義在主晶片選擇匯 流排4 1 2、主記憶庫選擇匯流排4 14、及位址匯流排2 2 4之 上，且啟動命令及讀取或寫入命令可以在τ 3及14時間成功 地被提供於主命令匯流排4 1 〇上。同時，輔助控制匯流排 2 2 8可提供預充電命令給先前存取記憶庫，以結束先前記 隐體存取操作之動作列（s t i 11 — a c t i v e Γ 〇 w)。例如，在τ 3 k間’先前存取記憶庫被定義在輔助記憶庫選擇匯流排 420 ’晶片則被定義在輔助晶片選擇匯流排418上。當第二 記憶庫在主控制匯流排2 2 6被存取時，此預充電命令被提 供在輔助命令匯流排4 1 6上，用來起始先前存取記憶庫之 預充電。 以適當之方法，命令集可被分配及/或分享於主控制 匯流排2 2 6和輔助控制匯流排2 2 8。舉例來說，命令可以被 分旱’以致於所有需要位址匯流排224之命令皆取道於主 控制匯流排226 ’而所有不需位址匯流排224之命令則可取
第14頁 1241519 五、發明說明（11) 迢於辅助控制匯流排228或主 命令之驴罢h j t 利進級排2 2 6。因此，提供 選擇控制匯流排226 d戈228，用以接τ/\據人任何延擇標準來 处址阳止丨上 用以&供命令。或者，命令可 Ϊ，一\“在主控制匯流排226或辅助控制匯流排228上；或 八邛伤的命令只能在主控制匯流排226上，第二部分 叮α卩:只能在輔助控制匯流排m上，而 可以在226或228上。 丨刀J Ρ 7 同樣地，以適當之方法，記憶體模組介面2 5 0、主控 制匯，排226、及辅助控制匯流排2 28，可協助命令的分配 或共子。在本實施例中，不需位址匯流排224之所有命令 可以在主控制匯流排226或輔助控制匯流排228之上，匯流 排226及228分別適當地具有足夠之位元，以容納相關命令 集。舉例來說，，參照第5圖，記憶體模組21〇可容納九個命 令’二命令需要位址匯流排2 2 4 (如啟動、讀取、寫 入）’其餘六命令則不需要（如放棄選擇DESELECT、空操 作NO OPERATION、叢發終止BURST TERMINATE、預充電 PRECHARGE、自動再新AUTO REFRESH、負載模態暫存器 LOAD MODE REGISTER)。為容納九個命令，主控制匯流排 226可配置四個命令位元。同樣地，輔助控制匯流排228也 適當地配有三個命令位元，以容納不使用位址匯流排2 2 4 之六個命令。 在另一實施例中，命令集、主命令匯流排2 2 6、輔助
第15頁 1241519 五、發明說明（12) 命令匯流排2 2 8、及介面2 5 0之重新配置，可以減少插腳數 目。舉例來說，不需要位址匯流排之命令可被配置於輔助 控制匯流排2 2 8。如此一來，在本實施例中，如第6圖所 示，主控制匯流排2 2 6僅需兩個命令位元處理三個命令 (啟動、讀取、寫入）。 在其他實施例中’命令的分封（packet i zing )可減 少辅助控制匯流排2 2 8之位元數。分封包含送出連續的信 號給單一命令，如低優先權命令。舉例來說，參照第7 圖’輔助控制匯流排2 2 8可配有兩個輔助命令位元4 1 6，及 輔助晶片選擇4 1 8與辅助記憶庫選擇位元4 2 0。此輔助命令 位元416可接收四個主命令中的一個。三個命命是執行命 令，如預充電、自動再新、及空操作。第四個命令可以是 次要命令指示器6 2 0，指向本實施例中之延伸命令1 (EXTENDI)。延伸命令1標明下一週期之次要命令 (secondary command)。因此，若延伸命令1已被送出， 則下一週期會包含次要命令622。次要命令可包含任何適 當之命令，如自再新（SELF REFRESH )、喚醒（WAKE )、 載入模態（LOAD MODE )。在本實施例中，次要命令為優 先權低於主命令之命令。無論如何，主命令集和次要命令 集可根據任何期望標準來選擇。 更進一步來說，參照第8圖，次要命令622可利用觸發 命令指示器（tertiary command indicator ) 724
第16頁 1241519 五、發明說明（13) (延伸2 (EXTEND 2))，來指出接下來的其他命令，如 下一個週期裡的命令。第三命令7 2 6可以在接下來的週期 裡被觸發。需要的話，附加命令能力（i t i 〇na 1 command capability)可以由附加次命令指示器 (additional sub-command indicator )提供。因此，許 多低優先權之命令可以不需附加命令位元（additi〇nal command bit) 便被新增。 上述說明並非對本發明範疇的限制，且上述說明以及 ί t ί f均Ϊ性的安排皆於本發明申請專利範圍意欲保 4的犯噚内。貫際上，先前技術的信號處理、資料傳送、 ϊΐίϊϊΐΓ!6；(系統中的獨立操作元件)並沒有在 不同元件之間的連:妾：值二：：：,連ί線，來表達 :是-辦意的是，其他或附加的功能 關係或疋貝體連接，可能出現在實際的通訊系統中。 者應= ; = : = =脫熟悉本項技術 圍之下，他許=創:::::範 可隨所附的申請專利範圍内做均 第17頁 1241519
五、【圖式簡單說明】 為解釋本發明，附上 、， 了上圚式並槪1、/ T , / 的編號表示類似的元件： U以下的敘述。其中類似 圖1為根據本發明多個目的 圖2為記憶體介面及匯冷 私子糸統的方塊圖 圖3為主控制匯流排及H ^方塊圖； /从老A 控制匯流排的方塊圖 圖4為連_的記憶體存取時序圖； 圖5為另一實施例主控制匯流排及輔助控制匯流排的 方塊圖；
圖6為其他實施例主控制匯流排及辅助控制匯流排的 方塊圖； 圖7為提供次要命令指示器的時序圖； 圖8為提供第三命令指示器的時序圖；以及 圖9為先前技術中簡單且易懂的記憶體存取時序圖。 為簡單及清楚的說明本發明，圖示中的元件並沒有依 照實際大小緣製。例如，一些元件的尺寸可能被誇大。
圖示 100 元件符號說明： 電子系統 410 主命令匯流排 102 處理器 412 主晶片選擇匯流排位元 104 記憶體糸統 414 主記憶庫選擇匯流排 106 匯流排系統 416 辅助命令匯流排 21〇 記憶體模組 418 辅助晶片選擇匯流排 210A 記憶體模組 420 輔助記憶庫選擇匯流排
第18頁 1241519
第19頁 圖式簡單說明 2 1 0 B 記憶體模組 620 次要命令指示器 212 記憶體控制器 622 次要命令 220 資料匯流排 724 第三命令 224 位址匯流排 900 叢發傳送動作 226 主控制匯流排 910 啟動命令 228 輔助控制匯流排 911 列位址 250 介面 912 讀取/寫入命令 320 資料匯流排連接 913 行位址 324 位址匯流排連接 914 預充電命令 326 主命令匯流排連接 915 選定的記憶庫 328 輔助命令匯流排連接 920 貧料匯流排 922 命令/位址匯流排

Claims (1)

1241519 案號 9210214 年月曰修-jIL年本3·省/ 修正 六、申請專利範圍 1。一種具有一辅助命令匯流排之電子系統，包含： 一處理，器（processor); 一記憶體（memory)，具有不只一個記憶體位置 (memory location) ;以及 一匯流排（bus)，連接該處理器至該記憶體，其 中該匯流排包含： 一主命令匯流排(main command bus)， 係配置以傳送一位址特定命令（address-specific command)，其中該位址特定命令係與一特定記憶 體位置相關聯；以及 一輔助命令匯流排(supplementary command bus)，係配置以傳送一通用指令（general command)，其中該通用命令係一非位址特定命 令0 2 .如申請專利範圍第1項所述之電子系統，其中該匯流排 包含一資料匯流排，供傳輸資料。 3 .如申請專利範圍第1項所述之電子系統，其中該匯流排 包含一位址匯流排，供辨識該位址特定命令之一第一記憶 體位置。 4.如申請專利範圍第1項所述之電子系統，其中該通用命 令非與該第一記憶體位置相關。
4S&W0302TW-MTI-替換頁030405.ptc 第20頁 1241519 94.3. 案號92102144 年月 b 修正_ 六、申請專利範圍 5 .如申請專利範圍第1項所述之電子系統，其中該輔助命 令匯流排包含一 一位元匯流排（one-b i t bus)。 6 .如申請專利範圍第1項所述之電子系統，其中該主命令 匯流排傳送各位置特定命令；以及該輔助命令匯流排僅傳 送各通用命令，且其中該通用命令係與不只一個記憶體位 置相關聯之一命令。 7. 如申請專利範圍第1項所述之電子系統，其中該通用命 令係一次要命令辨識符；且該輔助命令匯流排傳送在該通 用命令之後的一第三命令。 8. —種具有一介面之記憶體，其中該介面包含一通用命令 介面，係配置以接收一通用命令，且其中該通用命令係一 非位址特定命令(non-address specific command) ° 9. 如申請專利範圍第8項所述之記憶體，其中該介面更包 含一位置特定命令介面，係配置以接收各位置特定命令。 1 0 .如申請專利範圍第8或9項所述之記憶體，其中該通用 命令介面係配置以接收一預充命令。 1 1.如申請專利範圍第9項所述之記憶體，其中該位址特定#
4S&W0302TW-MTI-替換頁030405. ptc 第21頁 1241519 94 3. -7 案號92102144_年月日__ 六、申請專利範圍 命令介面係配置以接收各位置特定命令及各通用命令。 1 2 .如申請專利範圍第8項所述之記憶體，其中該記憶體包 含不只一個記憶庫（bank)，且該介面更包含一通用記憶 庫選擇介面（general bank select interface)，係配 置以接收該通用命令的記憶庫位址資訊。 1 3。如申請專利範圍第8項所述之記憶體，更包含——位元 預充輸入，係專用以接收一預充命令，且其中該通用命令 係與一記憶體位置記憶庫相關聯之一命令。 1 4.如申請專利範圍第1 3項所述之記憶體，其中該記憶體 包含不只一個記憶庫，且更包含一通用記憶庫選擇介面， 係配置以接收該預充命令之記憶庫位址資訊。 1 5. —種具有一記憶體介面之記憶體系統，包含： 一記憶體控制器（memory controller);以及 如專利申請範圍第9項所述之一記憶體，係與該記 憶體控制器連接，其中該通用命令介面係一輔助控制介 面，供接收該通用命令，且其中該記憶體介面更包含一主 控制介面，供接收一位置特定命令。 1 6 .如申請專利範圍第1 5項所述之記憶體系統，其中： 該通用命令是一次要命令辨識符，以及
4S&W0302TW-MTI -替換頁030405 .ptc 第22頁 1241519 94 3. -7 案號92102144 年月日 修正__ 六、申請專利範圍 該輔助控制介面，係配置以供傳送在該次要命令辨 識符之後的一次要命令（secondary command)。 1 7. —種具有一記憶體介面之電子系統，包含： 一處理器；以及 一記憶體系統，與該處理器連接，該記憶體系統包 含： 一記憶體控制器，與該處理器連接；以及 一記憶體，係如專利申請範圍第8項所述之記 憶體，與該記憶體控制器連接，其中該記憶體介 面更包含： 一位址介面（address interface)，供 接收一位址訊號（a d d r e s s s i g n a 1)； 一主控制介面，包含： 一主命令匯流排，供接收與一記憶體 位置有關之一第一命令訊號（first command signal)，而該記憶體位置由該 位址訊號指定；以及 一主記憶庫選擇匯流排（m a i n b a n k select bus)，供接收一第一記憶庫選擇 訊號(first bank select signal)，該 第一記憶庫選擇訊號指定與該第一命令訊 號對應的一第一記憶庫（f i r s t b a n k); 以及一通用命令介面包含：
4S&W0302TW-MTI -替換頁030405. ptc 第23頁 1241519 94· 3·-々 案號 92102144_年月日__ 六、申請專利範圍 一輔助命令匯流排，供接收一第 二命令訊號(second command signal)，對應於一通用命令，其中 該通用命令係一非位址特定命令；以 及 一輔助記憶庫選擇匯流排 (supplementary bank select bus)，供接收一第二記憶庫訊號 (second bank signal)，該第二記 憶庫訊號指定與該第二命令訊號對應 的一第二記憶庫（second bank)。 1 8 .如申請專利範圍第1 7項所述之電子系統，其中該通用 命令係一預充命令，且其中該通用命令介面係配置以接收 一預充命令。 1 9 .如申請專利範圍第1 7項所述之電子系統，其中該輔助 命令匯流排包含一一位元匯流排。 2 0 .如申請專利範圍第1 7項所述之電子系統，其中該主控 制介面係配置以接收各位置特定命令及各通用命令。 2 1.如申請專利範圍第1 7項所述之電子系統，其中該通用 命令介面更包含一一位元預充輸入，係專用以接收一預充
4S&W0302TW-MTI-替換頁030405.ptc 第24頁 1241519 ^ ^ __案號92102144_年⑽月1 修正____ 六、申請專利範圍 命令。 2 2 . —種存取一記憶體之方法，包含： 於一第一時槽中（first time slot)，要求啟動 一第一列； 於一第二時槽中（second time slot)，要求存取 該第一列中之一記憶體位置； 於一第三時槽中（third time slot)，要求啟動 一第二列並終止該第一列。 2 3 .如申請專利範圍第2 2項所述之方法，更包含： 提供一主命令匯流排，其中該第二列之該啟動要求 發生在該主命令匯流排；以及 提供一輔助命令匯流排，其中該第一列之該終止要 求發生在該輔助命令匯流排。 2 4. —種存取一電子系統中之一記憶體之方法，包含： 存取一記憶體中之一特定位置，其中該記憶體包含 不只一個記憶體位置，且其中該特定記憶體位置之存取係 經由一主命令匯流排而達成，該主命令匯流排係配置以傳 送一位址特定命令， 經由一輔助命令匯流排，在該記憶體運作一通用命 令，其中該通用命令係一非位址特定命令；以及 其中該存取及運作步驟發生於一匯流排，該匯流排
4S&W0302TW-MTI-替換頁030405. p t c 第25頁 1241519 Q _ 案號 92102144 年94多· —1曰 修正_ 六、申請專利範圍 係配置以促進一處理器及該記憶體間之通訊，且其中該匯 流排包含該主命令匯流排以及該辅助命令匯流排。 2 5 .如申請專利範圍第2 4項所述之方法，其中該存取步驟 更包含通過一資料匯流排，傳送一記憶體位址訊號。 2 6 .如申請專利範圍第2 4項所述之方法，其中在相同週期 中，以一獨立通用命令存取之該記憶體之一特定位址係在 該記憶體之別處的一記憶體塊上運作。 2 7.如申請專利範圍第2 4項所述之方法，其中該輔助命令 匯流排包含一一位元匯流排。 28.如申請專利範圍第24項所述之方法，其中該主命令匯 流排傳送各位置特定命令，且該辅助命令匯流排僅傳送各 通用命令，以及其中該通用命令係與多個記憶體位置相關 聯之一命令。 2 9 .如申請專利範圍第2 4項所述之方法，其中該存取步驟 更包含在一第一週期中，啟動一第一特定記憶體位置之步 驟，且其中該存取步驟更包含在一第二週期中，啟動一第 二特定記憶體位置之步驟，該第二特定記憶體位置所在之 記憶庫有別於該第一特定記憶體位置所在之記憶庫，以及 其中該運作步驟更包含在該第二週期中，關閉包含該第一
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6798711B2 (en) * 2002-03-19 2004-09-28 Micron Technology, Inc. Memory with address management
US8250295B2 (en) 2004-01-05 2012-08-21 Smart Modular Technologies, Inc. Multi-rank memory module that emulates a memory module having a different number of ranks
US7532537B2 (en) 2004-03-05 2009-05-12 Netlist, Inc. Memory module with a circuit providing load isolation and memory domain translation
US7916574B1 (en) 2004-03-05 2011-03-29 Netlist, Inc. Circuit providing load isolation and memory domain translation for memory module
US7289386B2 (en) 2004-03-05 2007-10-30 Netlist, Inc. Memory module decoder
US7454586B2 (en) * 2005-03-30 2008-11-18 Intel Corporation Memory device commands
TWI254960B (en) * 2005-07-01 2006-05-11 Chunghwa Picture Tubes Ltd Plasma display device
US7966446B2 (en) * 2005-09-12 2011-06-21 Samsung Electronics Co., Ltd. Memory system and method having point-to-point link
US8045416B2 (en) * 2008-03-05 2011-10-25 Micron Technology, Inc. Method and memory device providing reduced quantity of interconnections
US8154901B1 (en) 2008-04-14 2012-04-10 Netlist, Inc. Circuit providing load isolation and noise reduction
US9128632B2 (en) 2009-07-16 2015-09-08 Netlist, Inc. Memory module with distributed data buffers and method of operation
AU2010201718B2 (en) * 2010-04-29 2012-08-23 Canon Kabushiki Kaisha Method, system and apparatus for identifying a cache line
US20120272013A1 (en) * 2011-04-25 2012-10-25 Ming-Shi Liou Data access system with at least multiple configurable chip select signals transmitted to different memory ranks and related data access method thereof
US20120278527A1 (en) * 2011-04-26 2012-11-01 Byungcheol Cho System architecture based on hybrid raid storage
US9176670B2 (en) * 2011-04-26 2015-11-03 Taejin Info Tech Co., Ltd. System architecture based on asymmetric raid storage
US8719523B2 (en) * 2011-10-03 2014-05-06 International Business Machines Corporation Maintaining multiple target copies
EP3629123B1 (en) 2013-07-27 2021-02-24 Netlist, Inc. Memory module with local synchronization
KR20200126666A (ko) * 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
US11404097B2 (en) 2018-12-11 2022-08-02 SK Hynix Inc. Memory system and operating method of the memory system
US11139010B2 (en) 2018-12-11 2021-10-05 SK Hynix Inc. Memory system and operating method of the memory system
KR20200137548A (ko) 2019-05-30 2020-12-09 에스케이하이닉스 주식회사 메모리 장치 및 이의 테스트 동작 방법
KR20200126678A (ko) 2019-04-30 2020-11-09 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법
KR20200124045A (ko) 2019-04-23 2020-11-02 에스케이하이닉스 주식회사 메모리 시스템 및 그것의 동작 방법

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1173773A (en) * 1913-04-05 1916-02-29 Cook Frank B Co Telephony.
US4426644A (en) * 1980-09-12 1984-01-17 Siemens Ag Method and apparatus for generating three coordinate signals x, y, z for an x, y, z display device
CA2036688C (en) * 1990-02-28 1995-01-03 Lee W. Tower Multiple cluster signal processor
US5369651A (en) * 1992-06-30 1994-11-29 Intel Corporation Multiplexed byte enable bus for partial word writes to ECC protected memory
US5319753A (en) * 1992-09-29 1994-06-07 Zilog, Inc. Queued interrupt mechanism with supplementary command/status/message information
US5721860A (en) * 1994-05-24 1998-02-24 Intel Corporation Memory controller for independently supporting synchronous and asynchronous DRAM memories
EP0700001B1 (en) * 1994-08-31 1999-11-03 Motorola, Inc. Method for synchronously accessing memory
US5600605A (en) 1995-06-07 1997-02-04 Micron Technology, Inc. Auto-activate on synchronous dynamic random access memory
JPH0973776A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US5748551A (en) * 1995-12-29 1998-05-05 Micron Technology, Inc. Memory device with multiple internal banks and staggered command execution
JPH09311812A (ja) * 1996-05-24 1997-12-02 Oki Electric Ind Co Ltd マイクロコンピュータ
US6230235B1 (en) * 1996-08-08 2001-05-08 Apache Systems, Inc. Address lookup DRAM aging
US6067255A (en) 1997-07-03 2000-05-23 Samsung Electronics Co., Ltd. Merged memory and logic (MML) integrated circuits including independent memory bank signals and methods
US6260127B1 (en) * 1998-07-13 2001-07-10 Compaq Computer Corporation Method and apparatus for supporting heterogeneous memory in computer systems
FI982374A (fi) 1998-11-02 2000-06-21 Nokia Mobile Phones Ltd Muistiliityntä
US6449679B2 (en) * 1999-02-26 2002-09-10 Micron Technology, Inc. RAM controller interface device for RAM compatibility (memory translator hub)
JP2000268564A (ja) 1999-03-16 2000-09-29 Nec Eng Ltd シンクロナスｄｒａｍ
JP4034923B2 (ja) 1999-05-07 2008-01-16 富士通株式会社 半導体記憶装置の動作制御方法および半導体記憶装置
JP3871853B2 (ja) * 2000-05-26 2007-01-24 株式会社ルネサステクノロジ 半導体装置及びその動作方法
US6549991B1 (en) * 2000-08-31 2003-04-15 Silicon Integrated Systems Corp. Pipelined SDRAM memory controller to optimize bus utilization
US6553449B1 (en) 2000-09-29 2003-04-22 Intel Corporation System and method for providing concurrent row and column commands
JP2002108691A (ja) * 2000-09-29 2002-04-12 Mitsubishi Electric Corp 半導体記憶装置および半導体記憶装置の制御方法
US6732305B2 (en) * 2000-10-05 2004-05-04 United Memories, Inc. Test interface for verification of high speed embedded synchronous dynamic random access memory (SDRAM) circuitry
US6676028B2 (en) * 2001-04-23 2004-01-13 Howard Jacobson Electrical resistance foot warmer for use with a motor vehicle
JP2004213337A (ja) * 2002-12-27 2004-07-29 Nec Computertechno Ltd 半導体記憶装置及び実装型半導体装置
US7558933B2 (en) * 2003-12-24 2009-07-07 Ati Technologies Inc. Synchronous dynamic random access memory interface and method

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