KR20040081197A - 보조 명령버스용 장치 및 방법 - Google Patents

보조 명령버스용 장치 및 방법 Download PDF

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KR20040081197A KR10-2004-7012396A KR20047012396A KR20040081197A KR 20040081197 A KR20040081197 A KR 20040081197A KR 20047012396 A KR20047012396 A KR 20047012396A KR 20040081197 A KR20040081197 A KR 20040081197A
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Abstract

본 발명의 다양한 특징에 따르는 전자 시스템은 위치-특정 명령 인터페이스와 범용명령 인터페이스를 구비하는 메모리를 포함한다. 메모리는 어드레스 특정 명령을 전달하도록 구성된 주 명령버스와, 범용명령을 전달하도록 구성된 보조 명령버스를 통해 시스템의 다른 구성요소와 통신한다. 명령은 각각의 인터페이스에서 동시에 메모리에 의해 수신된다.

Description

보조 명령버스용 장치 및 방법{Method and Apparatus for Supplementary Command Bus}
많은 전자 시스템은 정보를 저장하기 위해 메모리를 사용한다. 메모리 장치는 전자 시스템의 다른 구성요소와 통신하기 위한 인터페이스를 포함한다. 보통의 인터페이스는 수개의 입력부와 출력부를 구비하는데, 이들은 병렬로 다비트 전송을 하기 위한 다양한 버스 커넥션을 포함한다. 특히 메모리 장치는 컨트롤러로부터 메모리 장치로 명령 정보와 어드레스 정보를 송신하는 명령버스와 어드레스 버스를 통상적으로 포함한다.
예를 들면, 현존하는 많은 DRAM 장치는 3개의 명령 신호, 보통은 로우 어드레스 스트로브(row address strobe, RAS), 컬럼 어드레스 스트로브(column address strobe, CAS), 및 라이트 인에이블(write enabel, WE)을 갖는 명령/어드레스 버스와, 로우/컬럼 어드레스(A[X:0]), 뱅크 어드레스(BA[1:0]), 및 칩 실렉트(chip select, CS)를 포함하는 수개의 어드레스 신호를 포함한다. 명령신호는 예를 들면 액티베이트 로우(ACTIVATE ROW), 컬럼 셀렉트(COLUMN SELECT) 등의 수개의 명령을라이트/리드(WRITE/READ), 프리차지 로우(PRECHARGE ROW), 프리차지 올(PRECHARGE ALL), 오토 리프레쉬(AUTO REFRESH), 셀프 리프레쉬(SELF REFRESH), 웨이크(WAKE), 로드 모드(LOAD MODE), 및 로드 익스텐디드 모드(ROAD EXTENDED MODE)로 해독한다.
어떤 액세스 처리는 메모리 장치의 작업량/대역폭을 제한하는 명령/어드레스 버스를 포화시킨다. 예를 들어, 단순화된 메모리 액세스 처리를 도시한 도 9를 참조하면, 만약 어드레싱 패턴이 모든 페이지가 없음을 명령하면, 메모리 장치에 대한 데이터의 각 벌스트(burst) 송신동작(900)은 로우 어드레스(911)에 대하여 하나의 액티베이트 명령(910)과 컬럼 어드레스 데이터(913)에 대응하는 리드 또는 라이트 명령(912)을 필요로 한다. 뱅크 선택 데이터는 뱅크 선택버스(924)를 경유하여 송신된다. 선택된 뱅크에 대한 프리차지 명령(914)은 선택된 뱅크가 닫히는 것으로 단정된다. 그러나 만약 벌스트 사이즈가 3개의 명령에 대한 시간을 허용하지 않으면, 데이터 송신 속도는 억제된다. 공통의 예는 명령/어드레스 버스(922)의 속도의 2배로 동작하는 데이터 버스(920)에 의한 4개의 데이터 버스 송신(916A-916D)의 벌스트 크기이다. 이것은 메모리 시스템의 동작을 최적화하기 위해 다양한 뱅크에 대해 인터리브된 명령을 통상적으로 이용하는 메모리 액세스에 있어서 매우 간략화되어 있는 예시적인 예이기는 하지만, 각각의 데이터 버스 벌스트 송신동작(900)이 2개의 명령/어드레스 블록(910, 912)을 제공한다는 것을 설명해주는데 도움이 된다. 그러나 3개의 명령은 송신에 영향을 미칠 필요가 있기 때문에 데이터 버스의 효율은 그 용량의 2/3로 감축될 수 있다.
본 발명은 집적회로 및 반도체 시스템에 관한 것으로, 특히 데이터 액세스에 관한 것이다.
본 발명은 축척으로 도시할 수 없는 다음의 예시된 도면과 관련하여 보았을 때 상세한 설명과 청구범위를 참조함으로써 보다 완전히 이해할 수 있을 것이다. 다음의 도면에서, 유사한 참조번호는 전도면을 통해 유사한 구성요소를 나타내고 있다.
도 1은 본 발명의 다양한 특징에 따르는 전자 시스템의 블록도
도 2는 메모리 인터페이스와 버스 시스템의 블록도
도 3은 주 제어버스와 보조 제어버스의 블록도
도 4는 연속 메모리 액세스에 대한 타이밍도
도 5는 주 제어버스와 보조 제어버스의 다른 실시예를 도시한 블록도
도 6은 주 제어버스와 보조 제어버스의 또 다른 실시예를 도시한 블록도
도 7은 제 2 명령 인디케이터를 제공하기 위한 타이밍도
도 8은 제 3 명령 인디케이터를 제공하기 위한 타이밍도
도 9는 단순하게 예시된 종래기술의 메모리 액세스에 대한 타이밍도
도면에서 구성요소는 단순 명료하게 도시되었으며, 반드시 축척법으로 도시한 것은 아니다. 예를 들어, 도면에서 어떤 구성요소들의 치수는 본 발명의 실시예의 이해를 돕기 위해 다른 구성요소에 비해 과장되게 도시되어 있을 수 있다.
본 발명의 다양한 특징에 따른 전자 시스템은 위치-특정 명령 인터페이스(location-specific command interface)와 범용명령 인터페이스(general command interface)를 갖는 메모리를 포함한다. 이 메모리는 어드레스 특정 명령을 송신하도록 구성된 주명령 버스와 범용명령을 송신하도록 구성된 보조명령 버스를 통해 시스템 내의 다른 구성요소와 통신한다. 명령은 각각의 인터페이스에서 메모리에 의해 동시에 수신될 수 있다. 예를 들면, 프리차지 명령은 범용명령 인터페이스에서 수신될 수 있지만, 메모리 액세스는 영역특정 인터페이스에서 수신된다.
본 발명은 기능블록의 구성과 여러가지 처리 단계로 기술되어 있다. 이러한 기능블록은 특정 기능을 실행하도록 구성된 임의의 수의 하드웨어와 소프트웨어에 의해 실현될 수 있다. 예를 들면, 본 발명은 예를 들면, 하나 이상의 프로세서 또는 다른 제어장치의 제어하에 다양한 기능을 실행할 수 있는 메모리 소자, 인터페이스 소자, 논리소자, 버스, 패키지 커넥션 등의 다양한 구성요소를 이용할 수 있다. 또한 본 발명은 단지 본 발명의 전형적인 어플리케이션으로 기술된 임의의 수의 저장 시스템, 데이터 전송매체, 프로토콜 및 시스템과 결합하여 실행될 수 있다. 또한 본 발명은 데이터 송신, 시그널링, 데이터 처리, 버스 제어 등을 위한 임의의 수의 종래기술을 이용할 수도 있다.
도 1을 참조하면, 본 발명의 다양한 특징에 따르는 전자 시스템(100)은 프로세서(102)와 메모리 시스템(104)을 포함할 수 있다. 본 발명의 전자 시스템(100)은 퍼스널 컴퓨터 시스템 등의 메모리를 이용하는 시스템을 포함한다. 그러나 전자 시스템(100)은 통신 시스템, 컴퓨팅 시스템, 엔터테인먼트 시스템, 제어 시스템, 휴대형 전자장치, 오디오 컴포넌트, 전기기기, 또는 공장 제어 시스템 등의 적합한 전자 시스템을 포함할 수 있으며, 이러한 다양한 구성요소는 특정 시스템과 환경에따라 달라질 수 있다. 프로세서(102)는 일반적으로 전자 시스템(100)의 동작을 제어하며, 인텔(Intel), 모토롤라(Motorola), 어드밴스트 마이크로 디바이시스(Advanced Micro Devices)의 마이크로 프로세서 등의 임의의 적절한 프로세서 또는 컨트롤러를 포함할 수 있다. 어떤 어플리케이션에서, 프로세서(102)는 논리회로 또는 ASIC 등의 다른 장치로 대체되거나 또는 생략될 수 있다.
메모리 시스템(104)은 데이터를 저장하기 위한 저장 시스템을 포함한다. 메모리 시스템(104)은 데이터를 저장하고, 메모리 시스템(104)과 프로세서(102) 또는 다른 구성요소 사이에 데이터를 송신하는 임의의 적절한 메모리 시스템을 포함할 수 있다. 본 실시예에서, 메모리 시스템(104)은 하나 이상의 메모리 모듈(210A, 210B), 메모리 컨트롤러(212) 및 버스 시스템(106)을 포함한다. 메모리 컨트롤러(212)는 메모리 모듈(210)과의 데이터 송신을 포함하는 액세스를 제어하고, 또한 추가의 기능과 동작을 수행할 수 있다. 메모리 컨트롤러(212)는 메모리 모듈(210)에 대한 액세스를 제어하기 위한 임의의 적합한 메모리 컨트롤러를 포함할 수 있다. 일부 실시예에서 메모리 컨트롤러(212)는 생략 및/또는 다른 시스템 구성요소에 의해 실행될 수 있는 기능을 가질 수 있다.
메모리 모듈(210)은 ROM, SRAM, DRAM, SDRAM 또는 기타의 다른 적합한 저장 시스템 등, 데이터를 저장하기 위한 임의의 시스템을 포함할 수 있다. 본 실시예에서, 메모리 모듈(210)은 마이크론(Micron)의 DDR SDRAM(double data rate synchronous dynamic random access memory)모듈을 포함한다. 예를 들면, 각각의 메모리 모듈(210)은 내부적으로 4개의 DRAM 뱅크로 구성된 고속 CMOS SDRAM을 적절하게 포함한다. 그러나 메모리 모듈(210)은 임의의 적절한 메모리 또는 개별적인 메모리 칩, 멀티 컴포넌트 디바이스나 다른 타입의 저장장치 등의 구성을 포함할 수 있다. 메모리 모듈(210)은 핀을 포함하는 복수의 커넥션, 땜납, 도전성 커넥션, 광결합 이나 다른 적당한 결합 등의 임의의 적합한 인터페이스를 통해 전자 시스템(100)의 나머지와 인터페이스 된다.
버스 시스템(106)은 메모리 시스템(104)의 구성요소와 접속한다. 버스 시스템(106)을 포함하는 메모리 시스템(104)은 광 신호 또는 전기신호를 포함하는 임의의 적절한 신호를 이용할 수 있다. 버스 시스템(106)은 복수의 배선, 광섬유, 또는 다른 통신매체 등의 정보를 전송하기 위한 적합한 매체를 포함할 수 있다. 본 실시예에서, 상기 매체는 메모리 시스템(104)과 다른 구성요소가 부착될 수 있는 시리얼 버스 또는 다비트 버스 등의 전기적 버스를 포함한다.
메모리 시스템(104)과의 통신은 임의의 적합한 방식으로, 그리고 프로세서(102), 메모리 컨트롤러(212) 또는 다른 회로나 시스템을 이용하는 등의 적합한 구성요소에 의해 제어되므로, 통신을 제어할 수 있다. 본 실시예에서, 메모리 모듈(210)과의 통신은 메모리 컨트롤러(212)에 의해 적절하게 제어된다.
버스(106)와, 접속 구성요소는 적절한 통신기술 및/또는 프로토콜을 이용하여 통신할 수 있다. 예를 들어, 구성요소들은 마이크론의 SDRAM에 상세히 설명된 종래의 프로토콜을 이용하여 버스(106)를 통해 통신할 수 있다. 버스(106)는 또한 메모리 모듈(210)과 통신하도록 적절하게 구성되어 있다. 예를 들어, 도 2를 참조하면, 각각의 메모리 모듈(210)은 데이터 버스 커넥션(320), 어드레스 버스 커넥션(324), 주명령 버스 커넥션(326), 및 보조 명령버스 커넥션(328)을 갖는 인터페이스(250)를 포함한다. 버스(106)는 데이터 버스(220), 어드레스 버스(224), 주 제어버스(226), 및 보조 제어버스(228)를 포함하는 등, 통신을 용이하게 하도록 구성될 수 있다.
메모리 인터페이스(250)와 버스(106)는 메모리 모듈(210)과 정보를 주고받는 매체를 제공한다. 각각의 버스 구성요소(220, 224, 226, 228)는 보통 선택된 정보의 종류, 즉, 어드레스 버스(224) 상의 선택정보, 데이터 버스(220) 상의 데이터, 주 제어버스(226)와 보조 제어버스(228) 상의 명령신호를 전송한다. 또한 각각의 버스는 관련정보를 전송하도록 적합하게 구성될 수 있다. 예를 들어, 각각의 버스는 선택된 비트의 수를 취급하도록 구성될 수 있다.
보다 구체적으로, 본 실시예의 데이터 버스 인터페이스(320)는 데이터 버스(220)와 정보를 주고받는 4비트, 8비트 또는 16비트 커넥션 등의 다비트 커넥션을 포함한다. 본 실시예의 어드레스 버스 인터페이스(324)는 무엇보다도 선택된 뱅크의 메모리 어레이(210) 중에서 하나의 위치를 선택하도록 로우 어드레스 정보와 컬럼 어드레스 정보를 수신하기 위한 13비트 커넥션을 포함한다. 데이터 버스(220)와 어드레스 버스(224)는 대응 인터페이스(320, 324)를 통해 메모리 모듈(210)과 인터페이스하도록 적합하게 구성될 수 있다.
주 제어버스(226)와 보조 제어버스(228) 상의 신호는 명령을 정의하며, 또한 명령이 공급되는 칩 및/또는 뱅크를 식별할 수 있다. 이들 명령은 메모리 모듈(210)의 동작에 대한 임의의 명령 세트일 수 있다. 본 실시예에서, 보조 제어버스(228)는 제 1 선택 명령 서브세트를 제공하기 위해 사용되고, 주 제어버스(226)는 제 2 선택 명령 서브세트 또는 전체 명령세트를 제공하기 위해 사용된다. 예를 들어, 보조 명령버스(228)는 범용명령, 즉 메모리 위치의 큰 블록(전체 모듈 또는 전체 뱅크와 같은)과 관련되는 명령을 위해 사용될 수 있다. 주 제어버스(226)는 위치위치-특정특정 명령, 즉 메모리 모듈(210) 내의 개개의 위치 또는 그룹의 위치에 관련되는 명령뿐 아니라 다른 다양한 실시예에서의 명령을 취급한다. 위치-특정 명령에 관련되는 메모리 위치는 어드레스 버스(224) 상의 신호에 의한 것 등의 임의의 적합한 방식으로 표시될 수 있다. 따라서 주 제어버스(226)는 로우 및/또는 컬럼 정보를 이용하는 명령에 사용되며, 전형적으로 어드레스 버스(224)를 통해 제공되고, 보조 제어버스(228)는 로우 또는 컬럼 정보와 관련되지 않은 명령에 사용되므로 어드레스 버스(224)를 이용하지 않는다.
명령신호는 주 제어버스(226)와 보조 제어버스(228) 사이에서 임의의 적합한 방식으로 분할될 수 있으며, 유사하게 주 제어버스(226)와 보조 제어버스(228)는 명령신호를 수용하도록 적합한 방식으로 구성될 수 있다. 예를 들면, 도 3에 예시된 일실시예에서, 주 제어버스(226)는 3개의 주 명령비트(M-CMD)를 갖는 주 명령버스(410)와, 1비트(M-CS)를 갖는 주 칩 선택버스 비트(412)와, 2비트(M-BA)를 갖는 주 뱅크 선택버스(414)를 포함한다. 3개의 주 명령 비트는 로우 어드레스 스트로브(RAS), 컬럼 어드레스 스트로브(CAS), 및 라이트 인에이블(WE)로서 적합하게 지정된다. 본 실시예에서, 주 뱅크 선택버스(222)는 명령이 인가되도록 된 뱅크를 정의하는 2비트 버스를 포함하고, 1비트 주 칩 선택버스(412)는 대응 동작에 대한 관련칩을 식별한다.
유사하게, 보조 제어버스(228)는 관련 명령세트를 수용하도록 임의의 적합한 방식으로 구성될 수 있다. 예를 들어, 보조 제어버스(228)는 보조 명령버스(416)(S-CMD), 보조 칩 선택버스(418)(S-CS), 및 보조 뱅크 선택버스(420)(S-BA)를 적합하게 포함한다. 일실시예에서, 보조 제어버스(228)는 프리차지(PRECHARGE)동작을 용이하게 할 뿐이다. 비록 프리차지 동작이 액세스 후의 선택된 상태로 메모리를 액세스하거나 복구하기 위해 메모리 또는 메모리의 일부를 준비하는 적절한 처리를 포함할 수 있지만, 프리차지 동작은 메모리의 특정 뱅크 또는 모든 뱅크에서 로우를 개방하게 하는 것을 비활성화하게 하는 동작을 포함할 수 있다.
전용의 프리차지 실시예에서, 보조 명령버스(416)는 1비트 신호이므로, 보조 명령비트의 단정은 메모리 모듈(210)을 시그널링하여 보조 칩 선택버스(418)와 보조 뱅크 선택버스(420)에 의해 표시된 뱅크(310A) 상의 프리차지 명령을 실행한다. 이와 달리, 프리차지는 보조 제어버스(228)에 의해 제어되는 유일한 명령이기 때문에 보조 명령버스(416)가 함께 생략될 수 있으며, 따라서 보조 칩 선택버스는 프리차지 신호로서 동작한다. 보조 칩 선택의 활성화는 보조 뱅크 선택버스(420)에 의해 지정된 뱅크의 표시 칩에 프리차지 동작을 야기시킨다.
따라서, 활성화 명령 및 후속하는 리드명령 또는 라이트 명령은 데이터를 검색하여 저장하도록 어드레스 버스(224)와 관련된 주 제어버스(226)를 이용하여 단정될 수 있다. 다음의 활성화 명령 또는 다른 명령은 보조 제어버스(228)를 통한 원래 뱅크(30A) 상의 프리차지 명령의 단정과 동시에 다른 뱅크(310B) 상의 주 제어버스(226)를 통해 단정될 수 있다. 따라서 프리차지 명령은 주 제어버스(226)를 사용하지 않고도 단정될 수 있으므로, 주 제어버스(226) 상의 혼잡을 해제하고 메모리 모듈(210)의 성능을 향상시킬 수 있다.
특히, 본 발명의 다양한 특징에 따르는 전자 시스템(100)과 방법은 메모리 액세스 동작용 로우를 활성화하고 컬럼을 선택하기 위해 주 제어버스(226)를 이용할 수 있으며, 메모리의 뱅크를 닫기 위해 보조 제어버스(228)를 이용할 수 있다. 예를 들어 도 4를 참조하면, 초기의 메모리 액세스는 주 뱅크 선택버스(414) 상의 관련 뱅크와, 주 칩 선택버스(412) 상의 관련 칩과, 어드레스 버스(224) 상의 관련 메모리 로우를 식별하고, 초기시간 T1에서 주 명령버스(410) 상의 액티브(ACTIVE) 신호를 제공함으로써 실행될 수 있다. 실질적으로 동일한 시간에, 보조 제어버스(228)는 NOP명령을 수신하여 원하지 않는 명령이 보조 제어버스(228)에 등록되지 않도록 해준다.
초기의 메모리 액세스 후, 제 2 메모리 액세스 동작이 다른 뱅크 상의 제 2 메모리 위치에서 시작될 수 있다. 따라서 제 2 메모리 위치는 주 칩 선택버스(412), 주 뱅크 선택버스(414), 및 어드레스 버스(224) 상에서 식별될 수 있으며, 액티브 명령, 리드 명령, 라이트 명령은 주 명령버스(410)를 통해 시간 T3와 T4에서 연속적으로 공급될 수 있다. 한편, 보조 제어버스(228)는 이전 메모리 액세스 동작에서 아직 액티브인 로우(row)가 닫히도록 이전에 액세스된 뱅크에 프리차지 명령을 제공할 수 있다. 예를 들어, 이미 액세스된 뱅크와 칩은 시간 T3에서 보조 뱅크 선택버스와 보조 칩 선택버스(418) 상에서 각각 식별된다. 프리차지 명령은제 2 뱅크가 주 제어버스(226)를 통해 액세스되는 동안 보조 명령버스(416)에 공급되어 이전에 액세스된 뱅크의 프리차지를 시작한다.
명령세트는 주 제어버스(226)와 보조 제어버스(228)에 의해 임의의 적합한 방식으로 할당 및 공유될 수 있다. 예를 들어, 명령은 어드레스 버스(224)를 필요로 하는 모든 명령이 주 제어버스(226)를 통해 단정되고, 어드레스 버스(224)를 필요로 하지 않는 모든 명령이 보조 명령버스(228)나 주 제어버스(226) 중의 하나를 통해 단정될 수 있도록 공유될 수 있다. 따라서 메모리 컨트롤러(212) 등의 명령을 공급하는 장치는 임의의 선택된 기준에 따라 명령을 공급하는 제어버스(226, 228)가 어느 것인지를 선택할 수 있다. 이와 달리, 명령은 주 제어버스(226) 또는 보조 제어버스(228)에 대한 단정으로 제한될 수 있거나, 또는 한 세트의 명령은 주 제어버스(226)에 대해서만 단정되고, 두 번째 세트의 명령은 보조 제어버스(228)에 대해서만 단정되는 반면, 세번째 세트의 명령은 버스(226, 228) 중의 하나에 대해 단정되도록 할당될 수 있다.
유사하게 메모리 모듈 인터페이스(250), 주 제어버스(226), 및 보조 제어버스(228)는 할당되거나 공유되는 명령의 단정을 용이하게 하는 임의의 적합한 방식으로 구성될 수 있다. 어드레스 버스(224)를 필요로 하지 않는 모든 명령이 주 제어버스(226)나 보조 제어버스(228)에서 단정될 수 있는 실시예에서, 각각의 제어버스(226, 228)는 관련 명령세트를 수용하도록 충분한 비트로 적합하게 구성된다. 예를 들어, 도 5를 참조하면, 메모리 모듈(210)은 3개의 명령(예를 들면, 액티브(ACTIVE), 리드(READ), 및 라이트(WRITE))이 어드레스 버스(224)를 필요로 하고, 6개의 명령(디셀렉트(DESELECT), 넌 오퍼레이션(NON OPERATION), 벌스트 터미네이트(BURST TERMINATE), 프리차지(PRECHARGE), 오토 리프레쉬(AUTO REFRESH), 및 로드 모드 레지스터(ROAD MODE REGISTER))이 필요로 하지 않도록 9개의 명령을 수용할 수 있다. 모두 9개의 명령을 수용하기 위해, 주 제어버스(226)는 4개의 명령비트로 구성될 수 있다. 유사하게, 보조 제어버스(228)는 어드레스 버스(224)를 이용하지 않는 6개의 명령을 수용하도록 3개의 명령비트로 적합하게 구성된다.
다른 실시예에서, 핀의 수는 명령세트, 주 명령버스(226), 보조 명령버스(228), 및 인터페이스(250)를 재구성함으로서 감축될 수 있다. 예를 들어, 명령은 어드레스 버스(224)를 필요로 하지 않는 명령이 보조 제어버스(228) 상에서만 단정되도록 할당될 수 있다. 따라서, 본 실시예에서 주 제어버스(226)는 도 6에 도시된 바와 같이, 2개의 명령비트만을 필요로 하는 3개의 명령(액티브, 리드 및 라이트)만을 취급하도록 구성될 수 있다.
다른 실시예에서, 보조 제어버스(228)에 의해 요구되는 비트의 수는 다양한 명령을 패킷화함으로써 감축될 수 있다. 패킷화는 우선도가 낮은 명령들에 대하여 단일 명령으로 연속신호를 송신하는 것을 포함한다. 예를 들어, 도 7을 참조하면, 보조 제어버스(228)는 2개의 보조 명령비트(416)뿐 아니라 보조 칩 셀렉트(418)와 보조 뱅크 셀렉트 비트(420)로 구성될 수 있다. 보조 명령비트(416)는 4개의 주명령 중 하나를 수신할 수 있다. 3개의 명령은 프리차지, 오토 리프레쉬, 및 NOP 등의 적합하게 실행가능한 명령이다. 4개의 명령은 이 실시예에서는 EXTENDED1로서 칭해지는 2차 명령 인디케이터(620)이다. EXTENDED1은 예를 들면, 다음 사이클에서계속되는 2차 명령을 나타낸다. 따라서 만약 EXTENDED1이 전송되면, 다음 사이클은 2차 명령(622)을 포함한다. 2차 명령은 셀프 리프레쉬, 웨이크, 로드 모드 등의 적절한 명령을 포함할 수 있다. 본 실시예에서, 2차 명령은 주 명령보다 우선순위가 낮은 명령을 포함한다. 그러나 주 명령 및 보조 명령 세트는 임의의 요구되는 기준에 따라 선택될 수 있다.
또한 도 8을 참조하면, 2차 명령(622)은 3차 명령 인디케이터(724)를 단정함으로써 다음 사이클에서 후속하는 다른 명령을 표시할 수 있다(EXTENDED2). 3차 명령(726)은 다음 사이클에서 단정될 수 있다. 부가적인 명령능력은 만약 필요하면 부가적인 서브명령 인디케이터를 이용하여 제공될 수 있다. 따라서, 우선순위가 낮은 많은 명령이 부가적인 명령비트를 부가하지 않고도 부가될 수 있다.
여기에서 도시되고 설명된 특정한 실시예들은 본 발명을 예시하기 위한 것이며, 최선의 모드이지만 본 발명의 범위를 제한하기 위한 것은 아니라는 점을 이해하여야 한다. 사실 간결성을 위해 종래의 신호처리, 데이터 전송, 및 시스템(그리고 시스템의 개별적인 동작을 위한 구성요소)의 다른 기능적 특징은 여기에서 상세히 설명하지 않았다. 또한 여러 도면에서 도시된 접속선은 각종 구성요소 사이의 예시적 기능관계 및/또는 물리적 결합을 나타내기 위한 것이다. 실질적인 통신 시스템에서는 많은 변경이나 부가적인 기능관계 또는 물리적 접속이 존재할 수 있다.
본 발명을 바람직한 실시예를 참조하여 상술하였다. 그러나 본 명세서를 읽어 본 당해 기술분야의 기술자라면 본 발명의 범위에서 벗어나지 않고도 본 발명의 바람직한 실시예에 변경 및 수정을 가할 수 있음을 이해할 수 있을 것이다. 이들및 기타의 변경과 수정은 다음의 청구범위에 기재된 바와 같은 본 발명의 범위에 포함되도록 의도된 것이다.

Claims (21)

  1. 프로세서와;
    하나 이상의 메모리 위치를 갖는 메모리와;
    상기 프로세서를 상기 메모리에 접속하는 버스를 포함하는 전자 시스템으로서,
    상기 버스는,
    데이터를 전송하기 위한 데이터 버스와;
    제 1 메모리 위치를 식별하기 위한 어드레스 버스와;
    상기 제 1 메모리 위치와 관계되는 제 1 명령을 전달하기 위한 주 명령버스와;
    상기 제 1 메모리 위치와 관계없는 제 2 명령을 전달하기 위한 보조 명령버스를 포함하는 것을 특징으로 하는 전자 시스템.
  2. 제 1 항에 있어서,
    상기 제 2 명령은 프리차지 명령이고, 상기 보조 명령버스는 1비트 버스를 포함하는 것을 특징으로 하는 전자 시스템.
  3. 제 1 항에 있어서,
    상기 주 명령버스는 위치-특정 명령을 전달하고,
    상기 보조 명령버스는 범용명령만을 전달하는 것을 특징으로 하는 전자 시스템.
  4. 제 1 항에 있어서,
    상기 제 2 명령은 2차 명령 인디케이터이고,
    상기 보조 명령 버스는 상기 제 2 명령 후에 제 3 명령을 전달하는 것을 특징으로 하는 전자 시스템.
  5. 프로세서와;
    하나 이상의 메모리 위치를 갖는 메모리와;
    상기 프로세서를 상기 메모리에 접속하는 버스를 포함하는 전자 시스템으로서,
    상기 버스는,
    어드레스 특정명령을 전달하도록 구성된 주 명령버스와;
    범용명령을 전달하도록 구성된 보조 명령버스를 포함하는 것을 특징으로 하는 전자 시스템.
  6. 제 5 항에 있어서,
    상기 범용명령은 프리차지(PRECHARGE) 명령인 것을 특징으로 하는 전자 시스템.
  7. 제 5 항에 있어서,
    상기 범용명령은 2차 명령 인디케이터이고,
    상기 보조 명령버스는 상기 제 2 명령 후 제 3 명령을 추가로 전달하도록 구성된 것을 특징으로 하는 전자 시스템.
  8. 인터페이스를 갖는 메모리로서,
    상기 인터페이스는,
    위치-특정 명령을 수신하도록 구성된 위치-특정 명령 인터페이스와;
    하나 이상의 범용명령만을 수신하도록 구성된 범용명령 인터페이스를 포함하는 것을 특징으로 하는 메모리.
  9. 제 8 항에 있어서,
    상기 범용명령 인터페이스는 프리차지(PRECHARGE) 명령을 수신하도록 구성된 것을 특징으로 하는 메모리.
  10. 제 8 항에 있어서,
    상기 위치-특정 명령 인터페이스는 위치-특정 명령과 범용명령을 수신하도록 구성된 것을 특징으로 하는 메모리.
  11. 인터페이스를 갖는 메모리로서,
    상기 인터페이스는 범용명령을 수신하도록 구성된 범용명령 인터페이스를 포함하는 것을 특징으로 하는 메모리.
  12. 제 11 항에 있어서,
    상기 범용명령은 프리차지 명령인 것을 특징으로 하는 메모리.
  13. 제 11 항에 있어서,
    상기 메모리는 하나 이상의 뱅크를 포함하며, 상기 인터페이스는 상기 범용명령용 뱅크 어드레스를 수신하도록 구성된 범용 뱅크 선택 인터페이스를 추가로 포함하는 것을 특징으로 하는 메모리.
  14. 프리차지 명령을 수신하도록 된 1비트 프리차지 입력부를 포함하는 것을 특징으로 하는 메모리.
  15. 제 14 항에 있어서,
    상기 메모리는 하나 이상의 뱅크를 포함하고, 상기 프리차지 명령용 뱅크 어드레스 정보를 수신하도록 구성된 범용 뱅크 선택 인터페이스를 추가로 포함하는 것을 특징으로 하는 메모리.
  16. 메모리 컨트롤러와;
    상기 메모리 컨트롤러와 통신하는 메모리를 포함하는 메모리 시스템으로서,
    상기 메모리는,
    위치-특정 명령을 수신하는 주 제어 인터페이스와;
    범용명령을 수신하는 보조 제어 인터페이스를 구비하는 인터페이스를 포함하는 것을 특징으로 하는 메모리 시스템.
  17. 제 16 항에 있어서,
    상기 범용명령은 프리차지 명령인 것을 특징으로 하는 메모리 시스템.
  18. 제 16 항에 있어서,
    상기 범용명령은 2차 명령 인디케이터이고,
    상기 보조 제어 인터페이스는 상기 2차 명령 인디케이터 후에 2차 명령을 전달하도록 구성되는 것을 특징으로 하는 메모리 시스템.
  19. 프로세서와;
    상기 프로세서에 접속된 메모리 시스템을 포함하는 전자 시스템으로서,
    상기 메모리 시스템은,
    상기 프로세서에 접속된 메모리 컨트롤러와;
    상기 메모리 컨트롤러에 접속되며 인터페이스를 구비하는 메모리를 포함하며,
    상기 인터페이스는,
    상기 어드레스 신호를 수신하기 위한 어드레스 인터페이스와;
    상기 어드레스 신호에 의해 특정된 메모리 위치에 관한 제 1 명령 신호를 수신하는 주 명령버스와; 상기 제 1 명령신호에 대응하는 제 1 뱅크를 특정하는 제 1 뱅크 선택 신호를 수신하는 주 뱅크 선택버스를 포함하는 주 제어 인터페이스와; 보조 제어 인터페이스를 포함하고,
    상기 보조 제어 인터페이스는,
    범용명령에 대응하는 제 2 명령신호를 수신하는 보조 명령버스와;
    상기 제 2 명령신호에 대응하는 제 2 뱅크를 특정하는 제 2 뱅크 신호를 수신하는 보조 뱅크 선택버스를 포함하는 것을 특징으로 하는 전자 시스템.
  20. 메모리에 액세스하는 방법으로서,
    제 1 시간 슬롯에서, 제 1 로우(row)의 활성화를 요청하는 단계와;
    제 2 시간 슬롯에서, 제 1 로우의 메모리 위치의 액세스를 요청하는 단계와;
    제 3 시간 슬롯에서, 제 2 로우의 활성화를 요청하고, 상기 제 1 로우의 종료를 요청하는 단계를 포함하는 것을 특징으로 하는 메모리 액세스 방법.
  21. 제 20 항에 있어서,
    주 명령버스를 제공하는 단계와, 보조 명령버스를 제공하는 단계를 추가로포함하며, 상기 제 2 로우의 활성화를 요청하는 단계는 상기 주 명령버스 상에서 발생하고, 상기 제 1 로우의 종료를 요청하는 단계는 상기보조 명령버스에서 발생하는 것을 특징으로 하는 메모리 액세스 방법
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