TWI240297B - Method of forming a raised contact for a substrate - Google Patents

Description

1240297 玖、發明說明： 【曼ϋ所屬之技術領域】 本發明與半導體積體電路（integrated circuit ; 1C)製造有 關’更特定言之’本發明與形成基板之隆起接觸點的一種 方法有關。 【患JL技術】 1965年Gordon Moore首先發現一晶片上每單位面積電晶 體數量約每1 8個月就出現兩倍。自那以後，半導體行業就 设法及時引入新設計及處理以取得由所稱摩爾定律設計出 的裝置密度方面之改良。特定言之，在光學及微影蝕刻方 面的主要增強已減小可在一晶片或其他基板上的特徵中成 功圖案化之關键尺寸（critical dimension ; CD)。同時，在換 雜、沈積及蝕刻方面的巨大改良已降低可橫跨該基板而精 確達到的濃度、深度及厚度。 因為裝置尺寸接近原子尺寸，所以物理方面的基本限制 將在決定該基板上的該等裝置之性能及可靠性方面起越來 越大的作用。以往，縮放問題總體包括半導體處理之前端 中的電晶體或半導體處理之後端中的接線。但是，更為重 要的係平衡該基板上的電晶體及互連之縮放與多基板之間 的互連之縮放。 因此，所需要的係形成隆起接觸點的一種方法，該等接 觸點係用於基板與具有此類隆起接觸點的一結構之間的 連。 [發明内客] 86205 1240297 理 白 半 在以下說明中提出許多細節 以提供對本發明的完全理解 ，在沒有該等特定細節的情 為了避免使本發明晦遞難懂 導體設備及處理。 ，例如特定材料、尺寸及處 。但是’熟悉技術人士應明 況下仍可實施本發明。另外 ’並未特定詳細說明熟知的 -裝置可藉由反覆執行單元處理之某結合(例如摻雜、沈 孝曰、、圖案化及㈣）而在—基板上形成。積體電路⑽在一 晶片或基板上製造期間’電晶體可在半導體材料中形成並 由—電性絕緣材料分離。然後該等電晶體可與一互連系統 連接，該互連系統具有由該電性絕緣材料分離的多層導電 材料。 每單位容量一較高裝置密度可藉由堆疊二個或多個基板 而達到。該等基板可與三維互連連接。該等三維互連可包 括該等基板上的隆起接觸點。本發明說明形成用於基板之 間的互連之隆起接觸點的一種方法。 圖1 (g)及圖2表示依據本發明的一結構之某等具體實施例。 【實施方式】 圖1(g)表示包括一基板100上的一插塞135之一結構1000 的一項具體實施例。該插塞13 5可形成一隆起接觸點以使一 信號可輸入一焊墊1 04或從該焊墊輸出，該焊墊與該基板 1〇〇之一底層102中的一裝置之一作用區域連接。 圖2表示包括依據本發明的二互連基板210、220之一結構 2000的一項具體實施例。該結構2000包括用於一第一基板 21 0的一第一隆起接觸點211，該第一隆起接觸點與用於一第 86205 1240297 一基板220的一第二隆起接觸點221互連。在一項具體實施 例中，忒隆起接觸點2 11使一信號可輸入一焊塾2〇4或從該烊 塾輸出’該焊墊與該基板21〇之一底層2〇2中的一裝置之一 作用區域連接。 圖1(a)至（g)及圖2表示形成用於依據本發明的一基板1〇〇 炙隆起接觸點的一方法之各種具體實施例。一基板1〇〇可包 括具有多晶片的一晶圓、具有多晶粒的一晶片或具有多裝 置的一晶粒。 忒基板100可與一封包整合。某等情況下可採用插板。該 基板100—般包括一底層102。該底層1〇2包括一焊墊1〇4， 該焊墊使一信號可輸入一裝置之一作用區域或從該作用區 域輸出。該裝置可以為主動或被動形式。該焊墊104可以採 用一導電材料形成，該導電材料具有選自範圍約2,500 0至 12,000.0埃的一厚度。該導電材料可包括一種金屬，例如鋁 或銅。 孩底層102可由採用一電性絕緣材料形成的一絕緣體丨〇3 覆盖’該絕緣材料具有選自範圍約5,000 0至24，〇〇〇·〇埃的一 厚度。一電性絕緣材料之介電常數（k)可採用在平行板電性 結構上測量電容的方法決定。該電性絕緣材料可包括k值約 為3.9至4.2的二氧化矽。在一項具體實施例中，可將一未摻 雜矽玻璃（iindoped Silica glass ; USG)用於設計規則約為25〇 奈米（nm)的一裝置。可用以形成該絕緣體ι〇3的一種工具包 括由Applied Materials公司生產的一 ultima XTM系統。 該絕緣體103可作為一層間位準、夾層或介電層（ILD"用 86205 -8 - 1240297 以將該焊㈣4與可能呈現在該底層iQ2之相同或不同位準 或曰中I、他導弘材料分離。相鄭導電線路之間的過多電 客可能降低與該等線路連接的該底層1()2中的該等裝置之 性月匕^^等裝置包括電晶冑，則線路間電容可引起串音 並在該等電晶體運行時增加電阻電容㈣⑴加仏 CaPaCltailCe; R0產物延遲，從而降低其交換速度。 該基板1 00之接線中的線路間電容可藉由將一低k材料 用於該等導電材料之間的該絕緣體103而減少。低k指低於 二氧化矽之k值的一]^直。對於具有設計規則約為180111^的 一裝置，二氧化矽可摻雜氟以形成k值約為33至37的一種 氟矽玻璃（Fluorinated Silicate glass ; FSG或 SiOF)。FSG及 二氧化矽具有許多類似的特性，因此處理整合相對比較簡 單〇 FSG足k值對於具有較小設計規則的裝置而言不夠低，因 此必須採用其他低k材料。一低k介電質可包括有機材料、 矽酸鹽材料或有機材料與矽酸鹽材料之一混合物，例如有 機梦玻璃（organosilicate glass ; 0SG)。對於具有設計規則 約為130 nm的一裝置，二氧化矽可摻雜曱基卜CH〇群組以 形成k值約為2.4至3.3的一種含碳二氧化矽（carbon-d〇ped

Silicon Oxide ; CD〇或 SiOC)。 對於具有设計規則約為9 〇 nm的一裝置，該絕緣體1 〇 3可採 用具有一超低k的一低k材料形成。超低k指低於約2 2的一 k 值。對於具有設計規則約為7 0 nm小至5 0 nm的一裝置，該絕 緣體1 0 3可採用k值低於1 · 5的一種材料形成。具有超低k的材 86205 1240297 料通常為多孔型而且可包括氣凝膠及乾凝膠。在某等情況 下，該低k或超低k材料可能要求採用一阻障層以防止擴散 、混合或與其他材料反應。在一項具體實施例中，一覆蓋 層（例如氮化矽（SiN)或氧氮化矽（SiON))可形成於該低k或超 低k材料上。 該絕緣體103可採用一化學氣相沈積（chemicai vap〇r deposition ; CVD)處理而形成。可採用一電漿辅助化學氣相 沈積（plasma-enhanced CVD ; PECVD)處理形成的一種低]^材 料包括由 Applied Materials公司生產的 Black DiamondTM( — 種1^值約為2.4至3.1的0〇0)、由1^0“111^3乂_1115生產的 C0RALTM(—種 k 值約為 2.4 至 2.8 的 CD0)及由 Trikon Technologies公司生產的Flowfill⑧（一種k值約為2.5至2.8的 CD0)。可採用PECVD形成的一種超低k材料包括由Trik〇n Technologies公司生產的〇rionTM(—種k值約為2.0至2.2的 CD0)。可用以形成該低k或超低k材料的一種工具包括由 Applied Materials公司生產的一 Producer⑧系統。也可採用由

Novellus Systems公司生產的一 SEQUEL ExpressTiv^、統或一 VECTOR™系統。 另外亥絕緣體103可採用'一旋塗式介電質（spin-on dielectric ; SOD)形成。在某等情況下，該SOD可能要求採 用一黏著層。可採用利用一液體源的一旋塗式處理形成的 低k材料包括由Dow Chemical公司生產的SiLKTM(—種k值約 為2.65的芬芳碳氫聚合物）及由Honeywell Electronic

Materials(HEM)公司生產的H0SPTM(—種k值約為2.5的混合 86205 -10 - 1240297 有機珍氧燒聚合物或OSG)。可旋塗的—超❹材料包括由 HEM生產的NAN0GLASS(D(一種k值約為1 3至2 2的多孔矽） 。可用以形成該低k或超低k材料的一種工具包括由T〇ky〇 Electron Ltd .(TEL)公司生產的一旋塗磁軌。 一光罩係藉由一種感光材料定義，該材料在一微影蝕刻 處理中稱為光阻101。首先該光阻101係塗敷在該基板1〇〇之 孩絕緣體1 03上。如圖1 (a)中的一項具體實施例所示，一特 徵99係藉由曝光於適當波長及劑量之輻射而圖案化在該光 阻101中，其由一標線調變，然後顯影以形成該光罩。該曝 光可在一成像工具（例如一步進機或一掃描機）中完成。 在該光阻101光罩中的該特徵99然後藉由一蝕刻處理傳 送進入該絕緣體103中的一開口 105。形成該開口 1〇5的該蝕 刻處理可包括一電漿蝕刻處理或一反應性離子蝕刻 (reactive ion etch; RIE)處理。該開口 1〇5揭開該底層1〇2中 的該裝置之該焊墊1 04的一部分，如圖1 (b)中的一項具體實 施例所示。 該開口 1 05可包括得自於該標線（例如一通道、一溝渠或一 通道上的一溝渠）之一形狀。該開口 1〇5可以具有大於約1〇〇 微米（μηι)的一垂直尺寸或深度及小於約〇 1〇 μιη的一橫向尺 寸（例如一寬度）。若該開口 105具有約6:1或更大的一縱橫比 (’木度··寬度）’則該餘刻需要高度的方向性。在一項具體實 施例中，可採用一種高密度電漿，例如感應耦合射頻電漿 (inductively-coupled Radio Frequency plasma ; ICP)。 形成該開孔1 05的該蝕刻可採用一種氣體混合物執行。該 86205 -11 - 1240297 氣體混合物可包括一種蝕刻氣體（例如eh)及一種聚合氣體 (例如CH2F2)。該蝕刻氣體為用於蝕刻該絕緣體103的氟之主 要來源，而該聚合氣體使該開孔105之侧壁鈍化以改善選擇 性。其他可以採用的氣體包括CHF3及。該絕緣體1〇3之 I虫刻速率可以為每分鐘約1，500 〇至12,〇〇〇 〇埃。 可用以形成該開口 105的一種工具包括由丁rik〇n 丁6^111〇1〇8丨63公司生產的一〇11^§抑]^〇1^1：^系統。若需要， 則該絕緣體1 03之蝕刻、任一底下阻障層或蝕刻終止層之移 除及該光阻ιοί之剝離均可採用一整合工具（例如由 Research公司生產的一 Exelan® 系統或由 Applied Matedals 公司生產的一 eMax™ EnTek™ Centura⑧系統）相繼完成。 该絕緣體1 03與一光阻1 〇 1之蝕刻選擇性可為約2:丨至7: j 。若該絕緣體103與該光阻1〇1之蝕刻選擇性太低，則稱為 一硬光罩的一中間光罩可包括在該絕緣體1 〇3與該光阻1 〇 1 炙間。在此情況下，一第一蝕刻處理係用以傳送在該光阻 10 1中圖案化的一第一特徵99至該硬光罩中的一第二特徵 。然後一第二蝕刻處理傳送來自該硬光罩的該第二特徵至 泫絕緣體1 03中的該開口 1 〇5。該絕緣體1 〇3與該硬光罩之蝕 刻選擇性可以高於約2 0 :1。一硬光罩處理可包括一種材料， 例如SiN或SiON。在一項具體實施例中，可採用包括二個或 多個硬光罩的一堆疊。 若該絕緣體103與該底下焊墊1 〇4之蝕刻選擇性太低，則 一埋式蝕刻終止（buried etch stop ; BES)層可包括在該烊墊 104與該絕緣體1〇3之間。該蝕刻終止層可包括siN或金剛矽 86205 -12- 1240297 (SiC)。但是，SiN的k值為6·5，該值相對較高，因此可採用 另一種材料，例如由Applied Materials公司生產的k值約為 4.5至5.0之BL〇kTM。若需要，則可採用k值甚低的一蝕刻終 止層以最小化整個介電堆疊結構之電容。一範例為由hem 公司生產的k值約為2.6之H〇SP BEStTM 。 若種層120或導體130採用某等材料，則可能需要一阻障 層Π5來保護該絕緣體1〇3及該底層102,包括該焊墊1〇4。例 如銅的高擴散率及銅當中呈現的中間間隙狀態就導致必須 使用一阻障層11 5。否則’銅可能擴散進入該絕緣體1 〇 3或底 層102並降低一半導體材料（例如矽）的載子生命期。 一阻障層11 5係形成於該絕緣體1 〇 3上及該開口 1 〇 5中。該 阻障層11 5可以具有選自範圍約50 · 0至600.0埃的一厚度。該 阻障層Π 5應在該開口 i 05内側及外侧提供良好的覆蓋。在某 等情況下，該開孔内側阻障層Π5之厚度可能不同於該開孔 外侧阻障層115之厚度。 該阻障層115應有效阻止該種層12〇或一導體13〇擴散進入 咸絕緣fa 1 03或底層1 〇2。作為一底層或内襯，該阻障層j j 5 應说較好地與該種層120、導體130、絕緣體1〇3及底層1〇2 ’包括焊墊104黏著。但是，該阻障層115還應具有與該種層 120、導體130、絕緣體1〇3或底層1〇2，包括焊墊1〇4最小的 交互作用，例如化學或電化學反應。 茲阻障層115可採用一種金屬形成，包括一種折射金屬 (例如姮（Ta))或一種合金（例如鈦鎢（TiW))或一種陶瓷（例如 氮化妲（TaN)、氮化妲矽（TaSiN)、氮化鈦（TiN)或氮化鎢 86205 •13- 1240297 (WN)) 〇 在一項具體實施例中，該阻障層11 5可包括與該底下絕緣 體103黏著的一下TaN層及與該覆蓋種層120黏著的一上Ta 層。此類雙層可具有總厚度約150.0至350.0埃。 該阻障層11 5之沈積需要高度的方向性，尤其在該開口 1 〇 5具有約6 :1或更大的一縱橫比（深度：寬度）時。離子化物 理汽相沈積（ionized physical vapor deposition; I-PVD)技 術沈積一種材料時能獲得好於其他技術（例如準直濺鍍或 長距離拋鍍（long-throw sputtering ; LTS))的階梯覆蓋。可 用於I-PVD的一種工具包括由Novellus Systems公司生產 的一 IN〇VATM系統、由Trikon Technologies公司生產的一 Sigma® 系統及由 Ulvac Technologies公司生產的一 Entron 系統。 在某等情況下’一金屬有機化學汽相沈積（metal -organic CVD ; M0CVD)處理可用以形成該阻障層115。用於MOCVD 的先驅物在該開口 1 〇 5之曝光表面而非如CVD中在該汽相 中起反應，因此覆蓋一般都較佳。可用於M0CVD的一種工 具包括由Veeco Instruments公司生產的一 NEXUSTM系統。 另外，若需要厚度為約100.0埃或以下，則該阻障層115 可採用原子層沈積（atomic layer deposition; ALD)形成。ALD 可提供良好的階梯覆蓋及良好的均勻性，即使在允許使用 約200.0至400.0攝氏度的一較低沈積溫度時。可用於ALD 的一種工具包括由Veeco Instruments公司生產的一 NEXUSTM統或由Genus公司生產的一 LYNX2®或LYNX3TM系 86205 -14- 1240297 統。 若該導體130係藉由電鍍形成，則一種層ι2〇係首先形成 於該阻障層115上，如圖l(c)之一項具體實施例所示。為了 作為電鍍的基礎，該種層120必須具有導電性而且在該阻障 層115上呈連續狀態。應防止該種層12〇失去黏性或與該阻障 層115起分介面反應。 該種層120可包括一種金屬（例如銅）或一種合金。該種導 120具有選自範圍約2〇.〇至2,500·0埃的一厚度。 忒種層120可採用Ι-PVD沈積，尤其在該導體丨3〇隨後係採 用黾鍍形成時。若需要，則該阻障層11 5及該種層1 2 〇可隨後 採用一種工具（例如由Applied Materials公司生產的一 Endura⑧ElectraTM系統）在真空下沈積。 务'遠種層120係採用CVD形成而且該導體13〇係隨後採用 PVD形成’則可達到較佳的材料性能及表面特徵。該種層12〇 還可採用ALD或非電鍍方法形成。 一導體130係形成於該種層120上，如圖1(d)之一項具體實 施例所示。該導體130包括一種導電材料。該種層120及該 導體130可採用相同或不同材料形成。該導體13〇應從下至 上填充該開孔1 05。完全填充後中，該開口 1 〇5不應有缺陷 ’例如空隙、縫隙或裂缝。應防止該導體13〇失去黏性或與 該種層120起分介面反應。 該導體1 3 0可包括一種金屬（例如銅）或一種合金。該導體 130一般具有約〇·2至2.8 μπι的一厚度。與鋁相比，銅的優點 包括較高固有導電性、較低電移敏感性並能較佳地填充具 86205 -15- 1240297 開口 1 0 5。與鋁相比 進行蝕刻、具有易 有一縱橫比（高度：寬度）約3 :1或更大的一 ，銅的缺點包括難以採用一 rIE處理方法 腐蝕之弱點以及在矽中較高的擴散率。 該導體m可採用一電化學處理（例如電旬形成。該導骨曲 ⑴之電鐘可在沐浴或含有要沈積的材料之離子的溶液中 執行。該種層12〇作為一電池之一負電極。電鐘可在該溶 欲中冗成，採用一恆定電流、恆定電壓或電流或電壓之可 變波形’取決於所需厚度及膜的特性。通電流後，該電鍍 溶液中的正離子就與在該種層12〇之表面產生的電人 。因此該等離子以化學方法減小至原 、、 予 H」芏原予，孩等原子在該種 層120上形成該導體13〇。可用於電鍍的一種工具包括由 Applied Materials公司生產的_❿伽CuTM系統、由

NoveUus Systems公司生產的一 SABReTM服价。仙系統 及由SEMITOOL公司生產的一 Parag〇nTM系統。 該導體130之成功電鍍可能需要採用表面呈活性的各種 添加劑。加入該電鍍溶液的該等添加劑一般為有機物而且 可包括具有硫磺或氮的功能群組。具有一較大縱橫比的一 開口 105之正確填充可能需要適當平衡該電鍍溶液中的抑 制劑與催化劑。否則，缺陷（例如空隙、缝隙及裂缝）就可能 在孩導體130内形成並在隨後平面化期間發現。該導體13〇 之基板間良好的厚度均勻性及平滑表面精工可能還需要在 該電鍍溶液中採用整平劑及光亮劑。 孩電艘溶液中的各種離子（例如銅、氯化物及氫）之濃度可 以凋整以回應對參數（例如pH、導電率及電磁波頻譜之可見 86205 -16- 1240297 部分中的吸光率）的監看。循環式伏特剝離法（Cyclic

Voltammetric Stripping; CVS)分析可用以測量該電鍍溶液中 的该等添加劑之濃度。

在其他具體實施例中，該導體1 30可採用一 PVD處理或_ CVD處理形成，有時無需首先形成該種層12〇。在填充具有 一縱橫比（高度：寬度）約6 :1或更大的一開孔1 〇5時，一 pvD 處理或一 CVD處理可能具有特定的優點。在某等情況下， 也可採用一 MOCVD處理。 形成该導體1 3 〇期間或之後，可採用一處理來修改該導體 130之材料特性或表面特徵。該導體13〇之該處理可包括沈 積後的一快速退火（rapid thermal anneal ; RTA)處理以修改 或穩定該導體1 30之顆粒尺寸。已採用電鍍形成的銅可具有 約0.1至1.0毫米（mm)的一顆粒尺寸，取決於該厚度、沈積狀 況及退火狀況。該導體130中的一較大顆粒尺寸一般對應一 較低電阻率。例如，銅可具有約1 〇至4 〇微歐公分的一電阻 〇 用於該基板1 00的一隆起接觸點可採用對該導體丨3〇進行 平面化形成以形成一插塞135，隨後在該插塞135周圍使該 絕緣體1 03凹進。結合磨耗（機械力）及溶解（化學或電化學反 應）的一化學機械研磨（chemical-mechanical polishing; CMp) 處理可最優化以平面化或凹進不同材料。 該基板100可包含在附於一 CMP系統之一頭部的一載子 中。一襯墊可附於該CMP系統之一工作臺或一壓盤。在該 頭部及該壓盤移動時，該襯墊可施加機械力至該基板1〇〇上 86205 -17- 1240297 的該導體1 30。該頭部之運動及該壓盤之運動可以為旋轉式 、軌道式或線性。另外，該襯墊可就該壓盤（如就一研磨帶） 而移動。一種研磨漿可分配在該襯墊上以便與該基板1 〇〇上 的該導體1 30產生化學反應。該研磨漿中的磨料還可施加機 械力至與該襯塾併合的該基板1 〇〇上的該導體丨3〇。 一 CMP處理之選擇性可藉由改變用於不同材料的研磨率 而調整。使研磨選擇性最佳化可藉由改變該研磨墊之特性 (例如硬度、勁度、磨損性、孔隙率及溝渠或通道之配置） 、該研磨漿之特性（例如化學成份、化學濃度、pH、磨料類 型、磨料品質及磨料顆粒尺寸分佈）以及該研磨系統之參數 (例如相對於該壓盤的該載子之下壓力或壓力、相對於該壓 盤的该載子之線速度、研磨漿流量及壓盤溫度）。 用於一 CMP處理的關鍵處理參數（例如該研磨移除率及該 研磨選擇性）可採用適當感測器而橫跨該基板1〇〇監看。然後 孩等處理參數可藉由調整相關設備參數而採用適當致動器 控制。該CMP系統可包括一控制單元，該單元包括一電腦 及一操作員介面。若需要，則可實施該CMP處理及設備之 閉路控制。一閉路可包括採用以下控制方法之一個或多個 的則置或回授控制：比例、差動或積體。 用於一 CMP處理的度量衡係在線、在板、在原處及即時執 :、範圍取决糸合格的所有權成本（⑶; c〇〇） 之心·準。若需要’則一度量衡工具可與一 CMp工具整合。例 如’碟壓及腐蝕之光結果可採用一種工具（包括由 unng Instruments公司生產的一 N〇vaScan系統或由 86205 -18 - 1240297

NanoMetrics公司生產的一 NanoSpec®系統）測量。 用於CMP的一種卓越工具包括由AppUed Materials公司生 產的一 Mirra®系統。另外，可採用一積體工具，例如由 Applied Materials 公司生產的一 Reflexi〇nTM 系統或由 Lam Research公司生產的一 TeresTM系統。一積體工具可結合 CMP與相關處理步騾，例如一預先清理及一後續清理以導 致孩基板100之内乾/外乾。用於CMp的消費器（包括襯墊及 研磨漿）可從各種來源（例如R〇del& Cab〇t)獲得。 依據本叙明之一項具體實施例，一第一 Cmp處理與一第 二CMP處理之一結合可用以形成基板1〇〇之隆起接觸點。 该第一 CMP處理執行該平面化，而第二cMp處理執行該凹 進。 邊第一 CMP處理具有用於相對於該底下阻障層n 5的該導 體130之一較高研磨選擇性。因此，該第一cMp處理可橫跨 該基板100移除該導體130並且揭開該阻障層丨15之該上表面 108,如圖l(e)之一項具體實施例所示。該阻障層ιΐ5可作為 幵磨、，冬止層，因為該導體1 3 〇 一般較柔軟。一研磨終止層 藉由減小橫跨該基板100存在的任一較大或非均勻地形而 改善平面化。 可選擇一種適用研磨漿以達到用於相對於該阻障層i i 5 的β導體1 3G之-較高研磨選擇,丨生。相對於該阻障層！ i 5的 該導體130之該研磨選擇性可具有約5〇:1至25〇:1的—平均 值。一較高研磨選擇性允許採用一較薄阻障層115。一較 薄阻障層11 5將導致該焊墊丨〇 4與該導體丨3 〇之間的電阻之 86205 -19- 1240297 較小增加。 在一項具體實施例中，該研磨漿可包括一磨料（例如氧化 鋁或矽石）、一氧化劑（例如過氧化氫（H2〇2))、一鈍化或成 膜劑（腐蝕抑制劑）（例如苯並三唑）及可以為一氨基酸（例如 氨基乙酸）或有機酸/鹽系統（例如擰檬酸/擰檬酸鉀）的一錯 合劑。 用以平面化該導體1 3 0的該第一 CMP處理之典型參數包 括約5.0至9.0的一研磨漿pH、每分鐘約1〇〇 〇至35〇 〇毫升的 一研磨漿流量、每分鐘約15.0至100.0轉（rpm)的一壓盤轉速 、約15.0至100.0 rpm的一載子轉速及每平方英寸約1〇至7 〇 嗓（psi)的一研磨壓力。用於該導體13〇的移除速率可為每分 鐘約 1，000.0 至 14,000.0 埃。 該第一 CMP處理可包括二個或多個步騾。在一項具體實 施例中，具有一較高移除速率的一第一步驟可用以移除該 導體1 30<大邵分過重負擔。該第一步驟可以為一定時研磨 或可藉由原處監看一參數（例如厚度或旋轉電流）而控制。然 後具有一較低移除速率（例如每分鐘約l5〇〇〇 〇至2,5〇〇 〇埃） 的弟一步踢可用以清理该導體1 3 〇以揭開該阻障層1 1 5之 該上表面108而無需突破該絕緣體103。該第二步驟可以為 一定時研磨或一端點研磨。在一項具體實施例中，在偵測 該阻障層115上的端點之後該第二步驟可包括一過研磨時間 或一過研磨百分比（例如15·0%)。若需要，則每個步驟可在 一分離壓盤或在一分離CMP系統上完成。 橫跨該基板100的該導體130之塊料移除及該阻障層之該 86205 -20 - 1240297 上表面1 0 8揭開將留下插入或歲入該開口 1 ο 5内的一插塞 135 ’如圖l(e)之一項具體實施例所示。該插塞包括導體13〇 、種層120及阻障層115。該插塞ι35之形狀係受該開口 ι〇5 之形狀的影響。例如，若該開口 1〇5為一通道，則該插塞Π5 可以為一柱或桿。若該開口 1 〇5為一溝渠，則該插塞丨3 5可 以為一線。 可由該第一 CMP處理而導致的一不想要地形變化為該插 塞135之碟壓。碟壓在相對於週圍絕緣體1〇3(在該開口 ι〇5 外側）的該插塞135(在該開孔1 〇5内侧）内之該導體1 3〇的該 上表面107上造成一低壓。 碟壓對於具有一較大橫向尺寸的一插塞135而言可能更 為嚴重。該第一 CMP處理之適當最佳化將產生該插塞之一 第研磨上表面1 07，其與已曝光的該阻障層11 5之該上表面 接近處於相同平面及位準，如圖1(e)之一項具體實施例 所示。 可由該第一 CMP處理而導致的另一不想要地形變化為插 塞义一群集或陣列137内的插塞之間的間隔中之材料腐蝕 ’该材料相對於遠離插塞之該群集或陣列丨37的欄位區域中 之材料。腐蝕造成相對於該欄位區域（在該群集或陣列丨3 7 外側）中的材料之插塞（在該群集或陣列丨37内側）之間的該 等間隔中之一低壓。腐蝕可能導致該等插塞之間的該等間 ^中的該阻障層丨丨5之部分或完全移除。在該阻障層丨丨5已移 除的區域’腐蝕可能進一步導致該等插塞之間的該等間隔 中之該底下絕緣體1〇3之部分移除。 ^6205 1240297 腐#對於具有密集封包插塞（該等插塞之間的間隔較小） 之’群集或陣列137而言可能更為嚴重。該第一 CMP處理之 通當取佳化將最小化插塞之一群集或陣列137内的插塞之 間的間1¾中的材料之移除速率與插塞之該群集或陣列137 外側的材料之移除速率之間的差別。 3第CMP處理完成後，一第二CMP處理係用以移除該開 口 105外側的該阻障層115並凹進該插塞之該上表面 下面的該絕緣體1〇3之未覆蓋部分，如圖1(g),之一項具體實 施例所示。在一項具體實施例中，該阻障層丨1 5也可由該插 塞1 3 5之一部分侧壁移除。 圖1(g)還表示依據本發明的一結構1〇〇〇之一項具體實施 例。孩結構1〇〇〇包括用於一基板1〇〇的一插塞135。在一項 具體實施例中，該插塞135可形成一隆起接觸點以使一信號 可輸入一焊墊104或從該焊墊輸出，該焊墊與該基板1〇〇之 一底層102中的一裝置之一作用區域連接。 可選擇一種適用研磨漿以達到用於該阻障層115及相對於 孩導體130的孩絕緣體103之一較高研磨選擇性。相對於該 導體130的該絕緣體1〇3之該研磨選擇性可 的—平均值。在-具體實施例中，這研磨漿可 (例如矽石）及一錯合劑。該錯合劑可以為氫氧化銨⑺H4〇h) 或一有機酸/鹽系統，例如擰檬酸/檸檬酸鉀。若需要，則也 可包括-生物殺生物劑。-相對較軟襯墊係用:最小化該 導體130之移除並防止缺陷的產生。 用以凹時該絕緣體1 03的該第二CMp處理之典型參數包括 86205 -22- 1240297 約6.0至12.0的一研磨漿pH、每分鐘約1〇〇 〇至35〇 〇毫升的一 研磨漿流量、約5.0至85.0 rpm的一壓盤轉速、約5 〇至85 〇 rpm的一載子轉速及約1〇至7 () psi的一研磨壓力。該壓盤之 線速度可為每分鐘約20.0至350.0英尺。在一項具體實施例中 ，孩研磨漿pH可以為約9.0至1ΐ·〇 ;該研磨壓力可以為約4 〇 至6.0 PS1A該壓盤之該線速度可以為每分鐘約2〇 〇至Μ〇 〇

英尺。若该絕緣體1 03係由一低k材料形成，則該第二CMP 處理可以修改以避免使採用該低k材料形成的該絕緣體1 〇3 破裂或分層。 在某等情況下，該第二CMP處理後可在具有一有機酸或 有機酸緩衝區的一非氧化環境中進行一後續清理，例如擦 洗。該pH可選自約2.0至6.0的範圍。 在本發明之另一項具體實施例中，若採用Cmp來平面化 ▲導眼1 3 0以形成4插塞1 3 5，則圖1 (f)所示的該絕緣體1 〇3 而非圖1 (e)所示的該阻障層11 5可作為一研磨終止層。然後 ，孩絕緣體103可直接凹進以形成用於該基板1〇〇的該隆起 接觸點。該研磨漿化學性與該等研磨狀況及參數可能必須 最佳化以達到所需的研磨選擇性及研磨移除速率。 藏絕緣體103之凹進速率在遠離插塞之該群集或陣列137 的欄位區域中可以為每分鐘約3〇〇 〇至2,5〇〇 〇埃。該絕緣體 103之内邵上表面！丨〇的高度可不同於該絕緣體⑺3之外部上 表面112。内部指插塞之一群集或陣列137内的一位置。外部 指插塞之該群集或陣列137外的一位置。在大多數情況下， 該絕緣體103之該内部上表面110係高於該絕緣體1〇3之該外 86205 -23- 1240297 部上表面11 2 〇 採用該第二CMP處理凹進該絕緣體103可減小該導體13〇 之厚度。該插塞135之該第一研磨上表面1〇7與該插塞135之 該第二研磨上表面1 〇 9的高度區別對應於導體1 3 〇之稀釋。 應避免導體130之稀釋，平面化插塞之該群集或陣列137中 的該等插塞之該上表面1 07所需要的範圍除外。 該絕緣體103之凹進結合該導體130之最小稀釋使該插塞 135可在該絕緣體103上獲得淨餘突出。該插塞高差ι22為相 對於該絕緣體1 0 3之該内部上表面11 〇的該插塞13 5之該第二 研磨上表面109之突出量。内部指插塞之一群集或陣列137 内的一位置。該段差高度124為相對於該絕緣體1 〇3之該外 部上表面112的該插塞135之該第二研磨上表面1〇9之突出量 。外部指插塞之該群集或陣列1 37外的一位置。該欄位區域 包括遠離插塞之該群集或陣列1 37的該等外部位置。氧化物 同差為4段差南度124與該插塞南差12 2之間的差別。 該插塞高差122及該段差高度124可受到各種因素的影響 ，該等因素包括當地圖案密度（插塞之每個群集或陣列137 内的插塞之間的間隔）及總體圖案密度（橫跨該基板1 〇 〇的插 塞之分離群集或陣列1 37之間的間隔）。通常，較窄插塞1 35 及插塞135之間的較窄間隔減小該導體no之稀釋並產生一 較小插塞高差122。 該插塞122及該段差高度124可藉由一原子力顯微儀（AFM) 或一高解析度測面儀（HRP)測量並形象化。可採用一種工具 ，例如由Veeco Instruments公司生產的一 DimensionTM系統。 86205 -24- 1240297 用於該插塞高差122的標稱值可選自約300.0至3,200.0 埃的範圍，而用於該段差高度124的標稱值可選自約400.0 至5,7 0 0.0埃的範圍。在本發明之一項具體實施例中，該插 塞高差122可以為约700.0至2,200埃，其具有小於8.0%的橫 跨該基板100之一範圍；而該段差高度124可以為約1，1〇〇.〇 至3，800·0埃，其具有小於約12.0%的橫跨該基板1〇〇之一範 圍。 大多數情況下，該插塞高差122應比該段差高度124控制 得更嚴格。通常，該段差高度124不應超過該絕緣體103之 原始厚度的約50.0%。因此，最小化該氧化物高差（該插塞高 差122與該段差高度124之間的差別）潛在地使一所想要的插 塞高差122可採用一較薄絕緣體1 〇3達到。 在一基板100上的一 CMP處理完成後，就可進行缺陷檢驗。 可採用一種工具，例如由KLA-Tencor公司生產的一 ΑΙΤ系統 。若需要’貝可將一掃描電子顯微鏡（scanning electron microscope ; SEM)用於特定缺陷之描述及識別。可採用的一 種工具包括由Applied Materials公司生產的一 SEMVisionTM系 統。自動缺陷分類（automated defect classification ; ADC)可 由後續處理軟體提供。 執行CMP之後所發現的缺陷可能並非由該CMP處理直接 引起。相反，某等缺陷可能源於一較早處理，例如在該絕 緣體103、開口 105、阻障層115、種層120或導體130之形成 期間。 該第二CMP處理完成後，突出插塞可用以形成基板之隆 86205 -25- 1240297 起接觸點。例如，闽— 人 用万《—弟一基板210的一第一隆起接觸點 211可與用於_筮— 、昂一基板220的一第二隆起接觸點221互連， 如圖2之一項具體實施例所示。 圖2還表示依據本發明的一結構薦之一項具體實施例 。孩結㈣⑽包括料—第—基板210的-第-隆起接觸點 2 11該第隆起接觸點與用於一第二基板22〇的一第二隆起 接觸點22 1互連。在_项具體實施例中，該隆起接觸點⑴ 使一信號可輸入一焊墊2〇4或從該焊墊輸出，該焊墊與該基 板210之一底層2〇2中的一裝置之一作用區域連接。 二個或多個基板210、220之該等隆起接觸點2n、221之間 的互連可由地形變化而降低。此類不想要的地形變化可由 碟壓、腐蝕或導體130稀釋而引起。碟壓及腐蝕之地形結果 可採用一 AFM或一 HRP測量並形象化。可採用一種工具，例 如由Veeco Instruments公司生產的一 Dimensi〇nTM系統。也 可測量表面粗糙度及未發現的缺陷（例如殘餘物、刮痕及空 隙）之地形結果。 橫跨該基板100的插塞高差122及段差高度124之標稱值 及均勻性可能受到腐蝕的影響。腐蝕可藉由在插塞之該群 集或陣列1 3 7外添加虛設插塞而最小化。該等虚設插塞可能 在尺寸、形狀或配置方面不同於該等功能性插塞（在該等隆 起接觸點211、2 21中）。在一項具體實施例中，該等虛設插 塞寬於該等功能性插塞（在該等隆起接觸點211、22 1中）以便 該等虛設插塞之高度可藉由碟壓而有意減小。 虛設插塞之群集或陣列1 3 7可策略性插在該爛位區域中 86205 -26- 1240297 的某等位置以修改並控制橫跨該基板1〇〇的該絕緣體1〇3之 凹進。該等虛設插塞之位置可取決於各種參數，包括該基 板100之尺寸（例如長度、寬度、厚度）、該基板100之平整度 、该基板1 00之共同平面性及該等功能性插塞（在該等隆起接 觸點211、221中）之該等位置。 在一第一具體實施例中，該等虛設插塞係僅與該等功能 性插塞（在該等隆起接觸點211、221中）包括在該基板1〇〇之 最終（頂部）層中。在一第二具體實施例中，該等虛設插塞係 與該基板100之一個或多個底層中的其他結構及特徵連接 以造成所想要的地形。在一第三具體實施例中，包括在二 個或多個層中的虛設插塞可垂直堆疊。否則，可能電性漂 浮的虛設插塞可以接地以防止該底層1〇2中的裝置之運行 期間的寄生電容。 以上已提出許多具體實施例及細節以提供對本發明的全 面瞭解。熟悉技術人士應明白在一項具體實施例中的許多 特徵可同等應用於其他具體實施例。熟悉技術人士還應明 白可將各種同等替代物用於在此所說明的該等特定材料、 處理、尺寸、濃度等。應瞭解本發明之詳細說明應看作說 明性而非限制性，其中本發明之範疇應由以下申請專利範 圍決定。 因此’本發明已說明形成隆起接觸點的一種方法，該等 接觸點係用於基板與具有此類隆起接觸點的一結構之間的 互連。 【圖式簡單說明】 86205 -27- 導體 插塞 底層 焊墊

第一基板 第一隆起接觸點 第二基板 第二隆起接觸點 結構 結構

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Claims (1)

1. 4月熱， Ii II Μη 、·正 補充 第專利申請案 中文申清專利範圍替換本(94年 拾、申請專利範園·· 1· 一種形成一導體之方法，包括·· 提供一第一基板； 在該第一基板上形成一絕緣體； 在該絕緣體中形成一開口； 在該絕緣體上及該開口中形成—導體； 以一第-化學機械研磨處理移除該絕緣體上的 俾將該導體留在該開口中；及 ，以-第二化學機械研磨處理減小該I㈣之厚度俾使 該開口中的該導體可突出。 4申W專利la圍第1項之方法，其中該絕緣體包括一二氧 如U利|巳圍第！項（方法，其中該絕緣體包括一低^ 材料。 j申μ專利m第1項（方法，其中該絕緣體包括一超低 k材料。 5·如中請專利範圍第工項之方法，其中該導體包括銅。 6· —種形成一隆起接觸點之方法，包栝： 在一第一基板上提供一焊墊； 在該焊塾上形成一介電質； 在該介電質中形成一通道以揭開該焊墊； 在該介電質上形成一金屬以填充該通道，· 以/第一化學機械研磨處理移除該介電質上的該金屬 俾在該通道中形成一插塞；以及 號專利申請案(劃線） 中文說明書修正頁(94年4月） 以一第二化學機械處理凹進該介電質俾從該插塞形成 一第一隆起接觸點。 7 ·如申請專利範圍第6項之方法，進一步包栝： 在开》成该通道後並在形成該金屬前形成一阻障層；及 在移除該金屬後並在凹進該介電質前移除該介電質上 的該阻障層。 8·如申請專利範圍第7項之方法，其中該第/化學機械研磨 處理包括用以移除該絕緣體上的該導體之大部分過重負 擔的一第一步驟。 9 ·如申請專利範圍第8項之方法，其中該第一步驟可以為一 定時研磨或可藉由原處監看一參數而控制，該參數如厚 度或旋轉電流。 1〇·如申請專利範圍第8項之方法，其中該第/化學機械研磨 處理進一步包括用以清理該導體以揭開該阻障層的一第 二步騾。 11 ·如申請專利範圍第1 〇項之方法，其中該第二步驟可以為 一定時研磨或一端點研磨。 12·如申請專利範圍第7項之方法，進一步包括： 在形成該阻障層後並在形成該金屬前形成一種層。 13.如申請專利範圍第12項之方法，進一步包括·· 採用電鍍在該種層上形成該金屬。 14·如申請專利範圍第6項之方法，其中該第二化學 子嗎械研磨 處理包括： 每平方英寸約4.0至6.0磅的一研磨壓力。 86205-940401.doc -2- I》l(Q2ft777 號專利申請案(劃線） 中文說明書修正頁(94年4月） 15·如申請專利範圍第14項之方法，其中該第二化學機械研 磨處理包括： 每分鐘約20.0至140.0英尺的一壓盤之一線速度。 1 6 · —種形成隆起接觸點之方法，包括： 提供一第一基板； 在該第一基板上形成一介電質； 在該介電質中形成一通道以揭開該第一基板； 在該介電質上形成一金屬以填充該通道； 採用一第一化學機械研磨處理移除該介電質上的該金 屬以在该通道中形成一插塞； 採用一第二化學機械處理凹進該介電質以從該插塞形 成一第一隆起接觸點；以及 將該第-隆起接觸點與一第=基板上的一第二隆起接 觸點互連。 •如申請專利範圍第16項之方法，其中凹進該介電質導致 約700_0至2,200.0埃的一插塞高差。 18.如申請專利範圍第16項之方 八T u進琢介雷晳填致 約1，100·0至3,800.0埃的一段差高度。 、 86205-940401.doc