TWI232578B - Semiconductor memory device - Google Patents

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1232578 玖、發明說明： 【相關案交叉引用】 本申請書主張2002年6月1 8曰申請的曰本專利申請案第 2002-176931號之35 U.S.C.§119之優先權，該案之全部内 容以引用方式併入本文中。 【發明所屬之技術領域】 本發明係關於一種半導體記憶體裝置，以及特別係關於 一電流讀取型半導體記憶體裝置，其中藉由使用一流經一 參考單元之參考電流讀取儲存在一記憶體單元中之資料。 【先前技術】 加於一動態型半導體記憶體裝置（dram)上之挑戰係在一 小於0.1 μπι之設計規則F中將該單元尺寸減至小於6F2，並 提出一 DRAM充當一可實現此挑戰之DRAM，其中一記憶體 卓元包括一 FBC(浮體電晶體單元）（參見譬如日本專利申請 案第2001-245584號、日本專利申請案第2〇01_3282〇4號以及 曰本專利申請案第2001-220461號）。該等參考之全部内容以 引用之方式併入本文中。 曰本專利申請案第200 1-245584號對應於美國專利申請公 開案第2002/005 1378號，日本專利申請案第2001-328204號 對應於美國專利申請公開案第2002/0114191號，以及曰本 專利申請案第2001-220461號對應於美國專利申請案第 09/964851號。該等參考之全部内容以引用之方式併入本文 中。 此F B C包括一具有一形成於一訊號操作指令或其類似物 85932 1232578 上之浮體之MISFET。藉由衝擊離子化將多數載流子注入該 MISFET之浮體並藉由正向偏壓一在一源極區或界極區與該 浮體間之PN接合來提取該等多數載流子，以此改變浮體電 位，且藉此通過該體效應改變該MISFET之閾值電壓Vth， 從而儲存資料。 圖13係一具有一由FBC記憶體單元MC組成之8千位元記 憶體單元陣列MCA之半導體記憶體裝置的局部配置平面 圖。如圖13所示，具有由該等FBC組成之記憶體單元陣列 MCA之半導體記憶體裝置採用一雙終端型感應放大器系 統，其中感應放大器電路10排列在該記憶體單元陣列MCA 之兩側。在此記憶體單元陣列MCA中，一位元線選擇電路 12從八條位元線BL中選出一條位元線BL以及將其連接至該 感應放大器電路1 0，且為兩條感應放大器電路1 0配備一參 考電壓發生電路14。 FBC係可非破壞性讀出之記憶體單元MC，將一單元電流 自一 MISFET之汲極輸送至源極，且感應一流動單元電流 Iceli。此外，在一記憶體單元陣列MCA中另行配備各保存 資料之參考單元RC0以及各保存”1”資料之參考單元 RC1。為一參考電壓發生電路14配備一對參考單元RC0及 RC1。隨後，藉由將一參考電流10+11(其係一流經參考單元 RC0之電流10與一流經參考單元RC1之電流II的總和）與一雙 倍於該單元電流之2 X Iceli比較，感應記憶體單元MC之閾值 是否處於其高狀態或低狀態，以藉此讀取儲存於該記憶體 單元MC中之資料。曰本專利申請案第2002-76374號中描述 85932 1232578 了如此之FBC記憶體單元MC之電流讀取方法。日本專利申 請案第2002-76374對應於美國專利申請案第10/102,981號， 且該參考之全部内容以引用之方式併入本文中。 將參考單元RC 0及參考單元RC 1分別連接至兩條參考位元 線RBL0及RBL1，其在記憶體單元陣列MCA之中央分開。 此外，一參考字元線RWL0連接於每個參考單元RC0之閘 極，並將一參考字元線RWL1連接至每個參考單元RC1之閘 極0 未排列任何常態記憶體單元MC在參考位元線RBL0及 RBL1與常態字元線WL·之交叉點上，且未排列任何記憶體 單元MC在參考字元線RWL0及RWL1與常態位元線BL之交叉 點上。此外，在每條位元線BL以及參考位元線RBL0與 RBL1中配備一 FBC，其閘極被連接至每條等化線EQL，並 將該等位元線BL以及參考位元線RBL0與RBL1之電位設定0 伏特（GND)。 圖13所示之半導體記憶體裝置中，可補償視記憶體單元 之形成位置之單元特徵變化以及由於溫度引起之單元特徵 變化，如共同模式雜訊。如圖13所示，在記憶體單元MC位 於8千位元記憶體單元陣列MCA中之情況下，可忽略視其形 成位置之單元特徵變化，並亦可忽略因溫度改變而引起之 單元特徵變化。此係因為資料待從中讀取之因為記憶體單 元MC以及充當一參考之兩個參考單元RC0與RC1係由具有 相同結構之FBC構成的，因而若在一記憶體單元陣列MCA 中發生決定單元特徵之裝置參數——譬如記憶體單元MC之 85932 -7- 1232578 閾值Vth、遷移率、閘極氧化物薄膜厚度、通道長度及通道 寬度——之變化，則認為該等變化以類似方式發生於該記 憶體單元MC及該等參考單元RCO與RC1。 在此情況下，就感應放大器電路10之特徵而言，除非該 等變化超出一定程度，否則認為單元電流Icell與參考電流 10 + 11之間的關係近乎恒定。換言之，可補償單元特徵之變 化，如所謂之共同模式雜訊。 在此情況下，重要者在於前述裝置參數因方法及溫度而 變化以相同之傾向發生於資料待從中讀取之記憶體單元MC 以及充當參照之兩個參考單元RC0與RC1之假定是否有效， 但是若該等三個FBC處於實體上彼此接近之位置且該等FBC 之周圍環境在一定程度上相同，則可認為該假定在一定程 度上有效。 然而，在前述之電流讀取方法中，若位元線BL之長度增 加或參考電壓發生電路14由許多感應放大器電路10共用， 則資料待從中讀取之記憶體單元MC與參考單元RC0及RC1 之間的相對距離變大，且因而可能降低補償共同模式雜訊 之精度。 【發明内容】 為完成前述及其它目的，根據本發明之一態樣，一種半 導體記憶體裝置包括： 沿一第一方向配備之彼此平行之複數個字元線； 沿一與第一方向相交之第二方向配備之彼此平行之複數 個位元線； 85932 1232578 於字元線與位元線之交叉點配備之複數個記憶體單元， 每個記憶體單元包括一 MISFET，其具有一連接於位元線之 一的汲極區、一連接於源極線之一的源極區、一連接於字 元線之一的閘電極以及一在源極區與汲極區之間的浮體， 該浮體處於一電子浮動狀態，其中每個記憶體單元儲存充 當一閾值電壓差之資料； 沿第二方向配備之複數個參考位元線； 於字元線與參考位元線之交叉點配備之複數個參考單 元，由相同之字元線激活2N個該等參考單元，充當資料從 中讀出之記憶體單元，以在從該記憶體單元讀出資料時生 成一參考電流，其中N係一自然數；以及 一根據該參考電流以及一流經將讀取之記憶體單元之單 元電流從該記憶體單元讀出資料的資料感應電路。 根據本發明之另一態樣，一種半導體記憶體裝置包括： 沿一第一方向配備之彼此平行之複數個字元線； 沿一與第一方向相交之第二方向配備之彼此平行之複數 個位元線； 於字元線與位元線之交叉點配備之複數個記憶體單元； 沿第二方向配備之複數個參考位元線； 於字元線與參考位元線之交叉點配備之複數個參考單 元，由相同之字元線激活2N個該等參考單元，充當資料從 中讀出之記憶體單元，以在從該記憶體單元讀出資料時生 成一參考電流，其中N係一自然數；以及 一根據該參考電流以及一流經將讀取之記憶體單元之單 85932 1232578 元電流從該記憶體單元讀出資料的資料感應電路 【實施方式】 [第一實施例] 第-實施例中，為-參考電壓發生電路配備兩條表朴 元線，並將參考單元排列於各個字元線與各個參考位元f 之交又點。藉由利用配備在相同之字元線中充當—資=; 從中讀取之記憶體單元的兩個參考單元，參考電壓發：： 路產生-參考電流’藉此將該資料待從中讀取之記憶體單 元與該等參考單元之間的距離限於一預定範園。以:: 明進一步細節。 圖1係一根據本實施例之半導體記憶體裝置之局部配置平 面圖’圖2係-截面圖’其說明—根據本實施例構成記憶體 單，陣列之記憶體單元MC之結構，以及圖3係—展示每個 該等記憶體單元MC中之連接關係之電路圖。 如圖2所示，根據本實施例之記憶體單元mc包括一具有 -浮動通itff之刪FET。更確切而言，在—半㈣_ 2〇 上形成一絕緣膜22，舉例而言，形成於矽。舉例而言，在 本實施例中，該絕緣膜22由一氧化矽薄膜形成。 在該絕緣膜22上形成一 p型半導體層24。即，本實施例中 <屺憶體單元MC形成於一S0I(矽於絕緣體上）基板上。在半 導體層24中形成一n型源極區26及一 n型汲極區“。該等源 極區26及汲極區28深得足以達到絕緣膜22。在該等源極區 26及汲極區28之間的半導體層以形成一浮體3〇。在該浮體 30的通運寬度方向形成一使該浮體30與其它記憶體單元 85932 1232578 絕緣之絕緣區（未顯示）。藉由源極區26、汲極區28、絕緣膜 22以及該絕緣區使該浮體30與其它記憶體單元MC電絕緣並 進入一浮動狀態。在浮體30上形成一閘電極34，其間具有 一閘極絕緣膜32。 如圖3所示，將每個記憶體單元MC配備在一字元線WL與 一位元線BL之交叉點，其源極區26藉由一共用源極線連接 於一地線，其汲極區28連接於位元線BL，以及其閘電極34 連接於字元線WL。更確切而言，將各個記憶體單元MC之 排列在一位元線BL方向上之汲極區28共同連接於一位元線 BL，並將各個記憶體單元MC之排列在一字元線WL方向上 之閘電極34共同連接於一字元線WL。 圖2及圖3所示之記憶體單元MC動態儲存一第一資料狀態 (其中將該浮體30設定在一第一電位）以及一第二資料狀態 (其中將該浮體30設定在一第二電位）。更確切而言，藉由將 一高位準電壓施加於該字元線WL及該選定之位元線BL，以 允許該選定記憶體單元MC執行一五極管操作，並藉此促使 靠近其汲極接合衝擊離子化而產生多數載流子（在一 η通道 的情況下為空穴）並將其保存在浮體30中，從而寫入第一資 料狀態。舉例而言，此為資料’’ 1π。藉由將一高位準電壓施 加於字元線WL以電容耦合提高浮體30之電位，將位元線BL 設定於一低位準電壓，以及將一正向偏壓電流輸送經過一 在該浮體30與該選定記憶體單元MC之汲極區28之間的接合 以將該浮體30中之多數載流子發射至該汲極區28，從而寫 入第二資料狀態。舉例而言，此為資料”0”。 85932 -11 - 1232578 藉由一MISFET閘極之閾值差，顯示該記憶體單元MC是 保存資料Π1Π或資料π〇π。意即，該MISFET之閾值電壓根據 該浮體30中累積的多數載流子之數目而變化。藉由圖4中之 圖解顯示一浮體電位VB與一保存資料” 1”之記憶體單元MC 之閘極電壓VG之間的關係，以及該浮體電位VB與該保存資 料Π0Π之記憶體單元MC之閘極電壓VG之間的關係。 如圖4所示，作為因浮為體電位VB之體偏壓之結果，保 存資料’’Γ’之記憶體單元MC的閾值電壓Vthl變得低於保存 資料π〇π之記憶體單元MC之閾值電壓VthO。因此，可藉由 感應由於閾值電壓差導致之單元電流差異而確定從記憶體 單元MC讀取之資料。 如圖1所示，在本實施例中，一 8千位元記憶體單元陣列 MCA包括該等記憶體單元MC。更確切而言，沿一行方向配 備彼此平行之256條字元線WL，以及沿一與該行方向相交 之列方向配備彼此平行之32條位元線BL。特別地，在本實 施例中，該等字元線WL與該等位元線BL直角相交。 另外，在本實施例中，沿一位元線方向平行配備四條參 考位元線RBL0及RBL1 〇尤其在本實施例中，將該等參考位 元線RBL0及RBL1配備在記憶體單元陣列MCA之中央部 分。因此，在圖1中的參考位元線RBL0及RBL1之上側配備 16條位元線BL，以及類似地在圖1中的參考位元線RBL0及 RBL 1之下側配備16條位元線BL。換言之，關於參考位元線 RBL0及RBL1，配備在一字元線方向之一側的位元線BL·之 數目與配備在該字元線方向之另一側的位元線BL之數目相 85932 -12- 1232578 同。此外，在本實施例中，不同於圖13所示之相關記憶體 單元陣列MCA，該等參考位元線RBLO及RBL1未在中央分 為兩部分，以及與常態位元線BL相同，其每個係藉由一條 穿過該整個記憶體單元陣列MCA之線而形成的。 兩條參考位元線RBLO在其與各個字元線WL之交叉點處 配備有參考單元RCO，其中保存”0”資料。即，將256個參考 單元RC0連接至一參考位元線RBL0。此外，兩條參考位元 線RBL1在其與各個字元線WL之交叉點處配備有參考單元 RC1，其中保存”1”資料。即，將256個參考單元RC1連接至 一參考位元線RBL1。該等參考單元RC0及RC1之結構與該 記憶體單元MC之結構相同。此外，一閘電極、一源極及一 汲極之間的連接關係與圖3所示之記憶體單元MC之連接關 係相同。 另外，在位元線方向上之記憶體單元陣列MCA之兩終 端，沿字元線WL分別配備一等化線EQL。在等化線EQL與 位元線BL之交叉點以及等化線EQL與參考位元線RBL0及 RJBL1之交叉點處配備各自具有與記憶體單元MC相同之結 構及連接關係的MISFET，且將其閘極連接至等化線EQL。 在從記憶體單元MC讀取資料之前，經由該等化線EQL將位 元線BL設定為一地線（0伏特）。 將感應放大器電路40安置在在該位元線方向上如此組態 之記憶體單元陣列MCA的兩側。即，根據本實施例之記憶 體單元陣列MCA採用一雙終端型感應放大器系統。因此， 亦將位元線選擇電路42安置在該位元線方向上之記憶體單 85932 -13- 1232578 元陣列MCA之兩側。 將該等位元線BL交替地連接至兩側上的位元線選擇電路 42，並亦將該等參考位元線RBLO及RBL1交替地連接至彼。 藉由該位元線選擇電路42，圖1中參考位元線RBLO及RBL1 上側之位元線BL八中選一且連接於圖1中上側之感應放大器 電路40，以及圖1中參考位元線RBLO及RBL1下側之位元線 BL八中選一且連接於圖1中下側之感應放大器電路40。 為一側之兩條感應放大器電路40配備一參考電壓發生電 路44。當讀取記憶體單元MC中之資料時，將一參考位元線 RBL0及一參考位元線RBL1皆連接至該參考電壓發生電路 44。一根據本實施例之資料感應電路包括該等參考電壓發 生電路44及感應放大器電路40。 在如此組態之半導體記憶體裝置中，執行一關於一記憶 體單元MC之資料讀取序列，其概述如下。首先，選擇一字 元線WL並將其設定在一預定之高位準電壓VDD。與此同 時，藉由該位元線選擇電路42選擇一位元線BL，且將其連 接於感應放大器電路40。此外，藉由該位元線選擇電路42 將一參考位元線RBL0及一參考位元線RBL1連接於參考電壓 發生電路44。 然後，經由選定之位元線BL將一單元電流Icell發送至資 料待從中讀取之記憶體單元MC。感應放大器電路40獲得該 流經此記憶體單元MC之IceU。流經記憶體單元MC之單元 電流Icell之數量根據記憶體單元MC是保存資料或資料 ’’ 1 ’’而不同。 85932 -14- 1232578 類似地，亦將該單元電流從參考電壓發生電路44發送至 參考位元線RBLO及參考位元線RBL1。關於該等參考單元 RCO及RC1，由於連接至與該資料待從中讀取之記憶體單元 MC相同之字元線的參考單元RCO及參考單元RCI被激活， 一電流10流經該參考單元RCO，以及一電流II流經該參考單 元RC 1。參考電壓發生電路44然後獲得一為該等電流之總和 的參考電流10+11。 該參考電壓發生電路44基於該參考電流10+11產生一參考 電壓VREF，並將其提供給該等感應放大器電路40。感應放 大器電路40基於該單元電流Icell以及參考電壓VREF產生一 資料電壓VSN，並比較該讀取電壓VSN與參考電壓VREF以 藉此感應保存在該記憶體單元MC中之資料。 接下來，將詳細解說感應放大器電路40、位元線選擇電 路42以及參考電壓發生電路44之電路組態。圖5係一圖式， 其展示根據本實施例之感應放大器電路40之電路組態，圖6 係一圖式，其展示根據本實施例之位元線選擇電路42之電 路組態，以及圖7係一圖式，其展示根據本實施例之參考電 壓發生電路44之電路組態。 如圖6所示，將八條位元線BL0至BL7以及兩條參考位元 線RBL0及RBL1連接至該位元線選擇電路42。順便地，若要 使圖6與圖1一致，則將另外八條位元線BL8至BL1 5連接在 圖6中之兩條位元線RBL0及RBL1之下側，且被賦予與圖6上 側之組態相同之組態，但其在圖6中略去。 將該八條位元線BL0至BL7分別連接至選擇電晶體STR0至 85932 -15- 1232578 STR7之輸入端子側，並將該等選擇電晶體STRO至STR7之 輸出端子側共同連接至一選擇位元線SBL。將位元線選擇訊 號線BS0至BS7分別連接至選擇電晶體STR0至STR7之控制 端子。當選定一位元線時，任一該等位元線選擇訊號線BS0 至BS7被激活並升高以允許將一位元線BL連接至該選擇位 元線SBL。 將該參考位元線RBL0及RBL1分別連接至選擇電晶體 STR8及STR9之輸入端子側，並將該等選擇電晶體STR8及 STR9之輸出端子側共同連接至一選擇參考位元線SRBL。參 考位元線選擇訊號線RBS0至RBS1分別連接於選擇電晶體 STR8至STR9之控制端子。當讀取該記憶體單元MC中之資 料時，參考位元線選擇訊號線RBS0至RBS1皆被激活並升 高，且藉此開啟該等選擇電晶體STR8及STR9。因此，參考 位元線RBL0及參考位元線RBL1短路。然而，當資料寫入參 考單元RC0及RC1時，舉例而言，當參考單元RC0及RC1更 新時，任一參考位元線選擇訊號線RBS0或RBS1被激活並升 高。即，當”0”資料寫入參考單元RC0時，開啟選擇電晶體 STR8，當”1”資料寫入參考單元RC1時，開啟選擇電晶體 STR9。 如圖5所示，感應放大器電路40包括一第一感應放大器 SA1。組態該第一感應放大器SA1，其包括p型MISFET TR10 至 TR12，以及一 η型 MISFET TR13。將 MISFET TR10 之一輸入端子連接至一高位準電壓端子VINT，並將其一輸 出端子連接至MISFET TR11及MISFET TR12之輸入端子。 85932 -16 - 1232578 該等MISFET TR11及TR12之控制端子彼此連接以構成一電 流鏡射電路。該電流鏡射電路中之MISFET TR11對MISFET TR12之鏡射比率係1:2。即，一電流（其雙倍於流經MISFET TR11之電流）嘗試流經MISFET TR12。此外，經由一配備在 一位元線電位限制電路BPL中之η型MISFET，將MISFET TR11之控制端子及一輸出端子連接至該選擇位元線SBL。 將MISFET TR12之一輸出端子連接至MISFET TR13之一 輸入端子，以及MISFET TR13之一輸出端子連接於地線。 該等MISFET TR12及MISFET TR13之間的一節點係一感應 節點SN。 在一從記憶體單元MC讀取資料之讀取序列時，一訊號 SAON降低，且MISFET TRIO被開啟。結果，一電流經由 MISFET TR11及一 MISFET TR20自高位準電壓終端VINT流 向選擇位元線SBL。該電流係單元電流Icell。流向選擇位元 線SBL之單元電流Icell之數量根據選定記憶體單元MC所保 存之資料而不同。在此，藉由10代表在選定記憶體單元MC 保存"0π資料時流動之單元電流，以及藉由11代表在選定記 憶體單元MC保存” 1 ”資料時流動之單元電流。 位元線電位限制電路BPL係一用於限制位元線BL之電位 升高之電路。即，具有前述MISFET TR20之位元線電位限 制電路BPL以及一操作放大器〇p 1構成一負反饋控制電路。 將一電壓VBLR輸入操作放大器OP1之一非倒相輸入端子。 在本實施例中，該電壓VBLr 200毫伏。將該操作放大器 OP 1之一倒相輸入端子連接於選擇位元線SBL。將該操作放 85932 -17- 1232578 大器0P1的一輸出端子連接於MISFET TR20的一控制端子。 因此，當選擇位元線SBL之電位超過電壓VBLR，即當該位 元線BL之電位超過該電壓VBLR時，操作放大器OP1的一輸 出降低，且η型MISFET TR20被關閉。因而，可避免該位元 線BL之電壓等於或高於該電壓VBLR。 如前述避免位元線BL電位上升之原因如下。在資料寫入 時，將一高位準電壓（譬如電源電壓VDD)施加於該字元線 WL，並亦將該高位準電壓（譬如電源電壓VDD)施加於該位 元線BL，該記憶體單元MC藉此執行一五極管操作。假設在 資料讀取時亦將該電源電壓VDD施加於字元線WL，除非一 充分單元電流流經記憶體單元MC，否則該位元線BL之電位 可能上升至該電源電壓VDD。若該位元線BL之電位上升至 該電源電壓VDD，則在該讀取操作中產生與一寫入模式中 之條件相同的條件。因此，在本實施例中，將電壓VBLR設 定為一低於電源電壓VDD之值。舉例而言，將電源電壓 VDD設定為1伏至1.5伏，且電壓VBLR=200毫伏。如此之設 定消除記憶體單元MC在資料讀取時執行五極管操作之可能 性，並因而可能無法滿足五極管操作之條件。 如圖7所示，在參考電壓發生電路44中配備一用於限制選 擇參考位元線SRBL之電位上升之選擇參考位元線電位限制 電路RBPL。為何配備選擇參考位元線電位限制電路RBPL 之理由與前述相同。該選擇參考位元線電位限制電路RBPL 包括一操作放大器0P2及一 η型MISFET TR40，且其間之連 接關係與前述位元線電位限制電路BPL之連接關係相同。 85932 -18- 1232578 此外，參考電壓發生電路44包括一第二感應放大器SA2。 配置該第二感應放大器SA2，其包括卩型MISFET TR30至 TR32以及一 η型MISFET TR33，且其間之連接關係與前述感 應放大器SA1之連接關係相同。然而，一由MISFET TR31及 MISFET TR32組成之電流鏡射電路之鏡射比率係1:1。即， 一數量與流經MISFET TR3 1之電流數量相同之電流嘗試流 經 MISFET TR32。該 MISFET TR32與 MISFET TR33之間的 一部分構成一參考節點RSN，且將該MISFET TR33的一控 制端子連接至參考節點RSN。 另外，如可在圖7及圖5中所見，將該參考節點RSN連接 至該第一感應放大器SA1之MISFET TR13的一控制端子。因 此，一電流鏡射電路包括MISFET TR33以及MISFET TR13。該電流鏡射電路之鏡射比率係1:1。 如圖7中所示，在讀取序列中，訊號S AON降低，且開啟 MISFET TR30。因此，一電流自高位準電壓端VINT經由 MISFET TR31及MISFET TR40流向該選擇參考位元線 SRBL。此係一參考電流。該參考電流具有一數量，其係流 經保存資料，’〇π之參考單元RC0之電流1〇的數量與流經保存 資料"1 ”之參考單元RC1之電流11的數量之和。 圖8係一圖式，其展示資料讀取序列中之第一感應放大器 SA1及第二感應放大器SA2之等效電路。MISFET旁之圓括 號中的數值代表電流鏡射電路之鏡射比率。

如可在圖8及圖5所見，藉由該MISFET TR11及該MISFET TR12組成之電流鏡射電路，使流經從其讀取資料之記憶體 85932 -19- 1232578 單元MC的單元電流Icell(IO或II)加倍，且一 2xlcell電流嘗試 流經該 MISFET TR12。 另一方面，藉由MISFET TR31及MISFET TR32組成之電 流鏡射電路來使參考電流io+ii增加一倍。參考節點RSN之 電壓此時係參考電壓VREF。此外，藉由MISFET TR33及 MISFET TR13組成之電流鏡射電路來使參考電流〗〇+11增加 一倍，隨後該參考電流10+11嘗試流經MISFET TR13。藉由 嘗試流經MISFET TR13之參考電流10+11與嘗試流經MISFET TR12之雙倍單元電流2 X Icell的衝撞，固定該感應節點SN 之電壓（資料電壓）。 詳言之，當2 X Icell小於參考電流10 + 11，嘗試開啟該 MISFET TR13以及傳遞該電流10 + 11之力強於嘗試開啟该 MISFET TR12以及傳遞該電流2 x Ice11之力。因而，該感應 節點SN之資料電壓低於參考電壓VREF，且其為VREF- α。 另一方面，當2 X Icell大於參考電流Ι0+η時，嘗試開啟 MISFET TR12以及傳遞該電流2 X Ice11之力強於嘗試開啟忒 MISFET TR13以及該傳遞電流10+11之力。因而，該感應節 點SN之資料電壓高於參考電壓VREF，且其為VREF+汉。 如前所1，㈣應節點州之電塵與該參考節點娜之電 壓之間的差異之極性根據資料而不同。藉由一如圖5所不之 第三感應放大器SA3感應該電壓差。本實施例中’第三感應 放大器SA3包括-操作放大器以及輸出一低位準或高位準感 應輸出out，其視該感應節點州之電位是高於或低於該參 考節點謂之電位而定。藉由—㈣電路LT將該感應輸出 一 20- 85932 1232578 OUT鎖住。 藉由該閂鎖電路LT鎖住之感應輸出OUT根據其高低而開 啟一η型 MISFET TR50或一η型MISFET TR51。將一讀取行 選擇訊號RCSL輸入一 η型MISFET TR52及一 η型MISFET TR53之控制端子，且該讀取行選擇訊號RCSL在具有選定記 憶體單元MC之感應放大器電路40中很高，該等MISFET TR52及TR53藉此而開啟。此外，在讀取序列中，資料讀取 線Q及BQ皆預充電為高。因此，根據感應輸出OUT之高或 低，該資料讀取線Q或該資料讀取線BQ變為一低位準。因 此，將讀取資料向外輸出成為可能。 在一更新序列中，一回寫訊號WB升高，且開啟一 η型 MISFET TR60。藉此，將該藉由閂鎖電路LT鎖住之感應輸 出OUT輸出至該選擇參考位元線SBL，並將資料再次寫入該 選定之記憶體單元MC。 當將資料寫入該記憶體單元MC時，一寫入行選擇訊號 WCSL升高，且開啟一 η型MISFET TR70。隨後，根據將窝 入之資料將一資料寫入線D設定為高或低，並將其輸出至選 擇位元線SBL。舉例而言，在本實施例中，當寫入資料” 1 ” 時，資料寫入線D升高，多數載流子空穴聚集在該藉由驅動 成高位準之字元線WL所選定記憶體單元MC的一浮體中。 另一方面，當寫入資料”0”時，資料寫入線D降低，且將該 等聚集之空穴自藉由驅動成高位準之字元線WL所選定記憶 體單元MC之浮體中提出。因而，可將資料寫入該選定之記 憶體單元MC。 85932 21 - 1232578 如前所述，根據本實施例之半導體記憶體裝置，如圖i所 示，可使資料待從中讀取之記憶體單sMC與用於該讀取序 列之參考單元RCO及RC1之間的距離限制於一預定範圍。 即，在圖1中之實例中，可使資料待從中讀取之記憶體單元 MC與待使用之參考單元RC0及RC1之間的距離限制於一對 應到最多18個記憶體單元MC之距離。因此，可使因製造方 法引起之單元特徵變化與因操作溫度條件引起之單元特徵 變化具有相同傾向。此使得可以精確地補償如同共同模式 雜訊之該等變化。 此外，當 >王意力集中在一記憶體單元陣列MCA時，在圖 13之記憶體單元陣列MCA中，除讀取序列中的一條常態字 元線WL以外，必需激活四條參考字元線rwl〇&rwu:但 是在圖1之記憶體單元陣列MCA中，要求僅激活一條常態字 兀線。因而，可實現讀取序列中之電力消耗減少。 [第二實施例] 儘管-參考電壓發生電路44由前述第一實施例中之兩個 感應放大器電路40共用，但是不一定要共用。在第二實施 例中，-參考電壓發生電路44由—感應放大器電路4〇使 用。 圖9展π-根據第二實施例之半導體記憶體裝置之局部配 置平面圖。如圖9所示’在第二實施例中，為一感應放大器 電路40配備-參考電壓發生電路44。在中之實例中， 構成…立元記憶體單元陣列MCA。除此點以外之配置與前 述第一實施例相同。 85932 -22- 1232578 如前所見，可藉由Χ( X係一自然數）感應放大器電路40以 使用一參考電壓發生電路44。 [第三實施例] 在前述實施例中，為一字元線WL配備四個參考單元RC0 與RC1。即，設計一參考電壓發生電路44以藉由使用一保存 資料之參考單元RC0以及一保存” 1π資料之參考單元RC1 而獲得參考電流10 + II。然而，為一參考電壓發發生電路 44配備之參考單元之數目不限於兩個，且其僅須為2Ν(Ν係 一自然數）。在本例中，用於一參考電壓發生電路44之參考 位元線RBL0及RBL1的總數必須為2Ν。 因此，設計該第三實施例，使得為一參考電壓發生電路 44配備四個參考單元RC0及RC1，兩個參考單元RC0保存Π0Π 資料，以及兩個參考單元RC1保存” 1π資料。 圖10係一如此之半導體記憶體裝置之局部配置平面圖。 如圖10所示，沿其中心部分之位元線BL，為根據本實施例 之記憶體單元陣列MCA配備八條參考位元線RBL0及 RBL1。本實施例中，四條參考位元線RBL0排列在字元線方 向之上侧，以及四條參考位元線RBL1排列在字元線方向之 下側。此外，將參考位元線RBL0及RBL1交替地連接至圖10 左側之位元線選擇電路42以及其右側之位元線選擇電路 42 〇 將保存π〇π資料之參考單元RC0分別配備在字元線WL與參 考位元線RBL0之交叉點上。將保存’’Γ資料之參考單元RC1 分別配備在字元線WL與參考位元線RBL1之交叉點上。 85932 -23- 1232578 類似於前述第一實施例之圖3，亦在本實施例中，將每個 參考單元RCO與RC1以及記憶體單元MC中之一閘電極連接 至字元線WL，將一源極經由一共用源極線連接至地線，並 將一汲極連接至位元線BL。 圖11展示一根據本實施例之位元線選擇電路42之電路 圖。如圖11所示，將兩條參考位元線RBLO以及兩條參考位 元線RBL1連接至位元線選擇電路42。將選擇電晶體STR8至 STR11配備在該等總計四條參考位元線RBLO及RBL1中。將 參考位元線選擇訊號線RBSO至RBS3分別連接至該等選擇電 晶體STR8至STR11之控制端子。 當讀取記憶體單元MC中之資料時，所有參考位元線選擇 訊號線RBSO至RBS3被激活且升高，並藉此開啟所有選擇電 晶體STR8至STR11。因而，兩條參考位元線RBLO以及兩條 參考位元線RBL1短路，並將其連接至選擇參考位元線 SRBL。然而，當將資料寫入參考單元RC0及RC1時，舉例 而言，當參考單元RC0及RC1更新時，參考位元線選擇訊號 線RBS0至RBS3中之任兩條被激活且升高，並藉此等兩個電 晶體STR8至STR11中之任兩個，且關閉除該等兩個電晶體 以外之選擇電晶體。 除該等點以外，根據本實施例之半導體記憶體裝置具有 與前述第一實施例之半導體記憶體裝置相同之組態。 圖12係一圖式，其展示本實施例中第一感應放大器SA1及 第二感應放大器SA2之等效電路且對應於前述圖8。在圖12 中，不同於圖8，一流經MISFET TR31之自其輸入端子流至 85932 -24- 1232578 其輸出端子之參考電流係2 χ (ΙΟ +11)。此係由於藉由字元 線WL選定之兩個參考單元RCO以及兩個參考單元RC1被連 接至該MISFET TR31之輸出端子的緣故。 對應於上文，由MISFET TR11以及MISFET TR12組成之 電流鏡射電路的鏡射比率係1:4。結果，一4 χ 10或4 χ II電 流嘗試自MISFET TR12的一輸入端子流向其輸出端子。根 據嘗試流經MISFET TR12之電流是4 χ 10或4 χ II，該感應 節點SN之電壓變為VREF- α或VREF+ α。 從以上描述發現，當參考單元之數字為2Ν時，藉由 MISFET TR31及MISFET TR32組成之電流鏡射電路使參考 電流增加P倍，並藉由該MISFET TR11及MISFET TR12組成 之電流鏡射電路使讀取單元電流增加Q倍，滿足P/Q=1/(2N) 之關係的設定為必要的，其中P及Q分別係任意給定之正 數。 因此，舉例而言，在第一實施例之圖8之實例中，亦可能 藉由該MISFET TR31及MISFET TR32組成之電流鏡射電路 使參考電流10 + II增加1/2，藉由該MISFET TR11及MISFET TR12組成之電流鏡射電路使讀取單元電流增加一倍，並比 較其兩者。 應注意，本發明不限於前述實施例，以及可在其中進行 各種改良。舉例而言，本發明不限於一利用FBC充當記憶 體單元而形成之半導體記憶體裝置，且可施加於任何電流 讀取型半導體記憶體裝置，其中基於一流經一參考單元之 參考電流以及一流經一資料待從中讀取之記憶體單元之單 85932 -25- 1232578 元電流而讀取儲存在一記 【圖式簡單說明】 疋中《資料。 圖1係根據—第—實施例之邮、 單元陣列及其周邊的局部配置：:·死憶體裝置中之記憶體 圖2係一不意截面圖，其說明θ 單元及參考單元之釺構· 饭艨弟一實施例之記憶體 圖係⑨路圖，其說明II $ _ # 參考單元中之間電極、源極及;:例之記憶體單元及 圖4係-圖解，其用於說明藉由广間的連接關係； 之間的關係改變記憶體單元之闕：用閑極電壓與浮體電位 圖5係一電路圖，並展 電路之組態； 八’、據第—實施例之感應放大器 圖6係一電路圖，其展示一 電路之組態； 根據弟-實施例之位元線選擇 圖7係一電路圖，並展— 八不一根據第一實施例之參考電壓發 生電路之組態； ，係-圖解，其展示根據第—實施例之感應放大器電路 第，:、應放大為以及參考電壓發生電路的第二感應放大 器之等效電路； ® 9係根據一第二實施例之半導體記憶體裝置中的記憶體 單元陣列及其周邊之配置平面圖； 圖10係根據-第二實施例之半導體記憶體裝置中之記憶 體單元陣列及其周邊的配置平面圖； 圖11係-私路圖’其展示根據第三實施例之位元線選擇 85932 -26- 1232578 電路之組態； 圖12係一圖解，其展示根據第三實施例之感應放大器電 路的第一感應放大器以及參考電壓發生電路的第二感應放 大器之等效電路；以及 圖13係一相關半導體記憶體裝置中之記憶體單元陣列及 其周邊的配置平面圖。 【圖式代表符號說明】 40 感應放大器電路 42 位元元線選擇電路 44 參考電壓發生電路 BL 位元線 BPL 位元線電位限制電路 BQ 資料讀取線 BS 位元線選擇訊號線 D 資料寫入線 EQL 等化線 LT 閂鎖電路 MC 記憶體單元 MCA 記憶體單元陣列 OP 操作放大器 OUT 感應輸出 Q 資料讀取線 RBL 參考位元線 85932 -27- 1232578 RBPL 參考位元線電位限制電路 RBS 參考位元線選擇訊號線 RC 參考單元 RCSL 讀取列選擇訊號 RSN 參考節點 SA 感應放大器 SAON 訊號 SBL 選擇位元線 SN 感應節點 SRBL 選擇參考位元線 STR 選擇電晶體 VB 浮體電位 VBLR 電壓 VG 閘極電壓 VINT 高位準電壓端子 VREF 參考電壓 Vth 閾值電壓 WB 回寫訊號 WCSL 寫入列選擇訊號 WL 字元線 -28- 85932

Claims (1)

1232578 拾、申請專利範圍： 1 · 一種半導體記憶體裝置，其包括： 沿一第一方向配備之彼此平行之複數個字元線； 沿一與該第一方向相交之第二方向配備的彼此平行之 複數個位元線； 在該字元線及該位元線之交叉點配備之複數個記憶體 單元，每個記憶體單元包括一具有連接於該位元線之一 的沒極區之MISFET、一連接於源極線之一的源極區、 一連接於該字元線之一的閘電極以及一在該源極區及該 沒極區之間的浮體，該浮體處於一電子浮動狀態，其中 每個記憶體單元儲存充當一阔值電壓差之資料； 沿該第二方向配備之複數個參考位元線； 配備於該字元線與該參考位元線之交叉點之複數個參 考單凡’藉由充當資料待從中讀出之記憶體單元之相同 字7G線激活2N個參考單元，以便在從該記憶體單元讀出 資料時產生一參考電流，其中N係一自然數；以及 一貝料感應電路，其根據該參考電流以及一流經待讀 取 < 兄憶體單元之單元電流而從該記憶體單元讀出資 料。 2.如申印專利範圍第丨項之半導體記憶體裝置，其中該參 考單7G义結構與該記憶體單元之結構相同。 3 ·如申印專利範圍第丨項之半導體記憶體裝置，其中，關 万；該等參考位元線，配備在該第一方向之一侧的位元線 數目Μ配備在破第一方向之另一側的位元線數目相同。 85932 1232578 4.如申請專利範圍第1項之半壤 一丄、 導隨1己憶體裝置，里中，左 精由一罕讀激活之2N個參考單元中，關夫考… 用於儲存”〇"資料以及其餘N個參考單乡早70係 资料。 ♦号早兀係用於儲存"1” 5·如申請專利範圍第1項之半導 卞等把记fe體裝置，其進一 包括： 一參考電壓發生電路，其根據藉由被激活之2N個參考 單元產生參考電流而產生—參考電壓；以及 -感應放大器電路，其根據該參考電壓以及該單元電 流產生一資料電壓’以便藉由將該資料電壓與該參考電 壓比較而從該記憶體單元讀出資料。 6. 如申請專利範圍第5項之半導體記憶體裝置，其中為一 參考電壓發生電路配備2N個參考位元線。 7. 如申請專利範圍第5項之半導體記憶體裝置，其中為一 參考電壓發生電路配備一感應放大器電路。 8. 如申請專利範圍第5項之半導體記憶體裝置，其中為一 參考電壓發生電路配備複數個感應放大器電路。 9·如申請專利範圍第6項之半導體記憶體裝置，其中為一 參考電壓發生電路配備一感應放大器電路。 I 〇·如申請專利範圍第6項之半導體記憶體裝置，其中為一 參考電壓發生電路配備複數個感應放大器電路。 II ·如申請專利範圍第5項之半導體記憶體裝置，其中該參 考單元之結構與該記憶體單元之結構相同。 12·^申請專利範圍第丨丨項之半導體記憶體裝置，其中，在 85932 1232578 藉由一字元線激活之2N個參考單元中，N個參考單元係 用於儲存π〇π資料以及其餘N個參考單元係用於儲存’’ 1Π 資料。 13. 如申請專利範圍第12項之半導體記憶體裝置，其中該資 料感應電路使該參考電流增加Ρ倍，使單元電流增加Q 倍，並將該增加Ρ倍之參考電流與該增加Q倍之單元電流 比較，以便從該記憶體單元讀出資料，其中Ρ及Q係任何 給定之正數。 14. 如申請專利範圍第13項之半導體記憶體裝置，其中P/Q 係 1/2Ν。 15. 如申請專利範圍第1項之半導體記憶體裝置，其中 MISFET之閾值電壓根據聚集於該浮體中之多數載流子 的數目而變化。 16. —種半導體記憶體裝置，其包括： 沿一第一方向配備之彼此平行之複數個字元線； 沿一與該第一方向相交之一第二方向配備的彼此平行 之複數個位元線； 配備於該字元線與該位元線之交叉點之複數個記憶體 單元； 沿該第二方向配備之複數個參考位元線； 配備於該字元線與該參考位元線之交叉點之複數個參 考單元，藉由充當資料待從中讀出之記憶體單元之相同 字元線激活2Ν個參考單元，以便在從該記憶體單元讀出 資料時產生一參考電流，其中Ν係一自然數；以及 85932 1232578 一資料感應電路，其根據該參考電流以及一流經待讀 取之記憶體單元之單元電流而從該記憶體單元讀出資 料0 85932 4-