TWI230944B - Overerase protection of memory cells for nonvolatile memory - Google Patents

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1230944 玖、發明說明： 【發明所屬之技術領域】 本發明係有關於半導體記憶體裝置，特別是有關於 防4非揮發性記憶體之記憶單^過度 ㈤方法及系 統。 ’ 【先前技術】 非揮發性貧訊儲存之記憶體裝置係普遍地使用於此 項技術之中。不例之非揮發性半導體記憶體裝置係包括 有唯讀記憶體（ROM)、快閃記憶體（F丨ash Mem〇ry )、可程 式唯讀記憶體（PR0M)、可抹除且可程式唯讀記憶體 (EPROM)、可電除且可程式唯讀記憶體（EEpR〇们以及快閃 式（Flash)EEPROM 。 卜夬閃式EEPR0M與EEPR0M之相似處在於，記憶單元 (Memory Cel 1)可以被程式化（亦即被寫入）及被電子式 抹除。快閃式EEPR0M更具有立即抹除所有記憶單元的額 外功能。EEPR0M半導體記憶體的廣泛使用係已促使發展 一種具有最佳效能特徵之EEPR〇M記憶單元的發展，諸如 較短的程式寫入時間、使用較低電壓於寫入及讀取、較 長的資料保留時間、較短的抹除時間以及較小和微型化 的實體尺寸。 非揮發性記憶體裝置係已由半導體積電路工業發展 用於各種應用，諸如電腦和數位通訊。並且已經發展出 各種具有氧化物-氮化物-氧化物（〇N〇)結構之非揮發性 記憶體裝置。一個典型具0N0結構之非揮發性記憶體^例 I:\Patent\Macronix 狂宏\2〇l9-TWN\發明專利申請書.d〇c 1230944 子係包含一具有源極和汲極區域的半導體基材，以及一 位於基材表面頂部且介於源極與汲極之間的氧化物一氮 化物-氧化物層。0N0層中的氮化物層係能夠捕捉在寫入 操作期間於半導體基材之通道區域中所產生的電子。 在進行3己憶體單元的寫入時，各個氮化物層係被充以 電子，使得記憶體單元的啟動門檻（Turn_〇nThresh〇ld) 相應地增加。當記憶體單元正在進行寫入時，當其被施 加一頃取電勢（Read Potentials)於它的控制閘極時，記 憶體單元將不會啟動並且保持不導通。在進行記憶體單 π的抹除時，電洞係被注入至氮化物層中以再結合或補 償儲存的電子，以相應地降低門檻。有了較低的門檻， 當施加一讀取電勢至控制閘極時，此記憶體單元係相應 地啟動並且充電至一導通狀態。 對於局部捕捉儲存非揮發性記憶體而言，記憶體的寫 入係藉由在通道中熱電子注射來執行，而記憶體的抹除 則藉由帶至帶（Band-to-band)熱電洞注射來執行。圖i 為一說明使用此項技術熱電洞注射方法之快閃記憶體單 元的示例性抹除操作之示意圖。在每一抹除擊發（Erase Shot)時’一正電壓係施加於汲極1〇1，閘極1〇2係為負偏 壓，源極100係為浮置以及基材係被接地。根據此項技術 中抹除操作之此一特定例子，在每一抹除擊發時的閘極 電壓為-4伏特（V )而汲極電壓為6伏特。當一正電壓施加 於汲極101時，一電場係沿著由汲極1〇1至閘極1〇2的路徑 而形成。從汲極1 〇 1流出的電洞係因而指向閘極丨〇2，並 且接著被捕捉於捕捉層中以完成抹除操作。在每一次抹 I:\Patent\Macronix 旺宏V2019-TWN\發明專利申請書.doc 6 1230944 除擊發之後係執行一抹除驗證步驟，以驗證抹除操作的 完整性。 圖2係為進一步說明在此項技術中使用帶至帶熱電洞 注射之另一示例性記憶體抹除操作的示意圖。相對於圖^ 所描述之示例性記憶體抹除操作，施加於汲極1〇1的正電 壓係隨著抹除擊發之增加而提升，其中在每一次抹除擊 毛時，閘極1 〇 2係為偏壓，源極1 〇 〇係為浮置以及基材1 〇 6 係為接地。汲極1 〇丨中的電洞係包含電位能的提升。使用 k升的電壓係能夠增加抽注至捕捉層内之熱電洞的數量 並且使抹除強度隨著擊發次數的增加而增強，以及能夠 大大地降低抹除時間。記憶體抹除操作的速度係受到通 道長度的影響。相對短通道的抹除速度係比長通道的抹 除速度高出許多，此係導致短通道單元的過度抹除。圖3 係為一說明圖2所示記憶體抹除操作的電壓門檻與寫入 狀態間之示例性關係的示意圖。一巨大的抹除速度變化 係根據此抹除操作演算所得，其將會在快速抹除單元時 導致過度抹除。 對於根據此項技術之一方法對記憶體單元的記憶體 陣列進行寫入而言，位址單元（AddressedCells)之各個 氮化物層係被注入電子，致使負電荷因而聚集在浮置閘 極並且使圮憶體單元的啟動門楹增加。如同在此及以上 所述者，當位址單元進行寫入時它們將不會啟動，而且 當施加碩取電勢於各別的控制閘極時，位址單元將相應 地保持不導通。在抹除一帶有負電荷氮化物層之記憶體 單元時，電洞係被注入至氮化物層内以再結合或是補償 I:\Patent\Macronix 旺宏\2019-TWN\#明專利申請書.d〇c 1230944 儲存的電子，因而降低門檻。以此較低之門檻，記憶體 單元係啟動並且當施加一讀取電勢於控制閘極時便會相 應地改變成導電狀態。 由於記憶體抹除係需要藉由注射熱電洞以與各別氮 化物層中所儲存的電子再結合或補償因而降低門檻，記 k體單元係不幸地遇到過度抹除的危險。如果將過多的 電洞注入至各別的氮化物層内便會發生過度抹除，其係 这留下些微的正電荷於其中。此正電荷係偏壓記憶體單 元並且稍微地將其啟動。結果，少量的電流係可能經由 記憶體單元而滲漏，即使在電流滲漏時並沒指定置於記 憶體單元。沿著一給定資料線之若干過度抹除記憶體單 元係能夠不利地使得滲漏電流累積而導致資料讀取錯 誤。 除了導致資料讀取錯誤之外，很難順利地使用熱電 子寫入來對過度抹除的記憶體單元進行再寫入 (Reprogram) ’尤其是在如果積體電路中已有嵌入式演算 法時。此一困難的形成係起因於將一過度抹除之記憶體 單元轉變成已寫入狀態所需的電子量係往往高於未經過 度抹除而受到妨礙之記憶體單元。此外，由於記憶體抹 除及寫入操作係對記憶體陣列中之複數個記憶體單元造 成不同程度的衝擊，因而很難整體地確認記憶體陣列之 §己憶體抹除及寫入操作的成功性。無論如何，修補及修 補驗證製程通常是浪費資源及和消耗時間的。 因此，此項技術中係需要有一種具有最佳記憶體抹 除功能之非揮發性記憶體及其相關方法，尤其是一種至 I.\Patent\Macronix旺宏\2〇19_τ麵發明專利申請書.d〇c 1230944 少能夠有利地克服前述此項技術之缺點的非揮發性記情 體及相關方法。再者，此項技術係需要有一種能夠最俨 地校正及修補過度抹除之非揮發性記憶體（諸如快閃 式、浮置閘極與0N0薄膜儲存非揮發性記憶體）的方法及 裝置。 【發明内容】 本發明係提供一種具有最佳記憶體抹除功能之非揮 發性記憶體及其相應方法，特別是一種能在快速且有效 方式下最佳地权正及修復過度抹除子非揮發性記憶體 (諸如快閃及浮置閘極非揮發性記憶體）的非揮發性記憶 體及其相應方法。本發明之各種實施例係可應用於許多 非揮發性記憶體裝置，包括唯讀記憶體、快閃記憶體^ 可私式唯項圮憶體、可抹除且可程式唯讀記憶體、可電 除且可程式唯讀記憶體、快閃式EEPR〇M，特別是矽—氧化 物-氮化物-氧化物—矽（S0N0S)非揮發性記憶體以及浮置 閘極非揮發性記憶體。 根據本發明之一較佳實施例係有利地提供一種用於 抹除非揮發性記憶體的方法，其中該非揮發性記憶體係 包括有-源極、-閘極、_沒極、—通道及—電荷儲存 層根據本發明之此特定實施例❺方法係大致包括以下 v驟於每一抹除擊發時施加一非零閘極電壓於該閘 極：於每一抹除擊發時施加一非零源極電壓於該源極、 於母一抹除擊發時施加一非零汲極電壓於該汲極且其中 β /及極電壓的大小係大致高於該源極電壓、產生熱電洞 咖_ac_x旺宏__τ鶴發明專利申請書·d〇c 1230944 於該非揮發性記憶體中、注入該產生之熱電洞於該汲極 接面附近的電荷儲存層中，以及相應地抹除該非揮發性 5己•丨思體。根據本發明另一實施例之抹除方法係包括在每 一抹除擊發之後進行一驗證步驟，以用於驗證該非揮發 性記憶體的記憶抹除，以及如果該記憶體抹除並未被驗 證時則重複根據本發明之製程步驟。 根據本發明之另一實施例係有利地提供一種用於抹 除非揮發性記憶體的方法，其中該非揮發性記憶體係包 括有一源極'一閘極、一汲極、一通道及一電荷儲存層。 根據本發明之此實施例的方法係包括以下步驟：於每一 抹除擊發時施加一負且大致為定值的閘極電壓於該閘 極、於每一抹除擊發時施加一正源極電壓於該源極且其 中該源極電壓係隨著抹除擊發數增加而增加、於每一抹 除擊發時施加-祕電壓於職極且其中該没極電壓係 大致高於該源極電壓以及該汲極電壓係隨著抹除擊發次 數增加而增加、產生熱電洞於該非揮發性記憶體中、x注 入該產生之熱電洞於汲極接面附近的電荷儲存層中，以 及相應地抹除該非揮發性記憶體。根據本發明^一實施 例之抹除方法係包括在每—抹除擊發之後進行—驗證步 驟二用於驗證該非揮發性記憶體的記憶抹除，以及如 果該記憶體抹除未被驗證時則重複根據本發明之製程步 驟0 一種用於抹 記憶體係包 荷儲存層。 根據本發明之又一實施例係有利地提供 除非揮發性記憶體的方法，其十該非揮發性 括有一源極、一閘極、一汲極、一通道及—電 I‘_\Patent\M_nix Η王宏\2〇19-丁\_發明專利申請書 d〇c 10 1230944 根據本發明之此實施例的方法係包括以下步驟··施加一 閘極電壓於該閘極且其中該閘極電壓係隨著抹除擊發次 數增加而降低、於每一抹除擊發時施加一正且大致為定 值的源極電壓於該源極、於每一抹除擊發時施加一正且 大致為正值的汲極電壓於該汲極並且其中該汲極電壓係 大致高於該源極電壓、產生熱電洞於該非揮發性記憶 中、注入该產生之熱電洞於汲極接面附近的電荷儲存層 中，以及相應地抹除該非揮發性記憶體。根據本發明另 貝施例之抹除方法係包括在每一抹除擊發之後進行一 驗證步驟，以用於驗證該非揮發性記憶體的記憶抹除， 以及如果記憶體抹除未被驗證時則重複根據本發明之製 程步驟。 根據本發明再一附加之實施例係有利地提供一種用 於抹除非揮發性記憶體的方法，其中該非揮發性記憶體 係包括有一源極、一閘極、一汲極、一通道及一電荷儲 存層。根據本發明之此實施例的方法係包括以下步驟·· 施加一負且大致為定值的閘極電壓於該閘極、施加一正 且大致為定值的源極電壓於該源極、施加一正且大致為 定值的汲極電壓於該汲極並且其中該汲極電壓係大致高 於源極電壓、產生熱電洞於該非揮發性記憶中、注入該 產生之熱電洞於汲極接面附近的電荷儲存層中，以及相 應地抹除該非揮發性記憶體。根據本發明另一實施例之 抹除方法係包括在每一抹除擊發之後進行一驗證步驟， 以用於驗證該非揮發性記憶體的記憶抹除，以及如果該 記憶體抹除未被驗證時則重複根據本發明之製程步驟。 11 I:\Patent\Macronix旺宏\2〇19-丁麗\發明專利申請書.doc 1230944 【實施方式】 本發明之細節將連同隨附圖式而在下文中進行描 述。熟習此項技術之人士應當瞭解的是，以下描述= 係包含本發明之示例性描述。在本發明之範圍與精神内 的=及變化係據此為本發明之料所涵蓋，且本發明 之範疇係藉由隨附申請專利範圍及其均等物所界定。 根據本發明之一較佳實施例係有利地提供一種用於 抹除非揮發性記憶體的方法，其中該非揮發性記憶體係 包括有-源極…閘極、—汲極、—通道及—捕捉層。 根據本發明之此特殊實施例的方法係大致包括以下步 驟：u)施加一非零（Non_zero)間極電遷於該閘極， 施加-非零源極電壓於該源極，（c)施加—非零没極電壓 於該汲極並且其中該沒極電壓大小通常高於該源極電 壓，（d)產生熱電洞於該非揮發性記憶體中，（幻、主入所 產生之熱電洞至捕捉層中，以及⑴相應地抹除非揮發性 5己憶體。根據本發明另_實施例的抹除方法係包括一用 於驗證非揮發性記憶體之記憶體抹除的檢驟步驟，亦即 是步驟⑴，如果記憶體抹除未被驗證時，則繼續重複步 驟（a)、（b)、（c)、⑷和（e)。 本發明之各種實施例係可應用於許多非揮發性記憶 體裝置’包括唯讀記憶體、快閃記憶體、 憶體、可抹除且可程式唯讀記情 ° 焉己G體、可電除且可程式唯 讀記憶體、快閃式聰0M，尤其切_氧化物_氮化物_ 氧化物-石夕（S0N0S)非揮發性^r _ 非禪1^生5己憶體以及浮置閘極非揮發 性記憶體。 I:\Patent\Macronix 旺宏\2019-TWN^明專利申請書 d〇(： 12 1230944 圖4A、4B、4C及4D係分別說明根據本發明使用帶至帶 熱電洞注射之示例性記憶體抹除操作中一短通道單元與 一長通道單元之耦合效應的示意圖。一負且大致為定值 的閘極電壓（例如—4 v)係施加於非揮發性記憶體的閘 極，而一正且大致為定值的汲極電壓（例如6V)係施加於 汲極。一修正的源極電壓（同樣為正且大致為定值，例如 2V)施加於源極。不同實體尺寸之記憶體單元將會造成不 同的抹除速度（即，相對程度而言，有高速位元、普通位 疋、或低速位元），此係取決於記憶體抹除操作之製程步 驟的變化。如圖4所示，當具相對快速抹除速度之記憶體 單元（即短通道單元）被抹除至一低門檻的程度時，源極 偏壓將耦合於汲極並且因而減少側向電場，如圖仙所 示。高速位元的抹除速度於是減慢下來。對於其他具有 較低抹除速度之長通道位元而言（如圖4〇，源極偏壓將 不會耦合於汲極側（圖4D)。結果，長通道位元與短通道 位το的速度係大小相近。因為源極偏壓所導致的負面過 度抹除效應，在驗證記憶體抹除之後係能夠得到相對小 的電壓門檻Vt分佈。 根據本發明另一較佳實施例係有利地提供一種用於 抹除非揮發性記憶體的方法，其中該非揮發性記憶體係 包括有一源極、一閘極、一汲極、一通道及一捕捉層。 根據本發明之此實施例的方法係包括以下步驟：施加一 負且通常為定值的閘極電壓於該閘極，施加一正源極電 壓於該源極且其中該源極電壓係隨著抹除擊發次數增加 而&升％加正沒極電壓於該沒極且其中該汲極電壓 Ι:\Ρ^ηί\Μ·ηίχ 旺宏\2019-TWN\#明專利申請書 d〇c n 1230944 係大致高於該源極電壓以及該汲極電壓係隨著抹除擊發 次數增加而提升，產生熱電洞於該非 注入該產生之熱電洞於沒極接面附近的捕捉層己二及 據此抹除該非揮發性記憶體。根據本發明另一實施例之 抹除方法係包括在每-抹除擊發之後進行—驗證步驟， 以用於驗證非揮發性記憶體的記憶體抹&，以及如果該 記憶體抹除未被驗㈣重複㈣本發明之製程步驟。 圖5A係為說明在此及以上所述根據本發明之特定實 施例使用熱電洞注射之示例性記憶體抹除操作的示意 圖。圖5B係為說明圖5八中所示之非揮發性記憶體的電壓 門檻與寫入狀態間之示例性關係的示意圖表。該非揮發 性記憶體單元藉由熱電洞注射而抹除，其中問極1〇2係為 負偏M u及基材係為接地。第一正電壓脈波州其係隨 著抹除擊發次數增加而增大）係施加於汲極ι〇ι，以及一 第一正電壓脈波Vs (其係隨著抹除擊發次數增加而增大） 係施加於源極100。根據本發明之此特定實施例，閘極電 壓係為-4V ’其中當抹除擊發增加時第一電壓係從增加 到8V。當抹除擊發次數增加時，第：電壓脈❿係從ιν 增加到4V，#係相應地與第一電壓相差4v。當一正電壓 施加於汲極101時，-電場係沿著從汲極101到間極102 的路徑而形成，由汲極101流出的熱電洞係指向閘極102 並且接著被補捉至汲極接面附近的捕捉層内，以完成圮 憶體抹除操作。第二電壓係被施加於源極1〇〇。當具有相 對快抹除速度之記憶體單元(即，短通道單元)係以低門 櫪程度抹除時’源極偏壓將會麵合於沒極並且因而縮小 I^atentNMaeronix旺宏\2〇i9_twn潑明專利申請書.— 14 1230944 側電π才目肖快速位元的抹除速度係減慢下纟而且其他 位元（例如長通道單元）的抹除速度係大致相同。相對較 J的vt刀佈係能夠在驗證記憶體抹除之後而獲得，這是 由於源極偏壓所引起之不利的過度抹除影響所致。結 果，短通道肖長通道之記憶體單元係具有實質上相似的 記憶體抹除時間i且因而可避免過度抹除的問題。 圖6係為大致說明根據本發明用於一非揮發性記憶體 之示例性抹除操作的流程圖。記憶體抹除操作係從步驟 601開始。在步驟6〇2中，執行一帶至帶（btb)熱電洞注 射，以抹除非揮發性記憶體中的捕捉,。汲極1〇1和源極 100係根據本發明（如在此及以上所述）來施加一第一及 一第二電壓，以執行記憶體抹除操作。在步驟603中，執 行一驗證步驟以驗證捕捉層之狀態。如果在步驟6〇3中未 驗證記憶體抹除，則控制流程係返回至熱電洞注射之步 驟602,以施加另外兩個電壓至源極與汲極以在非揮發性 記憶體中執行另一個記憶體抹除操作。如果在步驟6〇3 中驗證了記憶體抹除，則控制流程係在步驟6〇4完成並且 根據本發明之流程係結束。 圖3和圖5B係分別說明在此項技術及根據本發明之記 憶體抹除操作中，一非揮發性記憶體之電壓門檻與寫入 狀態間的示例性關係示意圖表。電壓門檻係在閘極1〇2 與基材106之間所量測得到，其係強烈地受到捕捉層中之 電壓所影響。如果捕捉層包含相對大量的電洞時，電壓 門檻將因而降低。在根據圖3及圖5B所示之記憶體抹除操 作中，汲極側係被抹除，並且一個-〇之電壓係施加於 I:\Patent\Macronix 旺宏\2019-丁>^\發明專利申請書 doc 15 1230944 °八中每抹除擊發的時寬（Time Width)為1毫秒 [)在第6形中（以黑點表示者），通道長度與通道 寬度的比值大約是0.25/。. 2。在第二種情形(以白點表示 者）中，通道長度與通道寬度的比值大約是〇. 27/〇. 2。第 一情形係包括-短通道記憶體單元，而第二種情形係包 括長通道記憶體單元。對於此項技術中之記憶體抹除 操作而言，圖3中顯示短通道位元（黑點）係以相對快的速 度抹除，而長通道位元（白點）則以相對較慢的速度抹 除。如果意欲完全地抹除長通道位元，結果可能會導致 =通道位元被過度抹除。對於根據本發明之記憶體抹除 ㈣而言’㈣中顯示由黑點所連接的線係緩慢地下 降，其係明顯地表示出一相對較長的抹除時間。因此， 短通道位元的記憶體抹除時間係被延長，並 免過度抹除之問題。 ㈣也避 根據本發明又-附加實施例係有利地提供—種用於 =非揮發性記憶體的方法，其中該非揮發性記憶體係 一源極、一閘極、一沒極、一通道及-捕捉層。 根據本發明之此實施例的方法係包括以下步驟：於每一 :除擊發時施加一負且大致為定值的閘極電壓於該閘 懕於於母-抹除擊發時施加一正且大致為定值的源極電 於该源極、於每-抹除擊發時施加一正且大致為定值 为朽2壓m極並且其中該汲極電壓係A致高於該 源極電壓、產生熱電洞於非揮發性記憶之中、注入該產 生之熱電洞至汲極接面附近的捕捉層之中，： 除該非揮發性記憶體。根據本發明另一實施例之抹除方 I:\Patem\Macronix 旺宏\2〇i9_TWN\發明專利申請書·d〇c 16 1230944 一驗證步驟，以用於 法係包括在每一抹除擊發之後進行 驗證非揮發性記憶體的記憶抹除，以及如果該記憶體抹 除未被驗證時則重複根據本發明之製程步驟。 圖7為進一步說明根據本發明於此及上述之特定實施 例的示例性記憶體抹除操作示意圖。參照圖7，大致為定 值的電壓係被施加於閘#、沒極和源極。圖7所示之示例 性實施例係與圖5A中所示者相似，除了施加於汲極和源 極之電壓大致為定值之外，並且源極係被施加一修正電 壓，其係使得源極100被耦合於汲極1〇1，此係由通道長 度係相對短所致。 根據本發明之再-實施例係有利地提供—種抹除非 揮發性記龍的方法，其中該非揮發性記憶體係包括有 原極閘極；及極、—通道及-捕捉層。根據本 發明之此實施例的方法係包括以下步驟：施加一閘極電 壓於該閘極且其中該閘極電壓係為負錢並且隨著抹 擊發增加而降低，在每一抹除擊發時施加一正且大致為 定值的源極電壓於該源極，在每一抹除擊發時施加一正 且大致為定值的沒極電壓於該沒極並且其中該沒極電壓 係大致高於該源極㈣，產生熱電洞於該_發性記憶 中，注入該產生之熱電洞於汲極接面附近之捕捉層中7 以及相應地抹除該非揮發性記憶體。根據本發明另一實 施例之抹除方法係包括在每—抹除擊發之後進行一驗證 步驟，以用於驗證非揮發性記憶體的記憶抹除，以及: 果該記憶體抹除未被驗證時則重複根據本發明之製程步 ntVMacronix旺宏· 9-雇發明專利申請書.如 17 1230944 圖8為進_半上、 一 v說明根據本發明於此及上述特定實施例 β 八彳丨生σ己丨思體抹除操作的示意圖。參照圖8，一負電 壓（其係隨著枯^ I ~ 、 银除擊發次數增加而降低）係施加於閘極， ^仏正的源極電壓係施加於源極。圖8中所示之示例 ^實施例係與圖7中所示者相似，除了一負電壓（其係隨 著抹除擊發次數增加而降低）係施加於閑極102之外。施 $於源極之電壓係經選擇以使得對於一短通道單元時， 田電壓門榼達到一預定的低程度時，源極1 00將會耦合於 汲極101。將定義明確的電壓施加於源極100、汲極101 和閘極102將會導致記憶體單元中具声實f相似的記憶 體抹除速度，如此係有利地避免了過度抹除問題。 本I明之另一較佳實施例係提供一種具有記憶體抹 除力此之非揮發性記憶體，其包含有一基材、一源極且 A源極係於母一抹除擊發時被施加一非零源極電壓、一 汲極且該汲極係於每一抹除擊發時被施加一非零汲極電 壓並且其中該汲極電壓係大致高於該源極電壓、一通道 形成介於該源極與該汲極之間、一第一絕緣層位於該通 逼上、一捕捉層位於該第一絕緣層上且其中熱電洞係產 生及注入至該捕捉層中、一第二絕緣層位於該第一絕緣 層上、一閘極形成於該第二絕緣層之上並被該第二絕緣 層所隔離並且其中一閘極電壓係施加於該閘極。根據本 發明之此實施例的非揮發性記憶體係因應於注射的熱電 洞、施加的閘極電壓、施加的源極電壓以及施加的汲極 電壓而被抹除。 本發明之又一實施例係提供一種具有記憶體抹除功 I:\Patent\Macronix B王宏\2019-TWN\發明專利申請書.doc ig 1230944 能之非揮發性記憶體，其係包含有一基材、一源極且該 源極係於每一抹除擊發時被施加一非零源極電壓、一汲 極且該汲極係於每一抹除擊發時被施加一非零汲極電壓 並且其中該汲極電壓係大致高於該源極電壓、一通道形 成介於該源極與該汲極之間、一捕捉層位於該通道上並 且其中熱電洞係產生及注入至該捕捉層中、一閘極包圍 该捕捉層並且其中一閘極電壓施加於該閘極。根據本發 明之此實施例的非揮發性記憶體係因應於注射的熱電 洞、施加的閘極電壓、施加的源極電壓以及施加的汲極 電壓而被抹除。 以上所述之實施例係根據在非揮發性記憶體中抹除 汲極位元所作之描述，然而大體而言，根據本發明之相 同製程步驟係可使用於抹除源極位元。所使用的方法係 大致與在此及以上所述者相同。所有在此及以上所述之 實施例係能夠相同地應用於抹除源極位元，以便同樣地 且有利地避免非揮發性記憶體在記憶體抹除操作之過度 抹除問題。此外，雖然上述實施例係大致應用於s〇N〇s 非揮發性記憶體，熟習此項技術者將理解的是：本發明 係能夠相同地應用於浮置閘極非揮發性記憶體並且可實 質地達成在此及以上所述之相同效果。 圖9和圖1 0係分別說明使用根據本發明記憶體抹除功 能之S0N0S非揮發性記憶體與浮置閘極非揮發性記憶體 的示意圖。圖9係為一說明矽-氧化物—氮化物-氧化物— 矽（S0N0S)非揮發性記憶體單元結構的結構圖，其中一非 揮發性記憶體單元70係包括一 N通道M0SFET結構。該非揮 I:\Patent\Macronix 旺宏 \2019-丁\^\發明專利申請書.doc 19 1230944 發性記憶體單元70係包括一具有兩個埋入式N +接面之p 型基材706,其中一者為源極7〇〇而另一者為汲極7(n。一 通這707係形成於源極7〇〇與汲極7〇1之間。通道上方係有 一第一絕緣層703,其通常為一氧化矽層。在第一絕緣層 703上方係為一捕捉層7〇4，其係為一氮化物層。捕捉層 7〇4係形成記憶體保留層，當電子被注入氮化物層時該= 捉層704係捕捉電子。一第二絕緣層7〇5(其係為一氧化物 層）係形成覆盍於氮化矽層上。氧化矽層7〇5係與一傳導 閘極702成電氣絕緣，該閘極7〇2係形成於第二絶緣層7〇5 上。此兩氧化矽層703和705係具有絕緣介電層之作用。 除了 SONOS非揮發性記憶體之外，記憶體陣列亦能夠 建構成具有浮置閘非揮發性記憶體，如圖1〇之示例性說 明。該浮置閘極非揮發性記憶體單元7〇係包括一具有兩 個埋入㈣接面之P型基材，，其中—者為源極7〇〇而另 一者為汲極701。一通道707係形成介於源極7〇〇與汲極 701之間。該通道上係有一第一絕緣層7〇3，其通常為一 氧化矽層。在第一絕緣層703上方係為一傳導浮置閘極層 704，其通常係為一多晶矽層。浮置閘極層7〇4係形成記 憶體保留層’當電子被注人浮置閘極層時係用以儲存電 子。-第二絕緣層705(其通常為一堆疊的氧化物氮化物 -氧化物_)層）係形成覆蓋於多晶石夕層。該〇_係與 一傳導閘極702成電氣絕緣，該閘極7〇2係形成於第二絕 緣層705上。此兩氧化矽層703和7〇5係具有絕緣介電層之 作用。 曰 雖然本發明已參照較佳實施例來作描述，吾人將瞭 I:\Patent\MacroniX 旺宏\2019-TWN\#明專利申請書.d〇c 20 1230944 解的是’本發明並未受限於其中詳細之描述内容。替換 方式及修改樣式係已於先前描述中所建議，而且其他替 換方式及修改樣式將為熟習此項技術人士所思及。特別 是，根據本發明之方法的製程步驟，將包括具有實質上 相同於本發明之方法的製程步驟以達成實質上相同結果 的方法。因此，所有此類替換方式及修改樣式係意欲落 在本發明於隨附申請專利範圍及其均等物所界定的範畛 之中。 7 【圖式簡單說明】 本發明之較佳及其他實施例將連同伴隨圖式（未依 比例繪製）而在此及下文中作更詳細的說明，其中·· 圖1為說明根據此項技術使用熱電洞注射方法於— 快閃圮憶體單元之示例性抹除操作的示意圖； 圖2為進一步說明此項技術中使用帶至帶熱電洞注 射之另一示例性記憶體抹除操作的示意圖； 圖3為說明圖2所示之§己憶體抹除操作的電壓門檻與 寫入狀態間之示例性關係的示意圖表； ^ 圖4A、4B、4C及4D為分別說明根據本發明使用帶至 帶熱電洞注射之示例性記憶體抹除操作中—長通道單元 與一短通道單元之耦合效應的示意圖； 圖5A為說明根據本發明使用熱電洞注射之示例性記 憶體抹除操作的示意圖； 圖5B為說明㈣所示之非揮發性記憶體的電壓門播 與寫入狀態間之示例性關係的示意圖表； I:\Patent\Macronix 旺宏\2〇19-TWN\#明專利申請書.d〇c 21 1230944 體抹除操 圖6為大致說明根據本發明之示例性記憶 作之製程步驟的流程圖； 圖7為進一步說明根據本發明記憶體抹 丨示万法之另 一實施例的示意圖； 圖8為進一步說明根據本發明記憶體抹除方法之又 一實施例的示意圖； 圖9為大致說明使用根據本發明記憶體抹除功能之 示例性矽-氧化物-氮化物—氧化物-矽（s〇N〇s)非揮發性 記憶體的示意圖；以及 圖10為大致說明使用根據本發明記憶體抹除功能之 浮置閘極非揮發性記憶體的示意圖。 【元件符號說明】 70 非揮發性記憶體單元 100 源極 101 沒極 102 閘極 106 基材 700 源極 701 >及極 702 閘極 703 第一絕緣層 704 捕捉層 704 浮置閘極層 705 第二絕緣層 I:\Patent\Macronix 旺宏\2〇i9_TWNX發明專利申請書 d〇c 22 1230944 706 707 601〜604 P型基材 通道 步驟 I:\Patent\Macronix 旺宏 \2019-TWN^明專利申請書.doc 23

Claims (1)

1230944 拾、申請專利範圍： 1 · 一種抹除一非揮發性記憶體之方法，該非揮發性記慎 體係包括有一源極、一閘極、一汲極、一通道及一電荷 儲存層，該方法至少包括以下步驟： (a) 施加一非零（non —zero)閘極電壓於該閘極； (b) 施加一非零源極電壓於該源極； (c) 施加一非零汲極電壓於該汲極，其中該汲極電壓 係大致高於該源極電壓； (d) 產生熱電洞於該記憶體中； (e) 注入該產生的熱電洞於該電荷儲存層之中；以及 (f) 抹除該記憶體。 2·如申請專利範圍第1項所述之方法，其中該閘極電壓 係為負值並且在每一抹除擊發（sh〇t)中係大致為定值， 該源極電壓係為正值並且更包括該源極電壓係隨著該抹 除擊發次數增加而增加，以及該汲極電壓係為正值並且 更包括該汲極電壓係隨著該抹除擊發次數增加而增加。 3.如申請專利範圍第i項所述之方法，其中該源極電壓 和錢極電壓係為正值並且大致為定值，以及該閑極電 壓係為—負值並且該間極電壓係隨著該抹除擊發次數增 加而降低。 4_如申請專利範圍第1項所奸、—‘ ^丄 、厅迷之方法，其中該閘極電壓 係為負值並且大致為定值，兮 该源極電壓和該汲極電壓係 I:\Patent\Macronix 旺宏 \2019-TWN^明專利申請書.d〇c 1230944 為正值並且大致在每_抹除擊發中為定值。 驗證該 1?申請專利範圍第1項所述之方法，更包括 抹除步驟之步驟。 6.如申請專利範圍第5項所述之方法，更包括 除步驟沒有被驗證通過，重 〜 及⑷之步驟。 重複步驟⑷、(b)、(C)、⑷ 7.如申請專利範圍第i項所述之方法 發性記憶體巾執行-帶至⑽h ’ 在4非揮 執仃 (band-t。-band)熱電洞 8. 如申請專利範圍第！項所述之方法，其中該非揮發性 記憶體係包括有一 S_S及浮置閉極非揮發性記憶體。 9. 如申請專利範圍第i項所述之方法，其中該非揮發性 記憶體係包括唯讀記憶體⑽M)、快閃式記憶體、可 唯讀記憶體(P臟）、可抹除且可程式唯讀記憶體 (EP_)、可電除且可程式唯讀記憶體（EEp鬧以及 式（Flash)EEPROM 。 10· -種具有記憶體抹除功能之非揮發性記憶體，其至 少包括： ~ 一基材； I:\Patent\Macronix 旺宏 \2019-TWN\#明專利申請書.doc 25 1230944 電壓； 電壓，其中 -源極’其具有一施加於其中之非零源極 …一汲極，其具有-施加於丨t之非零汲極 為及極％壓係大致高於該源極電歷·， 通道，其係形成於該源極與該汲極之間，· 一第一絕緣層位於該通道之上，· -電荷儲存層位於該第一絕緣層之上，其中熱電祠俘 產生並且注入至該電荷儲存層之中； 、 絕 一第二絕緣層位於該電荷儲存層之上；以及 一閘極，其係形成於該第二絕緣層之上並且被該 緣層所隔離，#中一閘極電壓係施加於該閘極； 其中該記憶體係因應於該等注入的熱電洞、該施加的 閘極電壓、該施加的源極電壓以及該施加的汲 被抹除。 U.如申請專利範圍第10項所述之記憶體，其中該基材 係為p型基材，該源極和該汲極係為型接面。 如申請專利範圍第10項所述之記憶體，其中該電荷 儲存層係為一氮化物層，該第一絕緣層係為氧化矽層以 及該第二絕緣層係為一氧化物層。 13·如申請專利範圍第丨〇項所述之記憶體，其中該閘極 電壓係為負值並且在每一抹除擊發中係大致為定值，該 源極電壓係為正值並且更包括該源極電壓係隨著該抹除 擊發次數增加而增加，以及該汲極電壓係為正值並且更 I:\Patent\Macronix 旺宏 \2〇19-TWN\#明專利申請書.doc 26 1230944 包括該汲極電壓係隨著該抹除擊發次數增加而增加。 14·如申請專利範圍第10項所述之記憶體，其中該源極 電壓和該汲極電壓係為正值並且在每一抹除擊發中係大 致為定值，以及該閘極電壓係為一負電壓並且更包括該 閘極電壓係隨著該抹除擊發次數增加而降低。 15.如申請專利範圍第丨〇項所述之記憶體，其中該閘極 電壓係為負值並且大致為定值，該源極電壓和該汲極電 壓係為正值並且在每一抹除擊發時係大致為定值。 16·如申請專利範圍第1 〇項所述之記憶體，其中該記憶 體抹除功能係被驗證。 1 7.如申請專利範圍第丨6項所述之記憶體，其中如果該 記憶體抹除功能沒有被驗證，則再次施加該閘極電壓、 該源極電壓以及該汲極電壓。 18·如申請專利範圍第1〇項所述之記憶體，其中一帶至 帶（band-to-band)熱電洞注射係被執行於該非揮發性記 憶體中。 19· 種具有§己憶體抹除功能之非揮發性記憶體，其至 少包括： 一基材； I:\Patent\Macronix旺宏如⑼丁麵發明專利申請書·如 27 1230944 源極，其具有一施加於其中之非零源極電麼； 上 汲極其具有一施加於其中之非零汲極電壓，其中 «亥汲極電壓係大致高於該源極電壓； 通道，其係形成於該源極與該汲極之間，· 一電荷儲存層位於該通道之上，其令熱電洞係產生並 且注入至該電荷儲存層之中；以及 一閘極，其係包圍住該電荷儲存層，其中一閘極電壓 係施加於該閘極； 其中該記憶體係因應於該等注入的熱電洞、該施加的 閘極電壓、該施加的源極電壓以及該施加的汲極電壓而 被抹除。 2〇·如申請專利範圍第19項所述之記憶體，其中該基材 係為一 P型基材，該源極和該汲極係為n +型接面。 21·如申請專利範圍第19項所述之記憶體，其中該電荷 儲存層係為一氮化物層以及該閘極係為可傳導者。 22·如申請專利範圍第丨9項所述之記憶體，其中該閘極 電壓係為負值並且在每一抹除擊發中係大致為定值，該 源極電壓係為正值並且更包括該源極電壓係隨著該抹除 擊發次數增加而增加，以及該汲極電壓係為正值並且更 包括該汲極電壓係隨著該抹除擊發次數增加而增加。 23·如申請專利範圍第19項所述之記憶體，其中該源極 l:\Patent\Macronix 旺宏 \2019-TWN\發明專利申請書.doc 28 1230944 電和β亥汲極電壓係大致為正值並且在每一抹除擊發中 係大致為定值，以及該閘極電壓係為一負電壓並且更包 括該閘極電壓係隨著該抹除擊發次數增加而降低。 24·如申請專利範圍第丨9項所述之記憶體，其中該閘極 電壓係為負值並且大致為定值，該源極電壓和該汲極電 壓係為正值並且在每一抹除擊發中係大致為定值。 25. 如申請專利範圍第丨9項所述之記憶體，其中該記憶 體抹除功能係被驗證。 $ 26. 如申請專利範圍第25項所述之記憶體，其中如果該 記憶體抹除功能沒有被驗證，則再次施加該閘極電壓、 該源極電壓以及該汲極電壓。 27·如申請專利範圍第丨9項所述之記憶體，其中一帶至 帶熱電洞注射係被執行於該非揮發性記憶體中。 I:\Patent\Macronix 旺宏\2〇19-TWN\#明專利申請書.doc 29