TWI230409B - Semiconductor device and manufacturing method of the same - Google Patents

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Jun Yamauchi
Nobutoshi Aoki
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Description

1230409 (1) 玖、發明說明 .【發明所屬之技術領域】 本發明關於一種半導體裝置及其製造方法。特別是關 於一種使用參雜具有不同共價鍵半徑雜質原子之半導體層 的半導體裝置。 【先前技術】 一個半導體裝置半導體層中的雜質濃度控制是非常重 要的。一般而言，使用熱擴散處理作爲在半導體層中形成 可控制性高的雜質濃度之技術。然而，根據參雜的雜質原 子，所提供的電性活化雜質原子濃度是不夠的。或者，無 法提供理想的雜質濃度而造成雜質原子過大的擴散係數。 例如，爲了在半導體基體（如矽）上所建造的金屬氧化層 場效應電晶體（MOSFET)中抑制短通道效應及達到高驅 動電流，需要形成超陡峭的逆向通道分布（SSRP)，其 中雜質濃度迅速地往MOFET通道區中的閘極氧化層遞減 。否則，在源/汲極區中，需要形成低阻抗的淺雜質擴散 層。 爲了形成η通道MOSFET的SSRP，使用銦（In )作 爲受體雜質原子。然而，因爲銦的低活化雜質濃度，在深 通道區中形成高載子濃度是困難的。此外，在P通道 MOSFET的源/汲極區中，使用硼（B )作爲受體雜質原 子。然而，形成淺雜質擴散層是非常困難的，以致於Si -4- (2) 1230409 結晶中的擴散係數非常大。更進一步，因爲低活化雜質濃 度’ In無法用作p通道MOSFET源/汲極區中的受體雜 質原子。 很多技術如 ''同參雜〃（在半導體層中數個雜質原子 參雜在一起’ co-doping )的提議已經發表。根據 ''同參 雜〃技術’爲了在半導體層中使用氣相生長減少結晶缺陷 ’已經發表一個在Si層中將磷（P)與砷（As)參雜在一 起的方法（參見日本專利申請案第55-028215與 55-025492號）。然而，載子濃度不能超過P與as的活 化雜質濃度。此外，爲了要抑制受體原子的擴散，已經發 表一個成份半導體原子加上受體原子同參雜的方法（參 見曰本專利早期公開第2000-68225號）。此外，當B參 雜入Si層中，使用同參雜鍺（Ge)的方法。然而，需要 參雜高農度的Ge以改變B的活化速率與擴散。 如上所述，在如MOSFET的半導體裝置中，在通道 或源/汲極區中需要高濃度的參雜層。然而，無法超過雜 質原子的活化雜質濃度而達到較高的載子濃度。也無法抑 制大量參雜之雜質原子的擴散。 【發明內容】 本發明的目標之一乃係提供一個具有參雜層的半導體 裝置，以改進雜質原子的活化速率及抑制雜質原子的擴散 〇 本發明第一部份乃係在半導體裝置中具有一個半導體 (3) 1230409 層，該半導體層包括共價鍵半徑大於半導體層半導體成分 原子最小共價鍵半徑的第一雜質原子，與共價鍵半徑小於 半導體成分原子最大共價鍵半徑的第二雜質原子，其中第 一與第二雜質原子以最近相鄰格子點位置配置，且至少一 個第一與第二雜質原子是電性活化。 本發明的第二部份乃係在半導體裝置的製造方法中包 括提供一個半導體基體，參雜共價鍵半徑大於半導體基體 半導體層的半導體成分原子最小共價鍵半徑之第一雜質原 子，與參雜共價鍵半徑小於半導體成分原子最大共價鍵半 徑的第二雜質原子，以致於與第一雜質原子以最近相鄰格 子點位置配置。 【實施方式】 本發明中不同的實施例將以相對應的圖參照描述之。 請注意’相同或類似的參考編號應用於所有圖中相同或類 似的部件與元件，且將會忽略或簡化對相同或類似之部件 與元件的描述。 如圖1中所示，根據本發明實施例的半導體裝置包括 在半導體基體1 〇主要面的一側以最近相鄰格子點位置參 雜第一與第二雜質原子之半導體層12。例如在半導體層 1 2上’沉積作爲半導體裝置閘極氧化膜的絕緣膜1 4。例 如’第一雜質原子的共價鍵半徑大於半導體層1 2成分原 子的最小共價鍵半徑，且第二雜質原子的共價鍵半徑小於 半導體層1 2成分原子的最大共價鍵半徑。至少一個第一 -6 - (4) 1230409 與第二雜質原子係受體或施體雜質原子。 首先，圖2至圖6解釋本發明實施例的基礎模 圖2中所不，因爲在具有四面體元素排列如鑽石I 矽（Si )、鍺（Ge )、柱型III-V複合半導體與柱 複合半導體的半導體中使用緊束縛近似法模擬電子 ’半導體原子51配置sp3混成軌域53。如圖3中 當半導體原子5 1從一個獨立原子形態假設一個分 ，獨立原子形態軌域能階Eh的sp3混成軌域53被 入鍵能階EB的軌域中（介於相鄰半導體原子5 1與 階EAB反鍵軌域之間）。更進一步，當分子型態轉 晶形態時，延伸鍵軌域與反鍵軌域以形成具有帶 Eg的價電帶VB與導電帶CB。 所考慮的電子架構其作爲受體與施體的兩種雜 ，以最近相鄰置換位置配置在溝中產生深雜質階。 個簡化解釋的相關範例，描述在柱型IV半導體（ 中以In與B作爲受體。然而，可以使用其它受體 子。此外，在施體的情況下，以電洞置換電子的類 是合適的。更進一步，對其它包括複合半導體的半 似考量是合適的。 如圖4A與4B中所示，當第一雜質原子61與 質原子62以最近相鄰置換位置配置，可以考慮兩 。其一如圖4A中所示，在如sp3混成軌域的第一 子61與第二雜質原子62間架構一個鍵軌域63， 半導體原子51與第一雜質原子61或第二雜質原3 型。如 〔C )、 型 II-V 鍵軌域 所示， 子形態 分開進 反鍵能 變爲結 溝能量 質原子 作爲一 如Si ) 雜質原 似考量 導體類 第二雜 種架構 雜質原 同樣在 L 62間 (5) 1230409 架構鍵軌域 6 5 a或 6 5 b。圖 4 a中所示的架構定 sp·3架構’。另一個架構如圖4b中所示，其中第一 子6 1與第二雜質原子62間的鍵是斷裂的，以致於 子彼此分開且分別向半導體原子5 1移動。在半導 51與第一雜質原子61或第二雜質原子62間的鍵勒 或69b，乃係類似於石墨的平面sp2混成軌域。第 二雜質原子間斷裂的鍵軌域67a、67b分別作爲p 圖4 b中所示的架構定義爲s p2架構々。 一開始，圖5 A與5 B用來描述的狀況中，第 二雜質原子61、62爲相同的雜質原子In。In-Si g 鍵軌域的能階介於價電帶VB與導電帶CB之間， 所決定的帶溝能量Eg分開。圖5A顯示當In提供 構時鍵軌域的能階。sp3混成軌域中所有四個具有 能階EIsp3。混成軌域所提供的In-Si鍵軌域以三偈 子毗連In原子，在接近價電帶VB上端相當淺的 成一個受體能量Eai ’作爲In獨自在置換位置的狀 一方面，I n s ρ3混成軌域的能階E 1 s p 3高於S i s p3 域的能階ES SP3 ° 因此，最近相鄰置換位置中1 n -1 n鍵軌域的能 於I η · S i鍵軌域的能階E a 1 ’且形成ί朱受體階E d 1 ° 因爲Ιη原子是三價的，不提供電子給數度受體階Ε 圖5Β顯示當Ιη提供SP2架構時鍵軌域的能階 4 b中所示，三平面s p2混成軌域的I η軌域係分佈 方向且ρ軌域。與1n sp3混成軌域的能階EI sp3相j 義爲" 雜質原 雜質原 體原子 ‘域 6 9 a 一與第 軌域。 一與第 I In-In 以推斷 sp3架 相同的 丨Si原 部份形 況。另 混成軌 階略高 此外， D 1 ° 。如圖 於三個 較，sp2 -8- (6) 1230409 混成軌域的能階EISP2較低’且p軌域的能階ΕΙρ較高。 因此，sp2架構1n-Si鍵軌域的受體階Ea2低於SP3架構的 受體階EA1。相反的，sp2架構p軌域的受體階Ευ高於 I η -1 n鍵軌域的深受體階E D !。然後受體階e D 2從帶溝中央 在接近導電帶C B處形成。與s p3架構相較，既然P軌域 是空的，換言之，In-In鍵斷裂，sp2架構電子軌域能量完 全減少。該減少的能量差在sp2架構中定義爲能量增益 Δ ε 。 如上所述，藉由從sp3架構移至sp2架構減少接近價 電帶VB上端鍵軌域的電子能量。實際上，因爲從sp3架 構移至sp2架構扭曲格子，彈力勢能以增量△ Es增加。根 據s p2架構能量增益△ ε與彈力是能增量△ E s間大小的關 係，所考慮的鍵軌域提供於sp3架構或sp2架構。當受體 階EA更深，sp2架構的能量增益△^增加且較易形成sp2 架構。在功能中產生一個很大的差異作爲sp2架構與sp3 架構的載體。換句話說，在sp3架構中，雖然能量增加， I η -1 η鍵軌域基本上是電性活化的。另一方面，在s p 2架 構中，因爲鍵軌域能量大幅增加鍵軌域是非活化的。 與Si相較，In原子具有大的價電帶半徑。一般而言 ，當具有不同價電帶半徑的雜質原子從Si來到接近相同 雜質原子時，因著格子扭曲增加彈力勢能。因此，整個鍵 軌域的能量增加。然而，當s p2的能量增益△ ε夠大時， 將勝過彈力勢能△ Es且形成一個In_ In團。此外，當獨立 雜質原子的受體階是深的，藉由在雜質原子受體階間塡入 -9 - 1230409 兩個電子增加能量增益。因此，雜質原子間的吸引力具有 使雜質團變爲穩定的效能。 接下來的推論以使用一個簡單的模組爲基礎。 根據使用以密度泛函數法爲基礎之一般梯度近似法所 計算的詳細第一原理，In-In鍵的生成能係〇.6eV，低於獨 立狀態下In原子所需的能量。在置換位置中架構兩個In 原子所需的能量隨著兩個In原子間的距離而增加。換句 話說，在兩個In原子間吸引力傾向提供效能。此外，Inin 鍵係 電性非 活化且 由緊束 縛近似 法上述 所討論 之模組 推論的空深階出現在能量溝中。相反的，對B原子而言， 其共價鍵半徑小於S i原子的共價鍵半徑。在B的狀況中 ，在最近相鄰置換位置中B-B鍵的能量係0.6eV，高於獨 立狀態中B原子所需的能量。換句話說，在最近相鄰置換 位置中排斥力提供兩個B原子間的效能。更進一步，最近 相鄰置換位置中的B-B鍵係電性活化。 在以具有高電性活化率（如B )作爲雜質元件的狀況 中，sp2架構中能量溝△ ε是小的。因此，因著彈力勢能 的增加，Β原子傾向彼此分離。此外，當兩個Β原子以最 近相鄰置換位置排列，該等Β原子仍是電性活化。另一方 面，在以具有高sp2架構能量溝△ ε (如In )作爲雜質的 狀況中，雜質原子易於彼此靠近。此外，位於最近相鄰置 換位置中的雜質原子係電性非活化。換句話說，In是一 個易於凝聚且非活化的原子。 在此考慮固態溶解度的限制。固態溶解度定義爲濃度 -10- (8) 1230409 ，其中晶體中的雜質原子不能位於晶格中的最近相鄰置換 位置以凝聚及沉殿。因爲在電子顯微鏡下無法觀察凝聚濃 度初始的沉澱，在電性活化雜質的狀況中，固態溶解度限 制決定於載子濃度的上限。然而，在sp2架構機制所限制 的雜質原子狀況中，即使載子濃度到達且飽和於上限，在 最近相鄰置換位置中主要的雜質原子乃係無法凝聚的。 爲了在非活化狀態中提升雜質原子的活性，所想得到 的乃係以另一種類與In雜質原子其它結合取代in-in鍵的 結合。使用圖6A與6B描述在以In作爲第一雜質原子61 與B作爲第二雜質原子（不同於圖4中所顯示的雜質原子 6 2 )的狀況。 如圖 6 A中所示，所考慮的狀況乃係在最近相鄰置換 位置中，第一與第二雜質原子61、62提供sp3架構。此 處，第二雜質原子6 2 s p 3混成軌域的能階EI s p 3低於第一 雜質原子61 sp3混成軌域的能階EISP3，且略高於半導體 原子51sP3混成軌域的能階EIsp3。第一雜質原子61與半 導體原子5 1產生受體階Ea3。第二雜質原子62與半導體 原子51產生受體階EA4。此外，第一與第二雜質原子61 、62產生受體階EA5。與受體階EA3相較，受體階Ea4略 淺。此外，由第一與第二雜質原子產生的受體階E A 5深於 受體階EA3與EA4。換句話說’ 以能量的角度觀之，爲了適用於當第二雜質原子62 被安排在第一雜質原子61的最近相鄰置換位置中的sp3 架構，半導體晶體置換位置中的第二雜質原子62產生的 -11 - (9) 1230409 受體階Ε μ (電子狀態的能階）淺於第一雜質原子6 1的 受體階EA3。 另一方面，如圖6B中所示，當第一與第二雜質原子 6 1、6 2在最近相鄰置換位置中提供s p2架構，s p2混成軌 域的能階E I s p 2是低的，且與s p3混成軌域的能階E I s p 3相 較，p軌域的能階EI p是高的。與第二雜質原子6 2相較， 第一雜質原子6 1的能階E I s p 2與E I p是高的。然後，受體 階EA6與Em的引入乃係在價電帶中藉由半導體原子51 與第一或第二雜質原子61、62的結合而產生。藉由第一 與第二雜質原子61、62結合所引入的受體階Em乃係非 活化且產生於靠近帶溝中央深階中。 雜質原子的電子架構依據sp2架構能量增益△ ε與彈 力勢能增益AEs的大小關係變成Sp2架構或sp3架構。因 此，需要藉由減少s p2架構所提供的能量增益△ ε使得提 供電子活化受體階的sp3架構在能量方面獲得益處。 對於在Si晶體中的In而言，符合此種狀況的雜質原 子爲B與碳（C) °In、B與C的共價鍵半徑與Si半徑 0.117nm 的關係分別爲 〇.144nm、〇.〇88nm 與 0.077nm。In 與B或I η與C的結合提供彈力勢能的應力鬆弛。此外， In與B的受體階分別爲155meV與45meV，且與In相較 ，B具有一個淺受體階。 更進一步，C乃Si的同系元件，在si晶體中不會在 置換位置中產生施體或受體階。因此，C的能階可以假設 爲〇或最小値，且適合s p3架構變爲有利的狀況。事實上 -12- (10) 1230409 ，根據所想到第一原理的結果，In-B團與In-C團的 能量分別爲〇.6eV與〇.8eV，低於Iri、B與C的獨立 〇 此外，In-B鍵與In-C鍵的軌域爲電性活化。在 狀況中，當兩個B原子在置換位置中且非活化In-In 於其中，建議形成兩個I η - B團以在能量方面達到約〇 的穩定。因以上所述的事實，In-B團提升了電性活 。此外，因爲團的形成減低能量，可以抑制雜質原子 散。 換句話說，在超過In固態溶解度限制的濃度範 以1 : 1的比例參雜In與B，可以提升活化率及控制 面。這是因爲在In-C的狀況中，C不引入受體階， 子濃度爲B的一半。然而，In-C可以提供類似In-B 效能。 以上的解釋是一個柱形IV元件半導體的例子， 形III-V與柱形II-VI複合半導體可以用類似的機制 礎控制雜質。在複合半導體的狀況中，需要將雜質所 的置換位置計算進去。例如在柱形πι-ν複合半導體 當群II原子在群III原子格子點位置置換，或群IV 在群V原子格子點位置置換，群II原子與群IV原子 爲受體。此外，當群IV原子置換群III原子格子點 ，或群VI原子置換群V格子點位置，群IV原子與君 原子都作爲施體。同樣的，在柱形11 - V 1複合半導體 可以使用數個群的參雜作爲受體或施體。此外’在 整個 狀態 Β的 鍵位 .6eV 化率 的擴 圍中 擴散 且載 團的 但柱 爲基 置換 中， 原子 都作 位置 羊VI 中， 柱形 -13- (11) 1230409 π-νι複合半導體中，與柱形III-V複合半導體主要 同在於必須將空缺視爲雜質。當引入群Π格子點位 時’空缺作爲受體之用，且當引入群VI格子點位置 ’空缺作爲施體之用。 接著，參考圖1中所示的半導體裝置，描述一個 導體基體10(如Si基體）中參雜In與Β原子作爲 與第二雜質原子61、62的方法。 首先，在半導體基體10的表面，藉由熱氧化法 〜個厚度5nm的絕緣膜14。經由絕緣膜14，植入In 子，離子植入的狀況爲加速度能量 50keV，及 l-5*1013CnT2。接著植入B離子，離子植入的狀況爲 度能量7keV，及劑量4*1013。然後在植入離子後執 個熱處理。 用這個方式，在半導體基體10表面上形成具有 之電性活化雜質原子的半導體層1 2。如圖7中所示 經被植入的離子使得半導體基體1 0中In與B雜質原 有幾乎相同的最高密度。In的固態溶解度限制在 ll〇〇t時是1.5*1018cm_3。然而，藉由與B反應，相 B的最高離子植入濃度，活化In的濃度可以達 6*1018cnT3。因此，整個活化雜質濃度可以達到接 l*10I9cnT3最高離子植入濃度的範圍。因此，可以n 與B的反應應用在MOSFET通道區而提升活化率的 〇 例如，如圖7中所示，通道區具有陡峭的濃度分 的不 置中 中時 在半 第一 形成 的離 劑量 加速 行一 植入 ，已 子具 8 00- 對於 到約 近約 | In 效能 布使 -14- (12) 1230409 得在半導體基體1 〇的表面部份具有低雜質濃度約 2 * 1 0 1 8 c ηΤ3，且從表面約2 0 n m的深度具有活化雜質濃度 超過 l*1019cm-3。 在本發明的實施例中，I η與B離子的植入能量取決 於位於從半導體基體i 〇表面深度20nm處的活化雜質濃 度的最高。然而，可藉由設定適當的離子植入能量隨意提 供活化雜質濃度的最高位置。此外，在本發明的實施例中 ’ ϊη與B的離子植入最高濃度設定在同一階。然而，因 爲符合理想活化雜質濃度的Β濃度包括於增加I η濃度活 化的範圍內是一個重要的屬性，所以可以隨意設定每一個 離子植入最高位置。此外，可藉由調整雜質原子的劑量隨 意設定最高濃度。 根據本發明的實施例，I η與Β雜質原子可藉由在S i 晶體中以最近相鄰取代位置配置In與B而變成彈力活化 。更進一步，爲了用聚集In與B來減少能量，增加了 In-B團的產生，且抑制了 I n與β的擴散。 接下來，圖8Α至8F描述在ρ通道MOSFET的源/ 汲區中In與Β的參雜方法。 (a) 如圖8A中所示，藉由在η形式Si之半導體基 體20表面上以熱氧化法形成5nrn厚的氧化膜24。然後’ 藉由離子植入參雜雜質參雜層22與施體雜質原子（如As 與P)而形成20nm的深通道區。 (b) 如圖8B中所示，在氧化膜24上沉積一導電多 晶矽膜2 6。 -15- (13) 1230409 (c )如圖8C中所示，多晶矽膜26藉由使用光蝕刻 技術接著形成閘電極36。然後氧化膜24靠近閘電極36 處形成一個具有同樣厚度5nm的閘氧化膜34。對於閘電 極3 6所分開的區域，因著閘電極成形製程，所形成的氧 化膜24唯一較薄的氧化膜24a。 (d)在丰導體基體20中’每個in與B雜質原子皆 以將近l*1019cnT3的最高濃度循序植入離子，且最深位置 將近3〇nm。如圖8D中所示，藉由退火製程形成延伸擴散 層42。此處，並沒有在雜質參雜層22靠近閘氧化膜34 處植入I η與B，以致於閘電極3 6作離子植入的遮罩之用 〇 (e )接著’以化學氣相沉積法（c V D )或類似的方 式沉積一厚氧化膜。如圖8 E中所示，在閘電極3 6側牆中 藉由方向性蝕刻（如活性離子蝕刻）形成絕緣膜側牆3 8 〇 (f)然後’使用閘電極3 6與絕緣膜側牆3 8作爲遮 罩植入離子In與B。如圖8F中所示，藉由退火製程形成 源/汲擴散層 44。每個In與 B雜質原子皆以將近 1* 102\πΓ3的最高濃度循序植入離子，且最深位置將近 10 Onm。雜質參雜層22靠近閘電極36處與延伸擴散層42 靠近絕緣膜側牆3 8處以閘電極3 6與絕緣膜側牆3 8遮罩 ’以致於不影響源/汲擴散層44的形成。 如上所述，I η的活化濃度藉由I η與B反應而增加。 更進一步，因爲抑制I η與Β的擴散，可以在理想的區域 -16- (14) 1230409 內以理想的活化雜質濃度形成延伸擴散層42與源/汲 散層4 4。 (其他實施例） 本發明已如上述。然而，在此公開的說明與圖部份 不作爲本發明的限制。對熟悉此項技術的人士，將從本 開的部份更淸楚各種替代的實施例與操作技術。 例如’在使用離子植入或類似的方法在S i基體中 雜In與B後，在Si基體表面上可以長出Si晶膜增長 ，以致於形成具有低表面雜質濃度的S S RP。此外，可 在Si基體上晶膜長出前，先植入in或B離子，且在 層晶膜長出後，在植入其他離子。此外，在S i基體中 雜I η或B (或兩者皆參雜）之後，部份s i基體被蝕刻 接著在S i層上長出晶膜，以致於形成具有大雜質濃度 異的SSRP。 此外，在本發明的實施例中，已描述參雜In與B Si晶體。然而，任何與Si價電帶半徑相較具有小或大 電帶半徑的原子’對於Si至少是一種雜質，且該雜質 子與其它原子在最近相鄰格子點位置中是非活化的。然 ，提供與本發明實施例相同的效能。更進一步，取代 ，例如，對於柱形IV半導體如Ge、SiGe系統、SiGeC 統，對於柱形ΠΙ-V複合半導體如砷化鎵（GaAs )、氮 鋁（AIN )、氮化鎵（GaN )、氮化銦鎵（Inx Ga】.xN ) 對於柱形Π-VI複合半導體如氧化鋅（ZnO )、硫化鋅 擴 並 公 參 層 以 Si 參 且 差 的 價 原 後 Si 系 化 -17- (15) 1230409
ZnS )、及其類似物’當雜質原子與。在半導體構成原子 的價電帶半徑具有同樣的量關係’且在最近相鄰置換位置 中也是非活化的，然後就可以提供與本發明實施例相同的 效能。特別是在鑽石結晶中’以P作爲第一雜質原子與氮 (N )作爲第二雜質原子的結合是理想的。此外，在G a N 結晶中，以鈹（B e )作爲第一雜質原子與C作爲第二雜 質原子的結合是理想的。 【圖式簡單說明】 圖1係顯示一個根據本發明實施例半導體裝置半導體 層的範例之剖面圖； 圖2係顯示一個根據本發明實施例藉由緊束縛近似描 述的半導體電子狀態圖； 圖3係顯示一個根據本發明實施例藉由緊束縛近似描 述的S i電子軌域之鍵狀態圖； 圖4A與4B係說明一個根據本發明實施例半導體中 最’近相鄰雜質原子的鍵狀態槪略圖； 圖5A與5B係顯示一個根據本發明實施例半導體中 相同雜質原子間團的鍵狀態能階槪略圖； 圖6A與6B係顯示一個根據本發明實施例半導體中 第一與第二雜質原子間團的鍵狀態能階槪略圖； 圖7係顯示一個根據本發明實施例半導體層中雜質分 布的範例圖；及 圖8A至8F說明一個根據本發明實施例半導體製造 -18- (16) 1230409 方法的製程圖。 主要元件對照表 10 半 導 體 基 體 12 半 導 體 層 14 絕 緣 膜 20 半 導 體 基 體 22 雜 質 參 雜 層 24 氧 化 膜 24a 氧 化 膜 26 導 電 多 晶 矽 膜 34 閘 氧 化 膜 36 閘 電 極 3 8 絕 緣 膜 側 牆 42 延 伸 擴 散 層 44 源 / 汲 擴 散 層 5 1 半 導 體 原 子 53 sp 3混成軌道 6 1 第 — 雜 質 原 子 62 第 二 雜 質 原 子 63 鍵 軌 域 65a 鍵 軌 域 65b 鍵 軌 域 6 7a 鍵 軌 域
-19- 1230409 (17) 67b 鍵軌域 69a 鍵軌域 69b 鍵軌域

Claims (1)

  1. 拾、申請專利範圍 第9 2 1 2 3 7 9 3號專利申請案 中文申請專利範圍修正本 民國93年12月S 日修正 1. 一種具有半導體層的半導體裝置，包含： 共價鍵半徑大於半導體層半導體成分原子最小共價鍵 半徑的第一雜質原子；與 共價鍵半徑小於半導體成分原子最大共價鍵半徑的第 二雜質原子； 其中第一與第二雜質原子以最近相鄰格子點位置配置 ，且至少一個第一與第二雜質原子是電性活化。 2. 如申請專利範圍第1項之半導體裝置，其中至少 一個第一與第二雜質原子係半導體層的受體或施體。 3. 如申請專利範圍第1項之半導體裝置，其中第一 與第二雜質原子之一的參雜濃度等於或大於特定第一與第 二雜質原子之一的電性活化雜質濃度。 4. 如申請專利範圍第1項之半導體裝置，其中當第 一與第二雜質原子以最近相鄰格子點位置配置，第一與第 二雜質原子之一在靠近半導體層帶溝中央產生深雜質階。 5. 如申請專利範圍第I項之半導體裝置，其中半導 體層係S i層，且第一與第二雜質原子係銦與硼。 6. 如申請專利範圍第1項之半導體裝置，其中其中 半導體層係S i層，且第一與第二雜質原子係銦與碳。 7 .如申請專利範圍第2項之半導體裝置，其中第一 1230409 與第二雜質原子之一的參雜濃度等於或大於特定第一與第 二雜質原子之一的電性活化雜質濃度。 8.如申請專利範圍第2項之半導體裝置，其中當第 一與第二雜質原子以最近相鄰格子點位置配置，第一與第 二雜質原子之一在靠近半導體層帶溝中央產生深雜質階。 9 .如申請專利範圍第2項之半導體裝置，其中半導體 層係S !層，且第一與第二雜質原子係銦與硼。 10.如申請專利範圍第2項之半導體裝置，其中其中 半導體層係S i層，且第一與第二雜質原子係銦與碳。 1 ].如申請專利範圍第3項之半導體裝置，其中當第 一與第二雜質原子以最近相鄰格子點位置配置，第一與第 二雜質原子之一在靠近半導體層帶溝中央產生深雜質階。 12.如申請專利範圍第3項之半導體裝置，其中半導 體層係S i層，且第一與第二雜質原子係銦與硼。 1 3 .如申請專利範圍第3項之半導體裝置，其中其中 半導體層係S ^層，且第一與第二雜質原子係銦與碳。 14. 一種半導體裝置的製造方法，包含： 提供一個半導體基體； 參雜共價鍵半徑大於半導體基體半導體層半導體成分 原子最小共價鍵半徑的第一雜質原子；與 參雜共價鍵半徑小於半導體成分原子最大共價鍵半徑 的第二雜質原子，以致於與第一雜質原子以最近相鄰格子 點位置配置。 15. 如申請專利範圍第]4項之製造方法，其中至少 -2 - 1230409 一個第一與第二雜質原子係半導體層的受體或施體。 1 6 .如申請專利範圍第1 4項之製造方法；其中第一 與第二雜質原子之一的參雜濃度等於或大於特定第一與第 二雜質原子之一的電性活化雜質濃度。 17. 如申請專利範圍第1 4項之製造方法，其中藉由 使用離子植入將第一與第二雜質原子參雜入半導體層。 18. 如申請專利範圍第1 5項之製造方法，其中第一 與第二雜質原子之一的參雜濃度等於或大於特定第一與第 二雜質原子之一的電性活化雜質濃度。 19. 如申請專利範圍第1 5項之製造方法，其中藉由 使用離子植入將第一與第二雜質原子參雜入半導體層。 20. 如申請專利範圍第16項之製造方法，其中藉由使 用離子植入將第一與第二雜質原子參雜入半導體層。
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