TWI223094B - Electronic circuit and method for testing - Google Patents
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Description
1223094 A7
輸入接點上"互斥或”夕户口占 h 4之k號一樣之變動 (3)在無二個輸出接點 L ^ 檢出^破應僅視來自相同夕φΛ 入接點之輸入信號而定。 邳Η之輸 此一輸入/輸出關俜可莊 閑你了糟一組相互連接之互斥 用一來自輸入接點且在測^ 或使 .ψ^ 在測忒杈式中其貧料輸出被耦合至積 體電路之輸出接點之仿缺4 安‘占之υ加有位址之簡單之記憶體來實現 0此一方式可在積體雷技 股冤路已女裝在一電子電路之後藉在雷 子電路中使用來自其他電路 曰在電 <犯勳益對輸入接點饋送作
及讀取來自具有I #雷改+认,M 八電路之輸出接點響應之結果時對積體 電路來測試連接成為可能。 w % 然而’此-技術並未預見其中視合併有積體電路之電子 電路而定之積體電路之某些接點其能有不^輸人就是輸出 之功能。&為一例如具記憶體其中之資料字長為可調整者 以交換位址寬度之情形。當使用較大之字長時在接點上輸 出之每一字之某些位元當使用較小長之一較多數目之字時 做為一位址接點來用。在此一情況,其中可能合併有積體 電路之某些電子電路導致驅動該接點成問題及這些電子電 路之其他之幾個僅讀取來自這些接點之信號。尚有之另外 之電子電路當電子電路讀取積體電路之其他輸出時(例如 當使用可再定義之接點為一記憶體之一個資料輸入/輸出 時)仍未能同時驅動接點。 在使用可再定義之接點為一輸出之電路其應使用諸如由 測试模式轉換器以確保一完整之測試。但在電路中並未使 用可再定義之接點為輸出致在可定義之接點上之信號不能 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 裝
訂
線 3 五、發明説明( 觀察到。如此,觀察之纟立 ^ ,、、、且為不元整且因之在某些電子電路 、接之某些•故障保持為不可觀察的故障。 在眾多之中’發明之-目的為提供-單-之積體電路當 積體電路使用在電子電路其中積體電路之-可再定義之接 點做為輸入用時也同棱的去# m的田積體電路使用在電子電路其中 積體電路之一可再定羞夕姑^ μ 疋義之接點做為輸出用時以方便對積體 電路之連接之測試。 、 發明提供如申請專利冑圍第積體電路。此一積體 =提供在m«式中之—第—及第二輸入輸出關係,視 :路架構而定選擇一個關係。第一輸入輸出關係使用可再 疋義之接點為輸人接點及第二輸人輸出關係使用可再定義 之接點為輸出接點。關係已經選定以便在將可再定義之接 點各自的使用來為輸人接點及輪出接點下准許測試呆滞及 交又連接錯誤。 此即’母一關係為使得’對某些經連接可被饋送至關係 之輸入之可能之信號值,如果來自一輸出接點在任何輸入 接點或連接上之信號呆滯在一邏輯位準’或如果此一作號 之邏輯位準受在其他輸人或輸出接點上信號之影響並未變 化時此將有一在來自一輸出之連接上來自預期不會故障之 信號之可觀察之變動。 可以了解到,申請專利範圍亦含蓋可再定義之接點為多 個可再定義之接點之一個之場合,輸入/輸出關係提供在此 多個各自的使用來為輸入或輸出下之可測試性。 在一積體電路之具體實施例中按照發明之測試模式轉換
本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董) 五、發明説明( 4 A7 B7 I為利用做為實現二種輸入/輸出關係之一組彡斥或閘來 、 、电路之架構而疋成為一允許藉由一可控制之輕合 例如二態驅動器將在關係之間來切換來實施之。此一可 測试性利用少量之電路即可以實現。 較仏的’測试模式轉換器滿足之條件為 〇 —種來自可再定義之輸入及不可再定義之輸入之每一 輪入—信號應影響至少一不可再定義之輸出信號 2) 每一輸出應具有一至少視是否有一來自不讦存定義之 輸入之二個信號之間之差異而定之信號 3) 無二個輸出應具備有一視按相同之方式來自不可再定 義之輸入之信號而定之信號 4) 無可再定義之輸出信號應視其可能被再定義之可再定 義之輸入信號而定。 在另一具體實施例中,測試模式轉換器藉由二個副轉換 器來實現,所選取之其中之一個視電路架構而定來傳送輸 出信號。 按照發明之電路及方法之這些及其他目的及優點方面利 用以下圖式詳細予以說明之。 圖1示出一電子電路之一部分; 圖2示出一積體電路; 圖3示出一測試模式轉換器; 圖4示出另一測試模式轉換器; 圖5示出尚有之另一測試模式轉換器。 圖1示出一電子電路之一部分,其包含第一第二及第三積 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 1223094 五、發明説明( 2路1()’12’14。電子電路具有連接至第-及第:好 路二’ 14之測試介面tst/tdi/td〇。第二積體電路二 有耦〇至弟一及第三積體電路之各自之二 一 ν二構:1。/如 木構适擇輸入13。在一舉例中第二積電路12 具有位址輸入16及資料輸入/輸出18之快速記憶體。可二 了解圖1僅示出電子電路一簡化之部分:在實際上 電路10,12 , 14之間可有較多之多種連接 豆 電路在电子笔路令出現,包括例如在第二積體電路12與第 一或第三積體電路10 ’ 14之間之中間驅動器。較佳的,電 子電路包含-在其上安裝有體積電路1〇’ 12, 14之印刷電 路板。 在操作中,第一積體電路1〇供應例如位址信號之信號至 第二積體電路12及第二積體電路12供應有例如資訊芦號之 信號至第三積體電路14。第二積體電路12之接點17^一 可再定義之功能。在圖1之電子電路中其做為連接一輸入用 ,但在其他電路中(未示出)做為連接一輸出用。可藉由在 架構選擇輸入13上之電壓來做成輸入與輸出之間之S選擇( 外部輸入13僅為藉架構能加以選擇之裝置之一舉例而矣, 例如亦可使用在鍵合至Vss或其他内部電源vdd之輸入上 或經晶片上經一可熔斷之熔絲連接或為包括有在用於一特 別之架構之積體電路之型式之中導體之一個)。 在舉例之快速記憶體中’記憶體例如可架構為具有16位 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 裝 訂 1223094 五、發明説明(6 兀字N位址之一記憶體,及8個位元2N位址之一記憶體。接 17在16位元字架構中做為一資料位元輸出用,及〜在8位元 :架構中做為一位址位元輸入用。可以了解到示出之可再 疋義之接點1 7僅為一舉例。在實際上會出現有許多更多之 此種可再疋義之接點。例如,當一記憶體具有8位元之N位 址及1位兀8N位址之架構時,8位元字元三個資料位元輸出 之架構將使用AM位元字之位址輸入之架構。 、電子電路可操作在一正常模式或一測試模式。在測試模 式中自第一及第三積體電路1〇, 14寫入及讀取測試信號。 然而’對-測試介面無接點可用。為了至及自第二積體電 路12允許測試該連接16,18採取了特別之對策。 圖2示出積體電路12之一具體實施例。積體電路12包含有 一功能電路20 , —測試模式轉換器22,一乘法器24,一三 心驅動态26及一模式切換電路28。功能電路2〇及測試模式 轉換22、..呈乘法為24_合至輸出18。模式切換電路28接收 一些輸入16具有將其一輸出搞合至乘法器24之一控制輸入 上。三態驅動器26耦合在乘法器24之一個輸出與可定義之 接點之間。架構選擇輸入13耦合至三態驅動器26之一控制 輸人及-合至功能電路。三態驅動器26用作來控制不論是 否有一驅動耦合至可再定義之接點17上。一相同之結果為 利用許多其他之電路例如以架構而定之為打開或關二之二 開關亦可予以實現。 在正常#作模式之操作中,模式切換電路以對乘法器^ 輸出-控制信號傳送來自功能電路之輸出信號至輸出似 —— · 9 _ 本紙張尺度適财_冢標準_) Α_4規格(21GX297公⑷
A7
"H1- 5A4 ,白结 目第—積體電路10加一串測試信號至第二 積體電路12並將來ό^ ^ 目弟一積體電路12之輸出信號讀入至第 一積體電路内。較# 4 . 仏的,為將測試信號傳送至第一積體電 路且結果之輪出作缺& m 1。破為經由測試介面TST/TDI/TD〇自第三 積體電路14來讀取。 透過以測4拉式轉換器22之輸入/輸出關係為基礎應出 現之觀察付到之輪出信號與輸出信號之間之差異之偵測可 乂制到Λ A差。測試模式轉換器22之輸人輸出關係所 做之選擇為對在第二積體電路12與第一及第三積體電路1〇 ,Η之間連接之所有可能之呆滯及交叉連接故障所做之偵 測成為可能。 裝
.在可此性不存在下再定義該可再定義之接點丨7之輸入/ 輸出功能此-情形當輸人輸出滿足以下三條件可以實現: 1) 每一輸入信號應影響至少一輸出信號
線 2) 每一輸出#唬應至少視是否在二個輸入信號之間有一 差異而定 3) 無二個輸出信號應視按相同方式之輸入信號而定。 、有卉夕私路可滿足此種要求。設計此種電路之一簡單方 式為對每一輸出分配一群輸入,以便每一群包含有二個輸 入,對於無二個輸入之群為相同及每一輸入屬於至少一個 群。,然後此要求可藉具有一用於計算來自群之互斥或輸 入之每一群之各自之副電路之電路及饋送結果至具有相關 之群來加以實現。 為了支援一可再定義之接點,需要有一額外之對策。圖3 — -11- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 1223094 A7 B7 五、發明説明(9 ) 不出一支援一可再定義之接點之測試模式轉換器22之第一 具體實施例。轉換器22包含有一乘法器30及一僅讀記憶體 32 °轉換器22之輸入耦合至記憶體32之位址輸入。來自可 再定義之接點17(未示出)之一輸入32經乘法器30之一第一 輸入耦合至一位址輸入。乘法器30之一第二輸入耦合至默 認邏輯位準Vss。一架構選擇輸入34耦合至轉換器22之一控 制輸入及耦合至記憶體32之一位址輸入。 在操作中記憶體32儲存有用於可再定義之接點17之每一 可能之架構之一個之二個輸入/輸出關係,輸入/輸出關係之 一第一個滿足用於實現具有N=8輸入及M=4輸出之可測試 性之條件,關係之第二個滿足用於具有义1=7輸入及m+i=5 輸出之可測試性之條件。自架構選擇輸入34來之一架構選 擇信號選擇那一個輸出/輸入關係為使用來決定記憶體之 輸出信號。在可再定義之接點做為輸入用之架構下,來自 可再定義之接點之信號藉乘法器3〇饋送至記憶體32之住址 輸入。在可再定義之接點做為輸出用之架構下,一默切俨 號Vss如同位址信號一樣來代#來自定義之接點= 將可以了解到#代僅讀記憶體32之用於實現所要求之輸 輸出關係之其他電路亦可以使用,例如_精密之邏輯或 組互連之互斥或閘。如果記恃错3 禾。己口月豆32之輪出當用於測試選 取為Ν-1之架構不再視輸入34而定時乘法ν χ 咕y廿, 心丁水态3 0可以取消(信 就僅由供給至記憶體32之輸入^來)。 圖4不出用於實現可再定義 技 只兄』丹疋義之接點之可測試性之轉換器 -12- 公釐) 張尺度適财@國家標準(CNS) M規格(21〇_ 1223094 A7 B7 五、發明説明(10 ) 22之另-具體貫施例。轉換器22包含有一第一及第二副轉 換器40, 42及-乘法器。積體電路之輪入輕合至二個副轉 換器’來自可再定義之接點17(未示出)之輪入料僅耦人至 第一副轉換器40。二個副轉換器40,42之輪入/輸出關係設 計成用於對積體電路之連接故障中之每一在可定義之接點 17之架構之各自之一個滿足允許該故障測試之要求。第一 副轉換器40設計成用於N( = 8)輸入及M㈣)輸出及第二副轉 換器42設計成用於N]輸入及M+丨輸出。二個副轉換器, 42^輸出轉合至乘法器44之輸人上。第—副轉換器4〇具有 一較第二副轉換器42為低之輸出。將一默認信號Yu供應至 乘法器44以代替此一輸出。乘法器44之輸出形成轉換器22 之輸出。 在操作中,由一架構選擇輸入48來之架構選擇信號控制 乘法器44以便視架構而定將第一副轉換器40之輸出(以默 認信號為補助)或第二副轉換器42之輸出傳送至轉換器22 之輸出上。 圖5示出對一可再定義之接點17(未示出)具有輸入54及 輸出56之轉換器5〇之尚有之另一具體實施例(在此一具體 貫施例中具有較多數目之輸入)。在此一具體實施例中,一 組互斥或閘52a-i實現用於二種架構之要求之輸入/輸出關 係如此’此一電路為一多目標之轉換器,為了滿足用於 此種多目標轉換器架構之要求,故設計成具有一滿足以下 條件之要求之輸入輸出關係。 ^ 一個來自可再定義之輸入54及不可再定義之輸入58之 一丨" -13- 本紙張尺度適用巾國國*標準(CNS) Μ規格撕公董)
^ 入信號,應影燮$ I 2) 每一 ^山c ❼θ至少一不可再定義之輸出59信韻 )并輸出56 , 59應星右 58之二個卢味 一至少視來自不可再定義之輸乂 3) & - , 疋否有—差異而定之信號 I、、、一 個輸出 56,59 義之輸入58之产#而Γ〜、視按相同方式來自不可再戈 < 15唬而疋之信號 4) 無可再定義之 之輸入破應視其被再定義之可再定1 ,此種+ S為防止電路顯示有記憶體之影響。在運轉4 -、、ρι[1 — 種木構中對積體電路之連接之故障j 否午測试以實現所要求 26切換咳牟槿s叮輸入/輸出關係。僅需要三態驅動篆 Μ +铦/二冓可。如果條件4)不滿足,測試亦屬可能, - H涉及建立測試模式轉換器之記憶體狀態為測备 之一部分且因之較為複雜。 許多電路可滿足這些要求,設計此種電路之-簡單方式 為結合各自輸人群組與輸出,並且將來自每個群組之輸入 的互斥或供應給與該群組相關的輸出。每_群應包含至少 一個不可再定義之輸入,無二個群應為完全相同除非用於 其他可再定義之輸入外,每一輸入應屬於至少一個群,及 «可再疋義之輸入應不屬於其可能被再定義之可再定義之 輸入之群。 圖5示出一滿足要求之電路。一互斥〇R電路之輸出(或等 值之互斥nor)視輸入號之間之差異而定。很容易看出 每一輸出56,5 9視不可再定義之輸入58之一互斥〇11而定, δ亥母一輸入54’ 56影響至少一不可再定義之輸出$ 9及無呈 -14 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐)
Claims (1)
- 第09112〇292號專利申請案 A、8中文申請專利範圍替換本(92年12月、器 ' -------— n } D8 申請專利範圍 以作核式與—測試模式之間可切換之積 :雪政加該積體電路具有輸入接點、輸出接點及具有視 ^ 疋^取之一輸入或輸出之一可再定義之 接點’邊電路包含·· 能電路及-測試模式轉換器,二者轉合在輸入接 出!點及可再定義之接點之間;功能電路及測試 二工換态在各自之正常操作模式及測試模式中,視 電路架構而定驅動輸出接點,可再定義之接點,將測試 杈式轉換器安排成視電路架構而定在具有可再定義之 接點各自的使用來為一輸入或輸出接點下以提供在輸 邊點及輸出接點上信號之間之一第一及第二關係,關 係已予以選取以便在具有可再定義之接點各自的使用 來為一輸入及輸出接點下允許測試該呆滯及交又錯誤。 2·如申請專利範圍第α項之積體電路,其包含由該電路架 構允許及禁止之一可控制耦合,該測試模式轉換器具有 第一輸入耦合至輸入接點,第一輸出耦合至輪出接點, 一第二輸入耦合至可再定義之接點及一第二輸出經可 控制之搞合耦合至可再定義之接點。 3·如申請專利範圍第2項之積體電路,其中該測試模式轉 換器包含耦合在第一及第二輸入及第一及第二輪出之 間之一集合之互斥或閘及/或互斥反或閘電路使得每一 輸出h號視自第一及第二輸入來之各自之群之一互斥 或閘信號而定,此處每一組含有至少二個輪入接點,無 一個群為相同或僅對第二接點相同及每—第—及第一 本紙張尺度適财g ®家標準(CNS) Μ規格(加χ撕公董) A8 B8輪入屬於至少一個群。 4*如申請專利範圍第3 關之群不包含第二以電路,其中與第二輸入 5.如申請專利範圍第3項之積體電路 二副轉換器及一乘法哭,笛一 β贫:匕3弟及 之第一 ^ ^ 第及第一副轉換器具有各 二輸入/輪出關係,第—及第:副㈣ 二至輸出接點及可控制之轉合之輸人,第一副轉; 換轉合至輸入接點及可再定義之接點,第二副, 、态之輸入耦合至輸入接點。 ^ —種電子電路,其包含·· 個或多個具有第一及第二接點及用於對各自之第_ 一接點寫入或讀取測試資料之 積體電路; ,丨®之弟 •具有輸人接點,輸出接點及_具有視_電路架構而; 選擇之輸入或輸出功能之可再定義之接點之一第二 積體電路; •在第-接點與輸人接點之間,在第二接點與輸出接黑 之間:及在可再定義之接點與第一或第二接點之間之马 接,第二積體電路為在一正常操作模式與一測試模式之 間之可切換者,第二積體電路包含一功能電路及一測智 模式轉換器,二者輕合在輸入接點,輸出接點及可再突 義之接點之間,功能電路及測試模式轉換器在各自之立 常操作模式及測試模式中,視電路架構而定,驅動該輔 出接點,該可再定義之接點,將測試模式轉換器安排成说電路架構而定,在具有可 為-輸入或輪出下以提供在輸接點各自的使用來 號之間之一第一及楚_ 刖接點及輸出接點上信 可再定Λ β Μ 第二關係,該關係已予以選定以便在 J冉疋義之接點各自 <\丨又牡 7 :妾:下允許測試該呆滞及交又連=接點下及為輸出 .:::=:=:1路,…電路架 第-輸入μ合至輪入m測試模式轉換器具有 -第二輸入…可再定出輕合至輸咖^ 於制之叙人說人接點及—第二輸出經可 控制之耦5耦合至可再定義之接點。 8.如申請專利範圍第7 換器包含Μ人Μ 該測試模式轉 群互斥或問及/或互斥反或間電路,其耗 ° 第一輸入及第一及第二輸出之間以便在每 -輸出上之信號視來自一各自之群之第一及第二輸入 之一互斥或信號而定,該每—群含有至少二個輸入接點 ’無二個群為相同或僅對第二接點相同,及每—第一及 第一輸入屬於至少一個群。 9.如申請專利範圍第8項之電子電路,其中與第二輸出相 關之群不包含第二輸入。 10·如申請專利範圍第7項之電子電路,其包含一第一及第 二副轉換1§及一乘法器,第一及第二轉換器具有各自的 第一及第二輸入/輸出關係,第一及第二副轉換器之輸出 耦合至輸出接點及可控制之耦合之輸入,第一副轉換器 之輸入轉合至輸入接點及可再定義之接點,第二副轉換 申請專利範 園 C8 D8 11.- 口口 ^輪入耦合至輸入接點。 測試:電路之方法’其包含在正常操作模式與 入接點,輪之一積體電路’該積體電路具有輪 入及有―視—電路架構而定選取之輪 電路架禮而t之可再定義之接點,將積體電路安排成視 之走 疋在測試模式中在輸入接點與輸出接點上 钤:=間具有將可再定義&接點☆自的使用來為-^〜=雨出下以提供一第一及第二關係,該關係已予以 屮心便在可再定義之接點各自的使用來為輸入及輸 出下允許測試該呆滯及交叉連接錯誤, 該方法包含·· 1 =電路架構而定’在可再定義之接點各自的使用來為 :雨入或輸出下在一第一及第二輸入/輸出關係之間,在 *入接點與輸出接點上之信號之間切換該積體電路; -一對輸入接點,視電路架構而定對可再定義之接點加上 一組連續的輸入信號,使得當連接成之積體電路無正常 的錯誤時每一輸入及輸出在組之具有其結果之輸出信 唬及在任何一對輸入,任何一對輸出及任何二個含有一 輸入與輸出上之信號之間之每一差異假設所有可能 之邏輯值在一組之具有其結果,輸出信號之輸入信號中 假設一可能之邏輯值; -觀察響應輸入信號之輸出信號; -偵測當積體電路連接成無錯誤時來自應發生之輸出信 號是否有變動。 -4 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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JP3901151B2 (ja) * | 2003-12-25 | 2007-04-04 | セイコーエプソン株式会社 | ドライバic並びにドライバic及び出力装置の検査方法 |
US7685483B1 (en) * | 2005-06-20 | 2010-03-23 | Lattice Semiconductor Corporation | Design features for testing integrated circuits |
CN100417098C (zh) * | 2005-08-04 | 2008-09-03 | 上海华为技术有限公司 | E1/t1连接错误检测方法 |
DE102010002460A1 (de) * | 2010-03-01 | 2011-09-01 | Robert Bosch Gmbh | Verfahren zum Testen eines integrierten Schaltkreises |
FR3051285B1 (fr) * | 2016-05-13 | 2018-05-18 | Zodiac Aerotechnics | Circuit electronique a fonctions modifiables |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4658225A (en) * | 1984-07-05 | 1987-04-14 | Hewlett-Packard Company | Amplitude insensitive delay lines in a transversal filter |
US4703484A (en) * | 1985-12-19 | 1987-10-27 | Harris Corporation | Programmable integrated circuit fault detection apparatus |
EP0628831B1 (en) | 1988-09-07 | 1998-03-18 | Texas Instruments Incorporated | Bidirectional boundary scan test cell |
US5392297A (en) * | 1989-04-18 | 1995-02-21 | Vlsi Technology, Inc. | Method for automatic isolation of functional blocks within integrated circuits |
US5155733A (en) * | 1990-12-26 | 1992-10-13 | Ag Communication Systems Corporation | Arrangement for testing digital circuit devices having bidirectional outputs |
US5481471A (en) * | 1992-12-18 | 1996-01-02 | Hughes Aircraft Company | Mixed signal integrated circuit architecture and test methodology |
TW307927B (zh) * | 1994-08-29 | 1997-06-11 | Matsushita Electric Ind Co Ltd | |
JPH08147110A (ja) * | 1994-11-18 | 1996-06-07 | Sony Corp | データ記録媒体管理方法、データ記録媒体管理装置およびデータ記録媒体 |
JP3673027B2 (ja) | 1996-09-05 | 2005-07-20 | 沖電気工業株式会社 | テスト対象の半導体記憶回路を備えた半導体記憶装置 |
US6087968A (en) * | 1997-04-16 | 2000-07-11 | U.S. Philips Corporation | Analog to digital converter comprising an asynchronous sigma delta modulator and decimating digital filter |
JP2001520780A (ja) | 1998-02-02 | 2001-10-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 相互接続部テストユニットを有する回路及び第1電子回路と第2電子回路との間の相互接続部をテストする方法 |
US6378090B1 (en) | 1998-04-24 | 2002-04-23 | Texas Instruments Incorporated | Hierarchical test access port architecture for electronic circuits including embedded core having built-in test access port |
US6499125B1 (en) * | 1998-11-24 | 2002-12-24 | Matsushita Electric Industrial Co., Ltd. | Method for inserting test circuit and method for converting test data |
DE10005161A1 (de) | 1999-04-30 | 2000-11-02 | Fujitsu Ltd | Halbleiter-Speicheranordnung, Leiterplatte, auf welcher eine Halbleiter-Speicheranordnung montiert ist, und Verfahren zum Testen der Zwischenverbindung zwischen einer Halbleiter-Speicheranordnung und einer Leiterplatte |
US6456961B1 (en) * | 1999-04-30 | 2002-09-24 | Srinivas Patil | Method and apparatus for creating testable circuit designs having embedded cores |
JP3483130B2 (ja) * | 1999-11-29 | 2004-01-06 | 松下電器産業株式会社 | 集積回路の検査方法 |
-
2002
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