1223085 玖、發明說明·· 【發明所屬之技術領域】 本發明係關於半導體積體電路及其設計方法，特別係關 於半導體積體電路之掃描（Scan)設計方法。 【先前技術】 近年來，隨著系統 LSI (Large Scale Integrated CiK仙·大 型積體電路）之大型化，其設計所使用之F/F(觸發器）數日益 立曰加同時，隨著LSI之動作頻率之提高，其設計之管線之 段數也日益增加。 在測4客易化設計（Design F〇r TestabiHt幻之現狀中，掃 描（Scan)設計一直被實際應用著。所謂掃描設計，係指可利 用以串行鏈連接F/F之方式，直接施行保持於f/f之值之讀 出及寫人之設計方法。且屬於可將LSI分割成多數組合電^ ’以自動產生測試圖案之設計方法。因此’欲使用择描設 計時，基本上’有必要將全部F/F串行鏈化（以下稱掃描化）。 。兹利用圖29說明有關掃描化之方法之一例。圖29係觸發 器之區塊圖。如圖所示，為了施行掃描化，需要對〇_刚武_ 予可選擇輸入D與輸人SD之機能。而，利用選擇訊號3切換、 通常動作模態中之輸入D、肖掃描動作模態中之輸入sd之2 個輸入。如此’只要有可選擇串行鏈之輸人與通常動作㈤ * 之輸入之F/F (掃描F/F)，即可施行掃描測試。 掃描F/F之動作例如係被2相之專用時鐘所控制。因此， 利科行鏈施行資料之輸出人之際，可由外部控制Μ，使 2個時鐘不互相重疊。因此，以2相之時鐘控制動作之方式 84159.doc 1223085 係可防止發生時鐘偏移所引起之資料保持錯誤用之有效手 段。且採用本方式時，可藉時鐘之有無來控制輸出D與輸入 SD之切換，因此，可將掃描F/F對調定之不良影響抑制在最 小限度，尤其對以超過1 GHz之高頻率執行動作之LSI之設 計極為有效。但，施行掃描化所需之追加電路之規模較大 ，卻是一個問題。 因此，有人提議採用在LSI所含之F/F中，僅將其一部分 掃描化之方法（例如參照非專利文獻1)。 【非專利文獻1】
Toshinobu Ono等著「局部掃描技術在高階系統LSI中之應 用」··參照 IEEE，Proceedings of the Tenth Asian Test Symposium，November, 2001. p.459 o 【發明所欲解決之問題】 如上所述，隨著近年來LSI之大型化與動作頻率之上升， F/F在整體電路中所佔之比例大為增加，且配合掃描化所需 之對F/F之追加電路也促使電路規模日益擴大。此追加電路 僅係在施行出貨測試之際才使用之電路，屬於出完貨之後 ，即完全不起作用之追加電路。因此，換言之，在以往之 LSI之情形，會有僅用於測試之電路在LSI中所佔之比例隨 著F/F之增加而變大之問題。 又，掃描F/F增加時，在串行鏈之資料輸出入量也會增加 ，因此，測試時間及測試向量會增加，保存向量之測試需 要大容量之記憶體，而有測試器成本增大之問題。 再者，隨著動作頻率之上升，插入F/F時，需將以往之1 -6- 84159.doc 1223085 段（由F/F至F/F之間）分成多數段，藉此將由f/F至f/f之間之 組合電路分成多數組合電路，以提高動作速度。因此，存 在於1段内之控制電路可執行單純之動作，因此，逐漸發生 在有些段（尤其是處理資料之部分"其由F/F至？/17之間之邏 輯電路僅由緩衝器所構成之情形。此時，掃描測試會變成 僅在確涊F/F間之配線之測試。即，丨個掃描F/F執行試驗之 組合電路之量逐漸減少。換言之，有掃描F/F之數無意義地 增加之問題。 因此，雖有人提議採用僅所含之一部分F/F掃描化 之方法，卻有效果並不充分之問題。 本發明係有鑒於上述實情，經多方研發而成，其目的在 於供可防止電路面積之增加而不致於降低故障檢出率之 半導體裝置及其設計方法。 【發明内容】 广為達成上述目的，本發明之半導體裝置之特徵在於包含 第、第一動作模態，且包含訊號線，其係在前述第二動 作杈態：傳送指令訊號者；第一觸發器，其係在前述第一 =作棱怨巾’與時鐘同步地施行動作，在前述第二動作模 f中丄依照前述指令訊號施行動作者；切換電路，其係在 月J込第一動作杈怨中響應前述指令訊號而使前述第一觸發 器之輸：傳輸至輸出者；及第二觸發器，其係在前述第二 動^態中’與前述時鐘同步地施行動作，在前述第二動 作換1、中，選擇測試圖案作為輸人訊號，以取代前述第-動 作棱怨中〈輸人訊號，並與前述時鐘同步地施行動作者。 84159.doc 1223085 依據上述構成之半導體裝置，在半導體積體電路之掃描 化之k程中將部分之F/F旁路化。旁路在第二動作 模態（出貨測試時）中，依照指令訊號，使輸入端之輸入訊號 傳輸至輸出端。此時，旁路化所需之附加電路可以少於择 描化之附加電路。因此，可抑制掃描化所帶來之電路面積 之增加，更由於可減少掃描F/F之數，測試時輸入之資料量 亦少，其結果’可簡化測試工序，減少測試用電路所需之 記憶體量’故可減少測試成本。又，在以往中，增加HP數 而使組合電路單純化之φ f Η A + 、、、平馮化又王要目的在於半導體積體電路之動 作速度《提高，因此，不將全部F/F掃描化，而使一部分旁 路化，也不會影響測試動作，亦即不會招致故障檢出率之 降低。 又’本發明之半導體裝置之設計方法之特徵在於包本： 一面將全部觸發器旁路化，—面設計半導體積體電路之步 驟，施行前述半導體積體電路之動作測試，以判定是否有内 部含前述觸發器之循環電路存在之步驟；判定有前述循環 私路存在時’利用使前述循環電路所含之至少其中一個前 述觸發器掃描化，使前述循環電路成為時序電路之步驟。 採用上述之設計方法時，可利用將一部分f/f旁路化而獲 得上述之效果’同時，確認有無異步循環，依據其結果決 定要掃描化或旁路化。因此，可防止產生有循環存在之組 合電路’提高半導體裝置之動作可靠性。 【實施方式】 以下，參照圖式說明本發明之實施型態。在說明之際， 84159.doc 1223085 在王圖中，對共通之部分附以共通之參照符號。 首先，利用圖1說明本發明之第一實施型態之半導體裝置 。圖1係表示半導體積體電路（LSI)之内部構成之區塊圖。 如圖所不’ LSI 10具有多數旁路F/F20-1、20-2、…（第一 觸發器）、多數掃描.....第一訊號線40、第 一訊號線50、組合電路（c〇mbinati〇nal 1〇§沁也⑶⑴6〇-1〜 60-4、··· 〇 旁路 F/F20-1、20-2、···分別各具有 f/F21-1、21-2、···及 夕路切換器22-1、22·2、···（切換電路）。、21-2之各 輸入端D分別連接於組合電路6〇-1、6〇-3之輸出端。多路切 換态22-1、22-2分別依據傳輸於第一訊號線4〇之控制訊號 sti (扣令訊唬），選擇…打丨-丨、21_2之輸入端〇及輸出端卩 中 < 一方之訊號，而將選擇訊號分別輸出至組合電路6〇_2 、60-4。即，多路切換器22-1、22_2選擇ρ/;ρ2;Μ、2ΐ-2之輸 入端D之訊號時，組合電路6〇-1、6〇_3之輸出訊號即可不受 時鐘CLK影響地，分別經由訊號線a」、23_2直接被傳輸至 組合電路60-2、60-4。旁路F/F20-1、20-2分別具有通常動 作模態與出貨測試動作模態2種動作模態。而，多路切換器 22-1、22-2在通常動作模態（第一動作模態）中，選擇來自輸 出^ Q之說號，在出貨測試動作模態（第二動作模態）中，選 擇來自輸入端D之訊號。 其次，說明掃描F/F30-1〜30-4。掃描F/F30-1選擇由前段 之組合電路或輸入端子輸入資料之輸入端D、與輸入測試圖 案之輸入端SD中之一方，而將輸入至所選擇之輸入端之訊 84159.doc -9- 1223085 號取入至内部。此選擇動作係依據傳輸於第二訊號線5〇而 被輸入於掃描F/F30-1之控制訊號SC1、SC2施行。而，掃描 F/F30-1鎖存被選擇之訊號，將其由輸出端卩輸出至組合電 路60-i。又，掃描之輸出端卩也經由訊號線41_丨（串 行鍵）連接至掃描F/F30-3。 掃描F/F30-3選擇由前段之組合電路或輸入端子輸入資 料之輸入端D、與經由訊號線41_i輸入來自掃描 輸出巩號之輸入端SD中之一方，而將輸入至所選擇之輸入 端之訊號取入至内部。此選擇動作係依據傳輸於第二訊號 線50而被輸入於掃描F/F30_3之控制訊號SC1、SC2施行。而 ，掃描F/F30-3鎖存被選擇之訊號，將其由輸出端Q輸出至 次段之組合電路60-3。又，掃描f/F30_3之輸出端Q也經由 訊號線41-2連接至掃描F/F30-2。 掃描F/F30-2選擇輸入來自前段之組合電路6〇_2之輸出訊 號之輸入端D、與經由訊號線41_2輸入來自掃描F/F3〇_3之 輸出訊號之輸入端SD中之一方，而將輸入至所選擇之輸入 端之訊號取入至内邵。此選擇動作係依據傳輸於第二訊號 線50而被輸入於掃描F/F30-2之控制訊號SC卜SC2施行。而 ，掃描F/F30-2鎖存被選擇之訊號，將其由輸出端Q輸出至 次段之組合電路或輸出端子。又，掃描F/F3〇_2之輸出端Q 也經由訊號線41-3連接至掃描F/F30-4。 掃描F/F30-4選擇輸入來自前段之組合電路6〇_4之輸出訊 號之輸入端D、與經由訊號線41-3輸入來自掃描F/F30_2i 輸出訊號之輸入端SD中之一方，而將輸入至所選擇之輸入 -10 - 84159.doc 1223085 端之訊號取入至内部。此選擇動作係依據傳輸於第二訊號 線50而被輸入於掃描F/F30-4之控制訊號SCI、SC2施行。而 ，掃描F/F30-4鎖存被選擇之訊號，將其由輸出端Q輸出至 次段之組合電路或輸出端子。 掃描F/F30-1〜30-4分別各具有通常動作模態與移位動作 模態之2種動作模態。而，掃描F/F30-1〜30-4分別在通常動 作模態中，選擇來自輸入端D之訊號，在移位動作模態中， 選擇來自輸入端SD之測試圖案。又，掃描F/F30-1〜30-4分 別各依照時鐘CLK施行動作。 組合電路60-1〜60-4分別以掃描F/F30-1、旁路F/F20-1、 掃描F/F3 0-3、旁路F/F20-2之輸出訊號作為輸入而施行邏輯 運算。而，將其運算結果分別輸出至旁路F/F20-1、掃描 F/F30_2、旁路 F/F20-2、及掃描 F/F30-4。 其次，利用圖2至圖6說明掃描F/F及旁路F/F之具體的構 成。圖2係施行掃描化或旁路化之前之D-F/F之電路圖，圖3 、圖4係掃描F/F30-1〜30·4之電路圖，圖5、圖6係旁路 F/F20-1、20-2之電路圖。 首先，利用圖2說明施行掃描化或旁路化之前之D-F/F之 構成。如圖所示，D-F/F具有主鎖存電路及從屬鎖存電路。 主鎖存電路具有定時反相器70、71、反相器72。定時反 相器70具有作為轉送閘之機能，時鐘CLK為“low”位準（反轉 時鐘/CLK為“high”位準）之際，成為開啟（導通狀態）；反之 ，時鐘CLK為“high”位準（反轉時鐘/CLK為“low”位準）之際 ，則停止動作。定時反相器71之輸出端連接於定時反相器 -11- 84159.doc 1223085 70之輸出端，輸入端連接於反相器72之輸出端。而，定時 反相器71在時鐘CLK為“high”位準之際，成為開啟狀態。反 相器7 2之輸入端連接於定時反相器7 0之輸出端，輸出端連 接於該主鎖存電路之輸出端。 從屬鎖存電路具有與主鎖存電路大致同樣之構成。即， 從屬鎖存電路具有定時反相器73、74、反相器75。定時反 相器73具有作為轉送閘之機能，時鐘CLK為“high”位準（反 轉時鐘/CLK為“low”位準）之際，成為開啟（導通狀態）；反之 ，時鐘CLK為“low”位準（反轉時鐘/CLK為“high”位準）之際 ，則停止動作。定時反相器74之輸出端連接於定時反相器 73之輸出端，輸入端連接於反相器75之輸出端。而，定時 反相器74在時鐘CLK為“low”位準之際，成為開啟狀態。反 相器7 5之輸入端連接於定時反相器7 3之輸出端，輸出端連 接於該從屬鎖存電路之輸出端，即成為F/F之輸出端Q。 其次，利用圖3說明掃描F/F30-1〜30-4之構成。圖3係掃 描F/F30-1〜30-4之電路圖。掃描F/F30-1〜30-4具有在圖2 所示之D-F/F中賦予選擇輸入D與輸入SD之機能之構成。 如圖所示，掃描F/F30-1〜30-4具有在圖2所示之構成中， 追加定時反相器76，將定時反相器71置換成定時反相器77 ，將定時反相器73置換成定時反相器84，將定時反相器74 置換成定時反相器78之構成。定時反相器76之輸入端連接 於輸入端SD，輸出端連接於定時反相器70之輸出端。而， 定時反相器76在控制訊號SCI為“high”位準之際，成為開啟 狀態。定時反相器77在時鐘CLK與反轉控制訊號/SCI之 -12· 84159.doc 1223085 AND訊號為“high”位準之際，成為開啟狀態。定時反相器 84在時鐘CLK與控制訊號SC2之OR訊號為“high”位準之際 ，成為開啟狀態。又，定時反相器78在時鐘CLK與反轉控 制訊號/SC2之OR訊號為“high”位準之際，成為開啟狀態。 圖4係表示掃描F/F30-1〜30-4之另一構成之電路圖。如圖 所示，掃描F/F30-1〜30-4具有在圖2所示之構成中，追加定 時反相器76、79、80、反相器81，將定時反相器71置換成 定時反相器77之構成。定時反相器76之輸入端連接於輸入 端SD，輸出端連接於定時反相器70之輸出端。而，定時反 相器76在控制訊號SCI為“high”位準之際，成為開啟狀態。 定時反相器79之輸入端連接於從屬鎖存電路之輸出端Q，在 控制訊號SC2為“high”位準之際，成為開啟狀態。定時反相 器8 0之輸出端連接於定時反相器7 9之輸出端，在反轉控制 訊號/SC2為“high”位準（控制訊號SC2=‘‘low”）之際，成為開 啟狀態。反相器81之輸入端連接於定時反相器7 9之輸出端 ，輸出端連接於定時反相器80之輸出端。而，在輸入端SD被 選擇之際，反相器81之輸出端成為掃描F/F之輸出端SQ。 其次，利用圖5說明旁路F/F20-1、20-2之構成。圖5係旁 路F/F之電路圖。旁路F/F係在圖2所示之D-F/F中，可使輸 入與輸出旁通之元件。 如圖所示，旁路F/F20-：l、20-2係具有在利用圖2所說明之 D-F/F中，將定時反相器73置換成定時反相器82之構成。定 時反相器82係在時鐘CLK與控制訊號ST1之AND訊號為 “high”位準之際，成為開啟狀態。即，只要時鐘CLK與控制 -13- 84159.doc 1223085 訊號ST1中有某一方為“high，，位準，即成為開啟狀態。 圖6係表示旁路之另一構成之電路圖。如圖 所示’旁路F/F20-1、20-2係具有在利用圖2所說明之d_f/f 中’追加定時反相器83之構成。定時反相器83之輸入端連 接於定時反相器72之輸出端，輸出端連接於定時反相器75 之輸出端。定時反相器83在控制訊號ST1為“ high，，位準之際 ’成為開啟狀態。 其次，利用圖7至圖10說明本實施型態之半導體裝置之掃 描測試方法。圖7係時鐘CLK、反轉時鐘/CLK及控制訊號ST1 之時間圖。圖8至圖10係半導體積體電路之區塊圖，係為簡 化說明而將圖1所示之構成簡略化所示之圖。又，由於掃描 F/F之動作與以往相同，在此，特別著眼於旁路F/F之動作 而加以詳細說明。 如圖所示，假定LSI 10具有旁路F/F20、掃描F/F30-；!、30-2 、組合電路60-1、60-2、第一訊號線40、及第二訊號線50 之構成。而，例如假定在時刻tl開始掃描測試。 在掃描測試開始之際，由半導體積體電路1〇之輸入腳端 11被輸入之控制訊號ST1成為“1”。於是，旁路F/F20由通常 動作模態轉移至出貨測試動作模態，掃描F/F3 0-1、3 0-2由 通常動作模態轉移至移位動作模態，此時之情形如圖8所示 。圖8係半導體積體電路之區塊圖。 掃描F/F30-1選擇來自輸入端SD之輸入，並取入由輸入腳 端14被輸入之測試圖案。例如測試圖案為“10”。於是，響 應時鐘CLK之輸入而將“1”取入於掃描F/F30-1。且經由訊號 84159.doc -14- 1223085 線41，將“0，，取入於以申行鏈連接於掃描F/F3〇-i之掃描 F/F30-2。即，在移位動作模態中，測試圖案之各位元依次 移位掃描F/F，藉以將測試圖案之各位元取入於被串行鏈鎖 連接之掃描F/F内部。測試圖案並未被取入於未被串行鏈鎖 連接於掃描F/F30-1、F/F30-2之旁路F/F20。但，由於控制 訊號ST1 = 1，故旁路F/F20處於不受時鐘CLK影響而可將儲 存於内部之訊號輸出至輸出端之動作狀態。茲一面參照圖5 ，一面說明此狀態。在圖5中，定時反相器82響應時鐘cLK 與ST 1之AND訊號而施行動作。在出貨測試動作模態中，由 於控制訊號S T1經常為“ 1 ’’，故定時反相器$ 2也經常成為開 啟狀態。又，在圖6之構成中，定時反相器83經常成為開啟 狀態，因此被輸入之資料不管時鐘之有無，均可由輸出端 被輸出。換言之，旁路F/F可視為僅與組合電路⑼—丨、6〇-2 連接之訊號線或緩衝電路。 由測試圖案被儲存於全部掃描F/F3〇_l、3〇_2之時刻12起 ，掃描F/F30-1、30-2即轉移至通常動作模態，而由半導體 積體電路10之輸入端腳15輸入資料。此時之情形如圖9所示 。轉移至通常動作模態之後，輸入1個時鐘CLK時，儲存於 掃描F/F30-1之“1”，會被輸入至組合電路6〇-1之輸入端。而 後，組合電路60-1即可依據被輸入之資料‘‘ 1，，施行邏輯運算 。另外，旁路F/F20之輸入訊號處於旁通於輸出訊號之狀態 ，故組合電路60-1之邏輯運算結果會被輸入至組合電路6〇-2 。而，組合電路60-2依據組合電路6〇-1之邏輯運算結果施行 邏輯運算。通常動作模態之掃描F/F30-2因處於取入來自輸 84159.doc -15- 入端D之輸入訊號之狀態，故組合電路60-2之邏輯運算結果 “Ans”會被取入於掃描F/F30-2。 其次，在由時刻t2起經過1個時鐘CLK份之時間之時刻t3 ，掃描F/F30-1、30-2再度轉移至移位動作模態。此時之情 形如圖10所示。圖10係半導體積體電路之區塊圖。即，儲 存於被串行鏈所連接之掃描F/F30-1、30-2之資料會被移位 ，因此，儲存於掃描F/F30-2之運算結果“Ans”會由半導體 積體電路之輸出端腳16被取出。 而，利用上述所獲得之運算結果“Ans”是否與期待值相符 合，即可判定組合電路60-1、60-2是否正常運作，即判定有 無故障。 其後，在時刻t4，旁路F/F20及掃描F/F30-1、30-2轉移至 通常動作模態。通常動作模態之旁路F/F20施行與通常之 F/F同樣之動作。即，在通常動作模態中，控制訊號ST1固 定於“0”，故在圖6中，定時反相器83經常處於關閉狀態， 在圖5中，定時反相器82可響應時鐘CLK而施行動作。 如上所述，依據本實施型態之半導體裝置，可在不致於 降低故障檢出率之情況下，大幅減少掃描F/F數，減少電路 面積。以下，針對此點，利用圖11及圖12予以說明之。圖 11及圖12係半導體積體電路之區塊圖。 如圖11所示，假定半導體積體電路包含3個F/F30-5〜30-7 、及夾在2個F/F間之組合電路60-5、60-6。而，為了掃描化 ，全部3個F/F假定都被掃描化。 如以往之技術所述，對近年來之半導體積體電路，普遍 84159.doc -16- 1223085 有更高速動作之要求。為了滿足此更高速動作之要求，有 必要縮短各組合電路之處理所需之時間。換言之，有必要 使組合電路單純化。圖12即係為此目的而利用追加F/F方式 使組合電路單純化之電路例。 如圖所示，在圖11所示之構成中，利用追加F/F20-3、20-4 ，將組合電路60-5、60-6分別分割成2個組合電路60-7、60-8 及組合電路60-9、60-10。如依照以往之方法，此追加之 F/F20-3、20-4也都要施行掃描化。此種作法係導致掃描F/F 增加及其所帶來之電路面積之增加之原因。 但採用本實施型態之構成時，對於新追加之2個F/F20-3 、20-4不施行掃描化而施行旁路化。即，在掃描測試時， 使F/F20-3、20_4成可直通狀態。換言之，半導體電路60-5 、60_6在通常動作模態中，具有作為時序電路（Sequential logic circuit)之機能，在測試動作模態中，具有作為組合電 路之機能。此機能之切換係利用旁路F/F20-3、20-4加以施 行。旁路F/F20-3、20-4分別在通常動作模態中，施行作為 通常之F/F之動作，故可響應時鐘而將輸入訊號傳輸至次段 ，因此，半導體電路60-5、60-6可施行作為時序電路之動作 。但，在測試動作模態中，則不受時鐘之影響，可響應控 制訊號ST1而將輸入訊號傳輸至次段。因此，半導體電路 6〇-5、60-6具有作為組合電路之機能。此點利用圖1加以說 明時，包含組合電路60-1、60-2及旁路F/F20-1之半導體電 路可依照旁路F/F20-1之動作模態，而具有作為組合電路或 時序電路之機能。更具體而言，旁路F/F20-1在通常動作模 -17- 84159.doc 態時，具有作為時序電路之機能，在測試動作模態時，具 有作為組合電路或時序電路之機能。而，將F/F旁路化所需 之追加電路如圖1所示，在閘位準上，雖與掃描化之情形相 同，但如圖3至圖6之說明所示，實際之電路構成比掃描化 之情形少，因此，可抑制電路面積之增加。 畢竟，增加F/F而使組合電路之構成單純化之目的係在於 增進半導體積體電路之動作之高速化，且在近年來之半導 體積體電路中，如在以往技術中所述，1個組合電路，即就 圖11之情形而言，組合電路60-5、60-6之構成已充分被單純 化。將也有助於產生測試圖案之ATPG (Auto Test Pattern Generation ;自動測試圖案產生）工具，以提高動作速度用 所追加之F/F20-3、20-4掃描化之結果，對故障檢出率幾乎 無影響。換言之，將圖11之構成與圖12之構成加以比較時 ，呈現故障檢出率不變之現狀。其結果，不將追加F/F掃描化 而將其旁路化時，可依面提高半導體積體電路之動作速度 ，一面兼顧故障檢出率之維持與電路面積之增加之抑制。 其次，參照圖13說明本發明之第二實施型態之半導體裝 置及其設計方法。圖13係表示半導體積體電路之内部構成 之區塊圖。本實施型態係表示實現上述第一實施型態所說 明之掃描化方法之另一途徑。 如圖所示，LSI 10具有多數旁路F/F1及掃描F/F2以及組合 電路（未予圖示）。在本實施型態之構成中，僅將包含於具有 循環之電路之F/F加以掃描化。茲利用圖14說明此點。圖14 係具有循環之電路之一例。 84159.doc -18- 1223085 如圖所示’加法電路85之輸出端係經由F/F86被連接於輸 入端。此種時序電路廣泛適用於逐次加1之電路，加法器85 之輸出每當時鐘CLK被輸入f/f時，逐次遞增。如此，循環 私路内之F/F播法旁路化。將時序電路内之f/F旁路化之意 換另一種說法，即係將時序電路變更成組合電路之意。如 此’組合電路内有循環存在時，會有輸出訊號之值無法成 為一走值之問題。例如，在圖丨4之例中，不受時鐘之影響 ，加法器85之輸出會返回至輸入，加法器以之輸出不管經 過多久，都無法固定於一定值。因此，循環電路内之F/F無 法旁路化。 考慮過以上之現象後，利用圖15說明有關本實施型態之 半導體裝置之掃描化設計方法。圖15係半導體裝置之設計 方法之流程圖。 首先，設計半導體裝置（步驟S10)，將所含之全部F/F旁路 化(步騾S11)。即，將圖13中之全部F/F形成一個組合電路， 以作為具有上述第一實施型態所述之圖5、圖6所示之構成 之旁路F/F。 其次’判定有無異步循環（步驟S12)，即判定組合電路中 是否有循環存在之意。再說明一次，在此時點，由於FA已 被旁路化’含F/F之電路也在此時點施行作為組合電路之動 作。在本步驟中’更具體而言’係在利用旁路f/f設計之圖 13所示之半導體積體電路中，執行A·。首先，僅將輸入 端腳與輸出端腳分別設定為控制&、觀測點。&，將控制 訊號sn設定為使全部旁路f/f成為出貨測試動作模態 84159.doc -19- 1223085 (旁路狀態）。在此狀態下，輸入測試圖案，以施行測試。如 此一來，當有某一組合電路之輸出返回至輸入之循環存在 時，在ATPG中，將其辨識作為異步循環。而後，ATPG發 出警告，並輸出信息，將該循環斷開（步騾S 13)。 其次，將輸出上述信息之F/F掃描化。即，將旁路F/F置 換成具有在上述第一實施型態中圖3、圖4所示構成之掃描 F/F(步驟S14)。不輸出上述信息，即無掃描化之必要。 利用如上所述方式，在半導體積體電路之設計中，可最 適當地選擇掃描F/F與旁路F/F。 如上所述，採用本實施型態之半導體裝置及其設計方法 ，可利用旁路F/F獲得與上述第一實施型態同樣之效果。又 ，隨便地將F/F旁路化時，有時會產生具有循環之組合電路 。但，採用本實施型態之構成與方法時，由於可檢索該循 環，僅將具有循環之電路内之F/F掃描化，故可提高半導體 積體電路内之動作可靠性，並將掃描F/F之數控制在必要之 最小限度，因此，與上述第一實施型態相比，更能抑制電 路面積之增加。 其次，利用圖16說明有關本發明之第三實施型態之半導 體裝置。圖16係半導體積體電路之區塊圖。又，本實施型 態之半導體積體電路也如同在第一實施型態中用圖1所說 明一般，具有多數F/F及組合電路，但在此為簡化說明起見 ，顯示簡略化之電路構成。 如圖所示，LSI 10具有旁路F/F20、掃描F/F30-1、30_2、 第一訊號線40、第二訊號線50、組合電路60-1、60-2、及時 -20- 84159.doc 鐘產生器（切換電路）100、110。 時鐘產生器110係依據外部時鐘產生時鐘CLK1。時鐘產 生器100係依據外部時鐘及傳輸於第一訊號線40之控制訊 號ST1產生時鐘CLK2。時鐘產生器100在控制訊號ST1為“0” 之期間，產生與時鐘CLK1相同之時鐘CLK2。有關時鐘CLK1 與CLK2，容後再述。 旁路F/F20之輸入端D連接於組合電路60-1之輸出端，輸 出端Q連接於組合電路60-2之輸入端，而可響應時鐘CLK2 施行其動作。旁路F/F20與上述第一實施型態同樣地具有通 常動作模態與出貨測試動作模態2種動作模態。而，在出貨 動作模態中，將來自輸入端D之訊號直接傳輸至輸出端Q。 掃描F/F30-1、30-2具有與上述第一實施型態同樣之構成 ，而可響應時鐘CLK1施行其動作。 其次，利用圖17及圖18，說明本實施型態之旁路F/F之具 體的構成。圖17係施行旁路化前之具有異於圖2之另一構成 之D-F/F之一例之電路圖，圖18係旁路F/F20之電路圖。 如圖所示，D-F/F具有定時反相器90、91及反相器92。定 時反相器90具有作為轉送閘之機能，時鐘CLK1為“high”位 準之際，成為開啟狀態。定時反相器91之輸出端連接於定 時反相器90之輸出端，輸入端連接於反相器92之輸出端。 而，定時反相器91在時鐘CLK1為“low”位準之際，成為開 啟狀態。反相器92之輸入端連接於定時反相器90之輸出端 ，輸出端連接於該F/F之輸出端。 旁路F/F20具有定時反相器93、94及反相器95。定時反相 84159.doc -21 - 1223085 备93具有作為轉送閘之機能，時鐘CLK2為“high”位準之際 ’成為開啟狀態。定時反相器94之輸出端連接於定時反相 器93之輸出端，輸入端連接於反相器乃之輸出端。而，定 時反相器94在時鐘ClK2為“low”位準之際，成為開啟狀態 。反相器95之輸入端連接於定時反相器93之輸出端，輸出 端連接於該旁路F/F之輸出端。 本實施型態之掃描F/F之構成只要採用在圖17所示之構 成中’可選擇輸入D與輸入SD中之一方之構成即可，惟此 邵分在圖中省略其圖示。 其次，利用圖16及圖19，說明本實施型態之半導體裝置 之掃描測試方法。圖19係外部時鐘、時鐘CLK1、CLK2及 控制訊號ST1之時間圖。 首先說明上述4種訊號之關係。當輸入外部時鐘時，時鐘 產生器110產生在外部時鐘之上升緣起約之期間呈現 “high”位準之時鐘CLK1。即，時鐘CLK1具有脈衝在一瞬間 上升之形狀。時鐘產生器1〇〇在控制訊號ST1為“〇，，之際，產 生與時鐘CLK1同樣形狀之時鐘CLK2。另一方面，在控制 訊號ST1為“1，，之際，時鐘CLK2被固定於“high，，位準。 如圖所示，例如假定在時刻tl開始掃描測試。在掃描測 試開始之際，由輸入腳端被輸入之控制訊號ST 1成為“ 1，，。 於是，旁路F/F20由通常動作模態轉移至出貨測試動作模態 ’掃描F/F30_1、30-2由通常動作模態轉移至移位動作模態 。知描F/F3 0-1選擇來自輸入端SD之輸入，並取入測試圖案 。而，使測試圖案之各位元依次移位掃描F/F，藉以將測試 -22- 84159.doc 圖案之各位元取入於被_行鏈鎖連接之掃描F/F内部。又， 因控制訊號ST1 = 1，故時鐘CLK2經常為“high”位準。因此 ，圖18之定時反相器93經常成為開啟狀態。因此，旁路F/F20 處於可將輸入端D之訊號旁通至輸出端Q之動作狀態。 由測試圖案被儲存於全部掃描F/F30-1、30-2之時刻t2起 ，掃描F/F30-1、30-2即轉移至通常動作模態，而由半導體 積體電路10之輸入端腳輸入資料。而後，組合電路60-1即 可依據被輸入之資料施行邏輯運算。另外，旁路F/F20之輸 入訊號處於旁通於輸出訊號之狀態。即，旁路F/F20僅發揮 作為訊號線或緩衝器之機能，故組合電路60-1之運算結果 會被輸入至組合電路60-2。而，組合電路60-2依據組合電路 60-1之邏輯運算結果施行邏輯運算。通常動作模態之掃描 F/F30-2因處於取入來自輸入端D之輸入訊號之狀態，故組 合電路60-2之上述運算結果會被取入於掃描F/F30-2。 其次，在時刻t3，掃描F/F30-1、30-2再度轉移至移位動 作模態。利用此移位動作，將組合電路60-1、60-2之運算結 果由輸出端腳取出。 其後，在時刻〖4，旁路？斤20及掃描卩/卩3 0-1、30-2轉移至 通常動作模態。 如上所述，依據本實施型態之半導體裝置，在旁路F/F中 ，是否使輸入D旁通至輸出Q係由時鐘CLK2加以決定。換言 之，產生時鐘CLK2之時鐘產生器100具有作為在旁路F/F中 ，使輸入D旁通至輸出Q用之手段之機能，因此，不僅可獲 得在上述第一實施型態所述之效果，且可減少配線量，更 84159.doc -23- 進一步抑制電路面積之增加。此係因為控制訊號ST1只要僅 供應至時鐘產生器100即可，因此，第一訊號線40也只要連 接至時鐘產生器100即可，因此，如上述第一、第二實施型 態所示，無必要將第一訊號線40連接至全部旁路F/F之故。 又，本實施型態也可與第一實施型態相組合，即，也可 將掃描F/F採用圖3、圖4所示之構成，將旁路F/F採用圖18 所示之構成。 其次，利用圖20說明本發明之第四實施型態之半導體裝 置。圖20係半導體積體電路之區塊圖。如在上述第一實施 型態中利用圖1所述，本實施型態之半導體積體電路也具有 多數F/F及組合電路，但為了簡化說明起見，僅顯示簡略化 之電路構成。又，本實施型態也與上述第三實施型態同樣 地，在旁路F/F中，是否使輸入D旁通至輸出Q係由時鐘加 以控制。 如圖所示，LSI 10具有旁路F/F20、掃描F/F30-1、30_2、 第一訊號線40、第二訊號線50、組合電路60-1、60-2、及時 鐘產生器（切換電路）120、130。 時鐘產生器130係依據外部時鐘產生時鐘CLK3。時鐘產 生器120係依據外部時鐘及傳輸於第一訊號線40之控制訊 號ST1產生時鐘CLK5、CLK6。時鐘產生器120在控制訊號 ST1為“1”之期間，使時鐘CLK5與CLK6同相。 其次，利用圖21、圖22說明掃描F/F30-1、30_2之構成。 圖21係表示掃描F/F30-1、30-2之構成之電路圖，又圖22係 表示掃描F/F30-1、30-2之另一構成之電路圖。 84159.doc -24- 如圖所示，本實施型態之掃描F/F30-1、30-2具有在圖3 所示之構成中，將時鐘CLK置換成時鐘CLK3之構成。 其次，利用圖23說明旁路F/F之構成。圖23係旁路F/F之 電路圖。如圖所示，旁路F/F20具有主鎖存電路及從屬鎖存 電路。 主鎖存電路具有定時反相器150、15 1、反相器152。定時 反相器150具有作為轉送閘之機能，反轉時鐘/CLK5為 “high”位準（時鐘CLK5=low)之際，成為開啟狀態。定時反 相器15 1之輸出端連接於定時反相器15 0之輸出端，輸入端 連接於反相器152之輸出端。而，定時反相器151在時鐘 CLK5為“high”位準之際，成為開啟狀態。反相器152之輸入 端連接於定時反相器15 0之輸出端，輸出端連接於該主鎖存 電路之輸出端。 從屬鎖存電路具有與主鎖存電路大致同樣之構成。即， 從屬鎖存電路具有定時反相器153、154、反相器155。定時 反相器153具有作為轉送閘之機能，反轉時鐘/CLK6為 “high”位準（時鐘CLK6=low)之際，成為開啟導通狀態。定 時反相器154之輸出端連接於定時反相器153之輸出端，輸 入端連接於反相器155之輸出端。而，定時反相器154在時 鐘CLK6為“high”位準之際，成為開啟狀態。反相器155之輸 入端連接於定時反相器153之輸出端，輸出端連接於該從屬 鎖存電路之輸出端，即成為旁路F/F之輸出端Q。
其次，利用圖24說明本實施型態之半導體裝置之掃描測 試方法。圖24係時鐘CLK3、CLK5、CLK6、及控制訊號SCI 84159.doc -25- 、SC2、ST1之時間圖。又，有關SC2之部分，顯示具有掃 描F/F分別採用如圖21、圖22之構成時之2種情形。 首先說明時鐘CLK3、CLK5、CLK6、及控制訊號SCI、 SC2、ST1之關係。時鐘產生器130依據外部時鐘產生圖示 之時鐘CLK3。又，時鐘產生器120依據外部時鐘產生圖示 之時鐘CLK5、CLK6。時鐘CLK5呈現大致與時鐘CLK3同樣 形狀，時鐘CLK6係呈現使時鐘CLK5反轉之形狀。而，時 鐘產生器120在控制訊號ST1為“1”之期間，尤其在出貨測試 動作中之通常動作時，使時鐘CLK5、CLK6同相。 控制訊號SCI、SC2在移位動作時，具有下列之關係。即 ，控制訊號SC2係在控制訊號SCI之上升緣起約At2之期間 前之時間下降，在控制訊號SCI之下降緣起約At3之期間後 之時間上升。因此，在控制訊號SCI之上升前及剛下降後， 控制訊號SCI、SC2均會在短暫時間内成為“low”位準。 如圖所示，例如假定在時刻11開始掃描測試。在掃描測 試開始之際，由輸入腳端被輸入之控制訊號ST1成為“1”。 於是，旁路F/F20由通常動作模態轉移至出貨動作模態，掃 描F/F30-1、30-2由通常動作模態轉移至移位動作模態。掃 描F/F30-1、30-2響應控制訊號SCI、SC2而取入測試圖案。 又，因控制訊號ST1 = 1，故時鐘CLK5 =時鐘CLK6。因此， 圖23之定時反相器150、153在同一時間成為開啟狀態。故 旁路F/F20處於使輸入端D之訊號旁通至輸出端Q之動作狀 態。 測試圖案被輸入後，利用掃描F/F30-1、30-2依次轉移至 84159.doc -26· 1223085 通常動作模態及移位動作模態，由輸出端腳取出在組合電 路60-1、60-2之運算結果。但，在出貨測試動作中，並無經 #保持時鐘CLK5 =時鐘CLK6之必要，只要在出貨測試動作 中之通常動作時滿足此條件即已足夠。 如上所述，依據本實施型態之半導體裝置，可獲得上述 第一、第三實施型態所說明之效果。另外，並可提高半導 體裝置之動作可靠性。茲就此點說明如下。 _ 在王從型之F/F中，主鎖存電路之轉送閘與從屬鎖存電路 之轉送閘應避免同時成為開啟狀態。即，由F/F之輸入端D (或鲁 SD)至輸出端q (或SQ)之路線不宜成為開啟狀態。但，例如 採用圖2至圖6所述之構成時，主鎖存電路之轉送閘7〇在反 轉時鐘/CLK為“high”位準之際成為開啟狀態，從屬鎖存電 路 < 轉运閘73、82、84在時鐘CLK為“high”位準之際成為開 啟狀態。反轉時鐘/CLK當然係依據時鐘CLK而產生之訊號 ，兩者心上升、下降時間相同，因此，在時鐘緣之極短時 中主鎖存私路之轉送閘與從屬鎖存電路之轉送閘可能 發生同時成為開啟狀態之狀態。χ，定時反相器％在控制 Λ唬SCI為high位準時成為開啟狀態，定時反相器84、‘ 在&制Λ號SC2為“high”位準時成為開啟狀態。如此—來，· &制Λ就SCI、SC2與時鐘同樣地，在施行觸發動作時，會 發生同樣問題。 對此知用本貫施型態時，控制訊號SC2係在控制訊號 sc 1上升岫之時間下降，且在控制訊號丨下降後之時刻上 升U "、、圖24)。即，在定時反相器146關閉之瞬間，定時反 84159.doc -27- 1223085 相斋143、147完全關閉。而，在定時反相器ι46成為關閉狀 態後’定時反相器143、147成為開啟狀態。因此，可有效 地抑制掃描F/F之錯誤動作。 此種情形不僅控制訊號SC1、SC2如此，在時鐘CLK3、 CLK5、CLK6亦同。不僅利用時鐘CLK3，而且利用2個時鐘 控制掃描F/F，並使此2個時鐘之間具有與控制訊號SC1、 SC2同樣之關係。又，使控制旁路F/F之時鐘cLK5、cLK6 之間也具有與控制訊號SC1、SC2同樣之關係。如此一來， 在主鎖存電路之轉送閘15〇關閉之瞬間，從屬鎖存電路之轉 运閘153芫全關閉。而，在轉送閘15〇成為關閉狀態後，轉 运閘153成為開啟狀態。又，在從屬鎖存電路之轉送閘Μ〕 關閉之瞬間’主鎖存f路之轉送閘15G完全關閉。而，在轉 运閘153成為關閉狀態後，轉送閘15〇成為開啟狀態。即， 在王鎖存電路及從屬鎖存電路之狀態變化之瞬間，任何轉 运閘必足會在一定期間同時成為關閉狀態，因此，可更有 效地抑制旁路F/F及掃描F/F之錯誤動作。 如上所述，依據本發明之第一至第四實施型態之半導體 裝置及其設計方法，在半導體積體電路之掃插化之過程中 ’將-邵分之F/F旁路化。旁路F/F在出貨測試時中，依照 控制訊號ST1 ’使％入端D之輸入訊號傳輸至輸出端…此 時，旁路化所需之附加電路可以少於掃描化之附加電路。 因此’可抑制掃描化所帶來之電路面積之增加，更由於可 =少掃描F/F之數，測試時輸入之資料量亦少，其結果，、可 簡化測試工序’減少測試用電路所需之記憶體量，故可減 84159.doc -28· 1223085 >測4成本。又，如第一實施型態中所述，增加F/F數而使 組合電路單純化之主要目的在於半導體積體電路之動作速 度<提向’因此，不將全部F/F掃描化，而使一部分旁路化 也不a W響測試動作，亦即不會招致故障檢出率之降低。 另外’如上述第二實施型態中所述，可利用ATPG，確認 有供異步循環’依據其結果決定要掃描化或旁路化。因此 ’可防止產生有循環存在之組合電路，提高半導體裝置之 動作可靠性。 又’如上述第三、第四實施型態中所述，可利用使控制 F/F之動作之時鐘本身因通常動作模態與出貨測試模態而 史化’將F/F旁路化。此時，如上所述，旁路化所需之組合電 路及配線非常少即可，可更進一步抑制電路面積之增加。 圖25至圖28係上述第一實施型態之第一至第四變形例之 旁路F/F之電路圖。圖25所示之例中，係在圖5所示之構成 中’將定時反相器70置換成定時反相器96。定時反相器96 係響應反轉時鐘/CLK與控制訊號ST1之AND訊號而施行動 作’在控制訊號ST1 = 1之際，無條件地成為開啟狀態。 圖26所示之例中，係在圖5所示之構成中，追加定時反相 备97。定時反相器97之輸入端連接於定時反相器7〇之輸出 端’輸出端連接於定時反相器70之輸出端。而，定時反相 器9 7係響應控制訊5虎s T1而施行動作，在控制訊號s τ 1 = 1之 際，成為開啟狀態。 圖2 7所示之例中’係在圖6所示之構成中，將定時反相器 7〇置換成定時反相器96。又，在圖28所示之例中，係在圖6 84159.doc -29- 1223085 所示之構成中，追加定時反相器9 7。 採用上述圖25至圖28所示之構成時，在出貨測試模態中 之旁路F/F即使在時鐘CLK==“l〇w”時，也可使輸入至輸入端 D之訊號旁通至輸出端Q。 又，在上述實施型態，係以時鐘Clk為“low”位準時，由 王鎖存電路取入資料，時鐘CLK為“high，，位準時，由從屬鎖 存電路取入資料之情形為例加以說明，但相反之情形當然 也無妨。又，上述實施型態當然也可應用於施行掃描化之 一般半導體積體電路，例如適用於記憶體並存之系統1^工 。又，本發明之實施型態尤其在所使用之半導體積體電路 又段數愈多時，其效果愈大，例如可有效應用於圖像處理 系統之半導體積體電路中。 又本木發明並不限定於上述實施型態，在實施階段， 可在不脫離其要旨之範圍内，施行種種變形。另外，上述 實施型態中，包含各種階段之發明，可利用所揭示之多數 構成要件之適當組合，抽出各種發明。例如，即使由實施 型態所示之全部構成要件中，剔除若干構成要件，也可解 決發明所欲解決之問題之項中所述之問題，可獲得發明之 效果之項中所述之效果時，可抽出已剔除此構成要件之構 成作為發明。 【發明之效果】 如以上所說明，依據本發明，可提供可防止電路面積之增 加而不致於降低故障檢出率之半導體裝置及其設計方法。 【圖式簡單說明】 84159.doc -30- 1223085 圖1係本發明之第一實施型態之半導體積體電路之區塊 圖。 圖2係本發明之第一實施型態之F/F之構成之區塊圖。 圖3係本發明之第一實施型態之掃描F/F之構成之一例之 電路圖。 圖4係本發明之第一實施型態之掃描F/F之構成之另一例 之電路圖。 圖5係本發明之第一實施型態之旁路F/F之構成之一例之 電路圖。 圖6係本發明之第一實施型態之旁路F/F之構成之另一例 之電路圖。 圖7係本發明之第一實施型態之半導體積體電路之時鐘 、反轉時鐘及控制訊號之時間圖。 圖8係本發明之第一實施型態之半導體積體電路之區塊 圖，表示移位動作之情形之圖。 圖9係本發明之第一實施型態之半導體積體電路之區塊 圖，表示通常動作之情形之圖。 圖10係本發明之第一實施型態之半導體積體電路之區塊 圖，表示移位動作之情形之圖。 圖11係半導體積體電路之區塊圖。 圖12係本發明之第一實施型態之半導體積體電路之區塊 圖。 圖13係本發明之第二實施型態之半導體積體電路之區塊 圖0 -31 - 84159.doc 1223085 圖14係表示時序電路之一例之電路圖。 圖15係本發明之第二實施型態之半導體積體電路之掃描 化流程之流程圖。 圖16係本發明之第三實施型態之半導體積體電路之區塊 圖。 圖17係F/F之電路圖。 圖18係本發明之第三實施型態之掃描F/F及旁路F/F之電 路圖。 圖19係本發明之第三實施型態之半導體積體電路之外部 時鐘、時鐘、及控制訊號之時間圖。 圖20係本發明之第四實施型態之半導體積體電路之區塊 圖。 圖21係本發明之第四實施型態之掃描F/F之構成之一例 之電路圖。 圖22係本發明之第四實施型態之掃描F/F之構成之另一 例之電路圖。 圖23係本發明之第四實施型態之旁路F/F之構成之電路 圖。 圖24係本發明之第四實施型態之半導體積體電路之時鐘 及控制訊號之時間圖。 圖25係本發明之第一實施型態之第一變形例之旁路F/F 之構成之電路圖。 圖26係本發明之第一實施型態之第二變形例之旁路F/F 之構成之電路圖。 -32- 84159.doc 1223085 圖27係本發明之第一實施型態之第三變形例之旁路F/F 之構成之電路圖。 圖28係本發明之第一實施型態之第四變形例之旁路f/f 之構成之電路圖。 圖29係以往之F/F及掃描F/F之區塊圖。 【圖式代表符號說明】
10…LSI 11〜15···輸入端腳 16…輸出端腳
20_1〜2〇_4…旁路F/F 21、86…D_F/F 22- 1、22-2…多路切換器
23- 1、23-2、40、41-1 〜41-3、41、50…訊號線 30-1〜30·7…掃描F/F 60-1〜60-10···組合電路 70 、 71 、 73 、 74 、 76〜80 、 82 、 83 、 84 、 90 、 91 、 93 、 94 、 96 、 97 、 140 、 141 、 143 、 144 、 146〜148 、 150 、 153 、154···定時反相器 72、75、81、92、95、142、145、149、152、155…反相 器 85…加法器 100〜130···時鐘產生器 -33- 84159.doc