TW580726B - Method for fabricating semiconductor substrate - Google Patents

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Description

580726 (1) 玖、發明說明 【發明技術領域】 本發明是關於一種製造如高速CMOS積體電路之半導 體基底的方法，特別是關於一種包含以氫植入形成矽鍺層 之步驟的半導體基底製造方法。 【先前技術】
在增強遷移率M0SFET裝置的應用中，厚且無應力 的（relaxed) Si nGex緩衝層被用作薄應力矽層的虛擬基底 以增加 nMOS及 pMOS裝置的遷移率，nMOS裝置： Welser 等人的 Strain dependence of the performance enhancement in strained- Si n-MOSFETs ， IEDN
Conference Proceedings， p.373(1994) ； Rim 等人的
Fabrication and analysis of Deep submicron strained-Si N-MOSFETs，IEEE Transactions on Electron Devices， V o 1 47，1 406,(2000) ； Rim 等人的 Strained Si NMOSFETs for high performance CMOS technology, 200 1 Symposium on VLSI Technology Digest of Technical Papers, p. 59，IEEE 2001 ;及 pMOS 裝置：Rim 等人的 Enhanced hole mobilities in surface-channel strained- Si p-MOSFETs， IEDN Conference Proceedings，p.5 1 7( 1 995);與 Nayak 等 人 的 High-mobility Stained-Si PMOSFETs, IEEE Transactions on Electron Devices, Vol. 43, 1 709(1 996)° 相較於矽晶體裝置，Rim等人於2〇〇l已提出在對裝置之 -6 - (2)580726 70%電子遷移率的增強，其中Leff < 70 nm。對於長通道 在高場效電洞遷移率中高達4〇°/〇的增強也已由Nayak等人 所發現。 在厚的Si ^Gex層中，藉由不適合之位錯的形成使其 無應力，R. Hull 等人的 Nucleation of misfit dislocations in strained-layer epitaxy in the S i i .xGex /Si hetero structures, J. App 1. Phy s ·，7 0，2 1 3 6 1 9 9 1 ；
Wickenhauser 等人的 Determination of the activation energy for the heterogeneous nucleation of misfit dislocation in Si i .xGex/Si deposited by selective epitaxy, Appl. Phys. Lett.，70 ，324， 1997 ; Matthews 等人的
Defects in epitaxial multilayers， J. Cryst. Growth, 27, 118，1974;與 Tang 等人的 Investigation of dislocations inSii-xGex/Si heterostructures grown by LPCVD，J. Cryst. Growth，125，301，1 992。在此處理中通常會產生執行緖位 錯（threading dislocation)。執行緒位錯的存在會降低裝置 的效能且大大地減少裝置產量。 本技藝用來製造高品質無應力之緩衝層的目前狀態爲 生長一數//πι厚（分等級）的層，其中的組成隨著厚度方 向而改變。Rim等人；Nayak等人；Schaffler等人High-electron-mobility Si/SiGe h e t er o s t r u ct u r e s * influence of the relaxed S i Ge buffer layer, Semiconductor. Sci. Technol.，7 . 2 6 0，1 9 9 2 ;與 F i t z g e r al d 等人 T o t a 11 y r e 1 ax e d G e x S i i. x layers with low threading dislocation densities -7- (3) (3)580726 grown on Si substrates, Appl. Phys. Lett., 5 9, 8 1 1,1 99 1 ° 然而，執行緖位錯的密度仍高，例如典型爲> 106cnT2 。 除此之外，將數#⑺厚Sii_xGex層整合到可實行商用裝置 製造中是不實用的。在以氧氣植入分離（SIMOX)晶圓上 生長之砂鍺的無應力（relaxation)也已被硏究到，在此 情形中，矽/矽鍺雙層作爲自由浮動箔，其受到基底的限 制以保持平坦。然而，矽與矽鍺層之間厚度的比率必須受 到精準的控制以將晶核生成與位錯的滑動從矽鍺層移動到 矽層。同時必需延伸此技術以涵括較高的鍺含量而用於最 多的技術應用，LeGouse 等人的 Relaxation of SiGe thin films grown on S i / S ί O 2 substrates，J. Appl. Phys. 75(11) 1994。 Powell 等人的 New approach to the growth of low dislocation relaxed SiGe material, Appl. Phys. Lett., vol. 64,1 8 56 ( 1 994) 〇 藉由氨植入與退火而形成於矽與鍺以及其合金中的穴 (cavity)被發現與位錯間具有強大短距、與位錯間的明顯 互相影響。在矽鍺/矽界面上採用穴大大地增強無應力（ s t r e s s - r e 1 a X a t i ο η )率及修改位錯的微結構。然而，執行 緒位錯密度的縮減並未被觀察到，Follstaedt等人的 Cavity-dislocation interactions in Si-Ge and implications for heterostructure relaxation， Appl. Phys. Lett” 69, 2059，1 996。爲了達成SO%的無應力，需要在約l〇〇〇°C進 行一個小時的退火。 氫植入已被報導用來引發矽的剝離且造成巨觀矽層的 -8- (4) (4)580726 剪裂，Weldon 等人的 On the mechanism of the hydrogen-induced exfoliation of silicon，J. Vac. S ci. Technol. B. 15，1 065，1 997。 這被應用來製造高品質的絕緣層晶片（ SOI )晶圓，且爲熟知的Smart CutTM製程。近年來由一群 德國人，S. Mantl等人、H. Trinkaus等人共同硏究所發 表的刊物已硏究出利用氫植入來提高矽鍺無應力之程度及 減少執行緖位錯之密度的優點，S. Mantl等人的Strain relaxation of epitaxial S i Ge layers on Si(100) improved by hydrogen implantation， Nuclear Instruments and Methods in Physics Research B 147，29，（ 1 999)、與 H. Trinkaus 等人的 Strain relaxation mechanism for hydrogen-implanted Si 卜 xGex/Si(100) heterostructures, Appl. Phys. Lett.，76，3 5 5 2,2000。然而，硏究人員所幸 g 導 厚度僅爲2000A至2500A之矽鍺層的無應力藉由分子量 而具有小於22%之鍺的鍺濃度。這樣的矽鍺層厚度對商業 用裝置應用是不足夠的。一種用以製造較厚膜的方法揭示 於專利申請號09/54 1，2 5 5的相關應用中，而一種透過適 當隔離減少漏電流的方法則揭示於專利申請號〇9/783,8 1 7 的相關應用中。專利申請號09/5 4 1，2 5 5的相關應用說明 了具有約2 1 %鍺之矽鍺薄膜的製造。理想的是較高的鍺含 量以提高頂蓋矽通道中的應力並進一步改良電子與電洞遷 移率。
此德國共同硏究已硏究出氦植入在製造具有高達30% 鍺的高度無應力矽鍺層之中是有效的，M. LuysberS -9 - (5)
Relaxation of S i i. x G e x buffer layers on Si(100) through Helium implantation, Abstracts of the 200 1 MRS Spring Meeting，Abstract P5.4，April 18，2001。在此論文的口頭 報告中，特別指出經由劑量爲Pl〇16cnT2至3_1016cm·2及 RTA在7 5 0°C至l〇〇〇°C的18keV氦離子植入，可在具有 30 %鍺含量之100nm厚矽鍺層上達成80 %的無應力。發言 者特別說明當鍺含量高於22%時氫植入是無法發揮效用的 。爲了製造具有鍺含量高於22%之厚度爲10〇11111至50〇11111 平滑的無應力（stress-relaxed)砂鍺層，硏究指出必須使 用氯植入，且氫植入無法發揮功效。 【發明內容】 根據本發明的一個態樣所提供的一種用以製造半導體 基底的方法，其包括形成具有相當高鍺含量之矽鍺層的方 法’包含：準備一砂基底；沉積一層約100nm到500nm 之間厚度的矽鍺層，其中該矽鍺層之莫耳分率的鍺含量等 於或大於22%;以1.1016cm·2至5.1016cm·2之間的劑量以 及2〇keV至CkeV之間的能源將H +離子植入到矽鍺層中 ;在惰性氣體65 0°C至95 0°C之間的溫度將矽基底與矽鍺 層進行熱退火持續3 0秒與3 0分之間以使該矽鍺層無應力 ’及在δ亥無應力的砂錯層上沉積一層厚度約5nm至30nm 之間的拉伸砂層（tensile-strained silicon layer)。 在本發明的實施例中，沉積該矽鍺層包括在溫度400 °C至600°C之間來沉積矽鍺層。 -10- (6) (6)580726 在本發明的另一個實施例中，此方法進一步包括在該 植入之前在該矽鍺層上沉積一層厚度約50 A至3 00 A之 間的氧化矽層。 在本發明的另一個實施例中，此方法進一步包括在該 熱退火之後，在該無應力的矽鍺層上沉積一層具有厚度約 100nm的無應力矽鍺層。 在本發明的另一個實施例中，該熱退火是在氬氣中完 成。 根據本發明的另一個態樣所提供的一種用以製造半導 體基底的方法，其包括形成具有相當高鍺含量之矽鍺層的 方法，包含：準備一矽基底，其中該矽基底是從組成矽晶 體與SIMOX的基底群中取得；沉積一層厚度約100nm到 5 OOnm之間的矽鍺層，其中該矽鍺層之莫耳分率的鍺含量 等於或大於2 5 %，該沉積是在4 0 0 °C與6 0 0 °C間的溫度範 圍下完成；以約Pl〇16cnT2至5.1〇16cnT2之間的劑量以及 20keV至45keV之間的能源將H +離子植入到矽鍺層中； 在氬氣溫度在6 5 0 °C至9 5 0 °C將矽基底與矽鍺層進行熱退 火持續3 〇秒與3 0分之間以使該矽鍺層無應力；及在該無 應力矽鍺層上沉積一層厚度約5 n m至3 0 n m之間的拉伸矽 層。 在本發明的一實施例中，此方法進一步包括在該植入 之前在該砂鍺層上沉積一層厚度約5 0 A至3 0 0 A之間的 氧化砂層。 在本發明的另一個實施例中，此方法進一步包括在該 -11 - (7) (7)580726 熱退火之後，假如該無應力矽鍺層的厚度小於3 0 0nm的 話，便在該無應力矽鍺層上沉積一層具有厚度約100nm 的無應力矽鍺層。 根據本發明的另一個態樣所提供的一種用以製造半導 體基底的方法，其包括形成具有相當高鍺含量之矽鍺層的 方法，包含：準備一矽基底；沉積一層厚度約100 nm到 5 OOnm之間的矽鍺層，其中該矽鍺層之莫耳分率的鍺含量 等於或大於22%，且該沉積是在400°C與600°C間的溫度 範圍下完成；以約1·1〇16(：ηΓ2至5·1016(：πΓ2之間的劑量以 及2 0keV至4 5keV之間的能源將Η +離子植入到矽鍺層中 :在惰性氣體65 0°C至9 5 0 t之間的溫度將矽基底與矽鍺 層進行熱退火持續30秒與30分之間以使該矽鍺層無應力 ;及在該無應力砂鍺層上沉積一層厚度約5nm至30nm之 間的拉伸矽層。 在本發明的一實施例中，此方法進一步包括在該植入 之前在該矽鍺層上沉積一層厚度約50 A至3 00 A之間的 氧化砂層。 在本發明的另一個實施例中，該熱退火是在氬氣中完 成。 在本發明的另一個實施例中，此方法進一步包括在該 熱退火之後，在該無應力矽鍺層上沉積一層具有約100nm 厚度的無應力矽鍺層。 在本發明的另一個實施例中，其中只有在該無應力矽 鍺層的厚度小於3 00nm時，會在該無應力的矽鍺層上沉 -12- (8) (8)580726 積一層具有約lOOnm厚度的無應力矽鍺層。 本發明的目的在於製造一例如l〇〇nm至5 00nm厚度 、無應力的、具有高鍺含量（> 22% (藉由莫耳分率）） 的平滑矽鍺層（膜），其利用氫植入作爲對拉伸矽膜的緩 衝層，以用於高速的MOSFET應用。 ~ 本發明之目的與槪述的提供可使對本發明的本質得到 快速的理解。藉由參考與圖形相關之較佳實施例的詳細說 明可對本發明得到更透徹的了解。 Φ 【實施方式】 與先前技藝相反的是，本揭示說明在製造具有鍺含量 等於或大於22%之高度無應力的矽鍺膜中，氫植入是相當 有效的。 文中說明的技術是執行在具有大於22%之鍺含量（莫 耳分率）的矽鍺層（膜）上，然而並沒有指示出使用本發 明之方法的鍺濃度上限。再者，對於商業用的應用，氫植 入優於氦植入，因爲氨無法使缺陷鈍化，而氫所爲人熟知 的是可使缺陷鈍化。本發明的方法使用氫植入來產生一例 如lOOnm至500nm厚、無應力的、具有高鍺含量（>22% (藉由莫耳分率））以及低執行緒位錯密度的平滑矽鍺層 (膜）。 本發明的說明開始於圖1。先備有矽基底1 0，其可爲 矽晶體或以氧氣植入分離（SIMOX )。然後在矽基底10 上沉積一層厚度約lOOnm至500nm的應力矽鍺層12。藉 -13- (9) 由原子比（莫耳分率），該應力矽鍺層12的鍺含量可以 是22%或較大。本發明方法的較佳實施例所製造的矽鍺層 12具有 3 〇%的鍺濃度。或者是，可以使用分級的鍺剖面 ，即可以使用一矽鍺層，其中的鍺濃度隨著厚度方向改變 以使得鍺濃度在矽鍺層1 2的較高階處爲較高。應該選擇 生長條件與來源氣體以將表面的不平均最小化並確保良好 的結晶性。此通常意指低溫生長，例如400至60(TC以製 造一亞穩的、應力的矽鍺膜。 進入圖2，H +離子被植入。H +的劑量在1·1〇16(：ηΓ2至 5-1016cnT2之間的範圍內。能源階度取決於矽鍺的厚度， 但通常是在20keV至45keV之間的範圍內。爲了避免在 植入步驟期間發生污染，可在該矽鍺層1 2上沉積一厚度 範圍在50 A至3 00 A之間（5nm至30nm )薄的犧牲性氧 化砂層。 圖3顯示熱退火步驟，其將應力矽鍺層1 2轉變爲第 一無應力矽鍺層1 4。退火是在環繞的惰性氣體中執行， 諸如氬氣，溫度在650°C至950°C之間的範圍持續30秒與 3 〇分之間。 假如需要，可選擇性在無應力的矽鍺層1 4上沉積一 層厚度約l〇〇nm或者較厚之無應力矽鍺的第二矽鍺層16 。決定此選擇性層是否必須的標準在於無應力矽鍺層1 4 的厚度。假如矽鍺層14的厚度小於3 00nm，便需要另外 的無應力矽鍺層1 6以使得最後整個無應力矽鍺層的厚度 至少爲300nm。 -14- no) 本發明方法的最後步驟顯示於圖5中，其中將厚度在 5nm至30nm之間的拉伸砂層18沉積在無應力砂鍺層14 或第二矽鍺層1 6上。 圖6、7及圖8 -1 0顯示在執行氫植入與熱無應力（ relaxation)之後，藉由莫耳分率具有25_3〇 %鍺含量之 200nm至220nm厚的矽鍺膜。圖6顯示在氫植入與熱無 應力之後，具有28-30%鍺含量之20〇11111至22〇11111厚矽鍺 層的諾瑪斯基（No mar ski )微觀影像。圖7顯示圖6之矽 鍺層的X光繞射。圖8顯示在氫植入與40 0X的退火之後 ，具有鍺分級剖面之3 00nm厚矽鍺膜的諾瑪斯基微觀影 像，其中成分隨著厚度方向而改變。圖9顯示在氫植入與 1 000X的退火之後，具有鍺分級剖面之3 00 nm厚矽鍺膜的 諾瑪斯基微觀影像。圖1 〇顯示圖8與圖.9之矽鍺層的X 光繞射。 圖6、8與圖9顯示出非常平坦之表面的形態。圖7 與圖1 〇顯示X光繞射的互反空間圖，其確定該晶體晶格 爲高度無應力的，至少是70%到85%。參考圖7，如虛線 所指示，此無應力狀態是由矽（224 )波峰與矽鍺（2M ) 波峰之間的偏移量來表示。 圖1 1顯示在氫植入與退火之後，具有鍺分級剖面之 3 OOnm厚矽鍺膜的諾瑪斯基微觀影像。圖12顯示圖11之 矽鍺層的X光繞射。其鍺含量大約是從矽基底的21%線 性改變爲表面的3 0%。使用分級鍺剖面可便利於提高矽鍺 層的厚度且仍能提供具有平滑表面的高無應力矽鍺層。此 -15- (11) (11)580726 矽鍺層夠厚以致於通常不需要第二矽鍺的沉積，從而改良 整個矽鍺層的品質。 根據本發明之方法所架構的所有無應力矽鍺層可作爲 用於拉伸矽膜之生長的基底。然後這些可用來製造具有強 化電洞與電子遷移率的nMOS與pMOS電晶體。圖6與圖 7之矽鍺薄膜的鍺濃度爲28.6%。其大約爲200nm厚，其 製造中H +離子在能源約爲25keV下植入劑量約3·1016 cnT2。此晶圓是在氬氣下的RTA室中以約800°C執行退火 持續約十分鐘。此諾瑪斯基微觀影像是在1 000X，並顯示 較平滑的表面。圖7的X光繞射互反空間圖顯示一大的 中央波峰，其爲矽（-2-24 )基底波峰。下方朝右的較小 波峰是來自部分無應力的矽鍺層。從這兩個波峰的相關位 置可見，此矽鍺層具有28.2%土0.5%的鍺，且爲75.8% 士 3% 的無應力。 圖8、9與圖1 0顯示一高度無應力，例如約8 5 %，具 有約30%鍺濃度的平滑第一矽鍺層。此範例在220nm厚 之矽鍺層中的鍺濃度爲30%。約20nm的二氧化矽頂蓋是 藉由PECVD所形成。H +離子在能源約爲26keV下植入劑 量約3_1016cnT2。此晶圓是在氬氣下的RTA室中以約800 °C執行退火持續約九分鐘。圖9顯示在晶圓中心取得之 4〇OX的諾瑪斯基微觀影像。圖9是在1 000X的相同晶圓 諾瑪斯基影像，也是取自晶圓中心。圖1 〇顯示該晶圓的 X光繞射，其顯示出該矽鍺膜具有29.7%±〇.5%的鍺，且 爲85.2%±3%的無應力。 -16- (12) (12)580726 圖1 1與1 2顯示具有平滑表面的高度無應力、分級鍺 的樣本。圖1 1爲高無應力例如約8 ，平滑第一矽鍺層 的諾瑪斯基微觀影像，其是在1 000X取自晶圓中心。圖 1 2顯示圖1 1之晶圓的X光繞射。此矽鍺層爲3 0 1 nm厚， 並具有如生長之約21%-30%的鍺分級剖面。H+離子在能 源約爲32keV下植入劑量約2·1016(：πΓ2。此晶圓是在氬氣 下的RTA室中以約800 °C執行退火持續約九分鐘。此矽鍺 層具有27.8%±0.5%的鍺，且爲82.2%士3%的無應力。 替代實施例 本發明的方法可藉由生長超過300nm厚的矽鍺層來 修改，其具有分級的鍺剖面，其中在表面的鍺含量大於 22% + H-II + RTA (以使該矽鍺層無應力）+拉伸磊晶矽頂蓋 /通道。其並不需要沉積第二矽鍺層。 本發明方法的另一個實施例包括生長具有不是固定就 是分級之鍺剖面的第一矽鍺層，+H-II + RTA (以使該矽鍺 層無應力）+具有不是固定就是分級之鍺剖面的第二矽鍺 層，其表面的鍺含量大於22% +拉伸磊晶矽頂蓋/通道。本 發明方法之此實施例中的全部矽鍺層厚度應爲3 00nm或 大於3 0 0 n m。 所以，揭示了形成具有高鍺濃度之無應力矽鍺層的方 法。可以了解的是在申請專利範圍所定義之本發明的範圍 內，可對其進行進一步的改良與修改。 -17- (13) (13)580726 【圖式簡單說明】 圖1 - 5顯示本發明之矽鍺層的沉積方法。 圖6顯示在氫植入與熱無應力之後，具有2 8-3 0%鍺 濃度之200nm至220nm厚矽鍺層的諾瑪斯基微觀影像。 圖7顯示圖6之矽鍺膜的X光繞射。 圖8顯示在氫植入與40 0X的退火之後’具有鍺分級 剖面之3 00nm厚矽鍺膜的諾瑪斯基微觀影像。 圖9顯示在氫植入與1 000X的退火之後，具有鍺分 級剖面之3 00nm厚矽鍺膜的諾瑪斯基微觀影像。 圖1 〇顯示圖8與圖9之矽鍺層的X光繞射。 圖1 1顯示以分級剖面製造之3 00 nm厚矽鍺層的諾瑪 斯基微觀影像。 圖12顯示在1000X圖11之300nm厚砂鍺層的X光 繞射。 主要元件對照表 Φ 10 矽 基 底 12 矽 鍺 層 14 矽 鍺 層 16 矽 鍺 層 18 拉 伸 石夕層 -18-

Claims (1)

  1. (1) (1)580726 拾、申請專利範圍 1. 一種用以製造半導體基底的方法，其包括形成具 有相當局鍺含量之砂鍺層的方法，包含： 準備一砂基底； 沉積一層厚度在l〇〇nm到500nm之間的砂鍺層，其 ^ 中該矽鍺層之莫耳分率的鍺含量等於或大於22% ; 以l]016cnT2至5·1016(：πΓ2之間的劑量以及20keV至 45keV之間的能源將H +離子植入到該矽鍺層中； 春 以惰性氣體在6 5 0°C至950°C之間的溫度將該矽基底 與矽鍺層進行熱退火持續3 0秒與3 0分之間以使該矽鍺層 無應力；及 在該無應力矽鍺層上沉積一層厚度約5nm至30nm之 間的拉伸矽層。 2. 根據申請專利範圍第1項所述之方法，其中該沉 積一矽鍺層包括在溫度400 °C至600 °C之間沉積該矽鍺層 3. 根據申請專利範圍第1項所述之方法，進一步包 括在該植入之前，在該矽鍺層上沉積一層厚度約50 A至 ^ 3 〇 A之間的氧化矽層。 4. 根據申請專利範圍第1項所述之方法，進一步包 括在該熱退火之後，在該無應力矽鍺層上沉積一層具有厚 度約100nm的無應力矽鍺層。 5. 根據申請專利範圍第1項所述之方法，其中該熱 退火是在氬氣中完成。 -19- (2) (2)580726 6 . —種用以製造半導體基底的方法，其包括形成具 有相當高鍺含量之矽鍺層的方法，包含： 準備一矽基底，其中該矽基底是從組成矽晶體與 SIMOX的基底群中取得；沉積一層厚度約l〇〇nm到 5 OOnm之間的矽鍺層，其中該矽鍺層之莫耳分率的鍺含量 等於或大於2 5 %，且該沉積是在4 0 0 °C與6 0 0 °C間的溫度 範圍下完成； 以約 W016cm_2至5·1016(：πΓ2之間的劑量以及20keV 至45keV之間的能源將H +離子植入到該矽鍺層中； 在氬氣650°C至95 0°C之間的溫度將該矽基底與矽鍺 層進行熱退火持續3 0秒與3 0分之間以使該矽鍺層無應力 :及 在該無應力矽鍺層上沉積一層厚度約5nm至30nm之 間的拉伸矽層。 7.根據申請專利範圍第6項所述之方法，進一步包 括在該植入之前，在該矽鍺層上沉積一層厚度約5 0 A至 3 00 A之間的氧化矽層。 8 .根據申請專利範圍第6項所述之方法，進一步包 括在該熱退火之後，假如該無應力矽鍺層的厚度小於 3 OOnm的話，便在該無應力矽鍺層上沉積一層具有厚度約 100nm的無應力矽鍺層。 9. 一種用以製造半導體基底的方法，其包括形成具 有相當高鍺含量之矽鍺層的方法，包含： 準備一砂基底； -20- (3) (3)580726 沉積一層厚度約l〇〇nm到5 00nm之間的矽鍺層，其 中該矽鍺層之莫耳分率的鍺含量等於或大於22%，且該沉 積是在400°C與600°C之間的溫度範圍下完成； 以約l，l〇16cm·2至5.1016cnT2之間的劑量以及20keV 至4 5keV之間的能源將h +離子植入到該矽鍺層中； 在氬氣6 5 0°C至95 0°C之間的溫度將該矽基底與矽鍺 層進行熱退火持續3 0秒與3 0分之間以使該矽鍺層達到至 少7〇%的無應力；及 在該無應力矽鍺層上沉積一層厚度約5nm至30nm之 間的拉伸矽層。 1 〇.根據申請專利範圍第9項所述之方法，進一步包 括在該植入之前，在該矽鍺層上沉積一層厚度約5 0 A至 3〇〇 A之間的氧化矽層。 1 1 .根據申請專利範圍第9項所述之方法，其中該熱 退火是在氬氣中完成。 1 2 .根據申請專利範圍第9項所述之方法，進一步包 括在該熱退火之後，在該無應力矽鍺層上沉積一層具有厚 度約1 0 0 n m的無應力政鍺層。 1 3 ·根據申請專利範圍第1 2項所述之方法，其中只 有在該無應力矽鍺層的厚度小於3〇〇nm時，會在該無應 力矽鍺層上沉積一層具有厚度約l〇〇nm的無應力矽鍺層 -21 -
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Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7157119B2 (en) * 2002-06-25 2007-01-02 Ppg Industries Ohio, Inc. Method and compositions for applying multiple overlying organic pigmented decorations on ceramic substrates
US7018910B2 (en) * 2002-07-09 2006-03-28 S.O.I.Tec Silicon On Insulator Technologies S.A. Transfer of a thin layer from a wafer comprising a buffer layer
JP2004103805A (ja) * 2002-09-09 2004-04-02 Sharp Corp 半導体基板の製造方法、半導体基板及び半導体装置
FR2844634B1 (fr) * 2002-09-18 2005-05-27 Soitec Silicon On Insulator Formation d'une couche utile relaxee a partir d'une plaquette sans couche tampon
US6946373B2 (en) * 2002-11-20 2005-09-20 International Business Machines Corporation Relaxed, low-defect SGOI for strained Si CMOS applications
DE10318283A1 (de) * 2003-04-22 2004-11-25 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
KR20060056331A (ko) * 2003-07-23 2006-05-24 에이에스엠 아메리카, 인코포레이티드 절연체-상-실리콘 구조 및 벌크 기판 상의 ＳｉＧｅ 증착
US6872641B1 (en) * 2003-09-23 2005-03-29 International Business Machines Corporation Strained silicon on relaxed sige film with uniform misfit dislocation density
FR2860340B1 (fr) * 2003-09-30 2006-01-27 Soitec Silicon On Insulator Collage indirect avec disparition de la couche de collage
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
JP4507604B2 (ja) * 2004-01-16 2010-07-21 信越半導体株式会社 貼り合せ歪みウェーハの歪み量測定方法
US7247583B2 (en) 2004-01-30 2007-07-24 Toshiba Ceramics Co., Ltd. Manufacturing method for strained silicon wafer
JP2005244187A (ja) * 2004-01-30 2005-09-08 Toshiba Ceramics Co Ltd 歪みシリコンウエハおよびその製造方法
US7030002B2 (en) * 2004-02-17 2006-04-18 Sharp Laboratories Of America, Inc. Low temperature anneal to reduce defects in hydrogen-implanted, relaxed SiGe layer
CA2571483A1 (en) * 2004-06-21 2005-12-29 Wageningen University Tailor-made functionalized silicon and/or germanium surfaces
US6991998B2 (en) * 2004-07-02 2006-01-31 International Business Machines Corporation Ultra-thin, high quality strained silicon-on-insulator formed by elastic strain transfer
US7279400B2 (en) * 2004-08-05 2007-10-09 Sharp Laboratories Of America, Inc. Method of fabricating single-layer and multi-layer single crystalline silicon and silicon devices on plastic using sacrificial glass
US7241670B2 (en) * 2004-09-07 2007-07-10 Sharp Laboratories Of America, Inc Method to form relaxed SiGe layer with high Ge content using co-implantation of silicon with boron or helium and hydrogen
DE102004048096A1 (de) * 2004-09-30 2006-04-27 Forschungszentrum Jülich GmbH Verfahren zur Herstellung einer verspannten Schicht auf einem Substrat und Schichtstruktur
KR100593747B1 (ko) * 2004-10-11 2006-06-28 삼성전자주식회사 실리콘게르마늄층을 구비하는 반도체 구조물 및 그 제조방법
US20090130826A1 (en) * 2004-10-11 2009-05-21 Samsung Electronics Co., Ltd. Method of Forming a Semiconductor Device Having a Strained Silicon Layer on a Silicon-Germanium Layer
US7273800B2 (en) * 2004-11-01 2007-09-25 International Business Machines Corporation Hetero-integrated strained silicon n- and p-MOSFETs
GB0424290D0 (en) 2004-11-02 2004-12-01 Koninkl Philips Electronics Nv Method of growing a strained layer
WO2006053213A1 (en) * 2004-11-09 2006-05-18 University Of Florida Research Foundation, Inc. Methods and articles incorporating local stress for performance improvement of strained semiconductor devices
GB2420222A (en) * 2004-11-13 2006-05-17 Iqe Silicon Compounds Ltd Enhanced carrier mobility in strained semiconductor layers through smoothing surface treatment
US7138309B2 (en) * 2005-01-19 2006-11-21 Sharp Laboratories Of America, Inc. Integration of biaxial tensile strained NMOS and uniaxial compressive strained PMOS on the same wafer
JP2006270000A (ja) 2005-03-25 2006-10-05 Sumco Corp 歪Ｓｉ−ＳＯＩ基板の製造方法および該方法により製造された歪Ｓｉ−ＳＯＩ基板
US7364989B2 (en) * 2005-07-01 2008-04-29 Sharp Laboratories Of America, Inc. Strain control of epitaxial oxide films using virtual substrates
US8530934B2 (en) 2005-11-07 2013-09-10 Atmel Corporation Integrated circuit structures containing a strain-compensated compound semiconductor layer and methods and systems related thereto
US20070102834A1 (en) * 2005-11-07 2007-05-10 Enicks Darwin G Strain-compensated metastable compound base heterojunction bipolar transistor
US20070148890A1 (en) * 2005-12-27 2007-06-28 Enicks Darwin G Oxygen enhanced metastable silicon germanium film layer
US7901968B2 (en) * 2006-03-23 2011-03-08 Asm America, Inc. Heteroepitaxial deposition over an oxidized surface
KR100768507B1 (ko) 2006-05-22 2007-10-18 한양대학교 산학협력단 반도체 기판 및 이의 제조 방법
US7550758B2 (en) 2006-10-31 2009-06-23 Atmel Corporation Method for providing a nanoscale, high electron mobility transistor (HEMT) on insulator
CN102479717B (zh) * 2010-11-29 2015-07-08 中芯国际集成电路制造(北京)有限公司 硅锗外延层的形成方法
CN103065932B (zh) * 2011-10-24 2016-01-13 中国科学院上海微系统与信息技术研究所 一种张应变Ge薄膜的制备方法及层叠结构
US9127345B2 (en) 2012-03-06 2015-09-08 Asm America, Inc. Methods for depositing an epitaxial silicon germanium layer having a germanium to silicon ratio greater than 1:1 using silylgermane and a diluent
US9171715B2 (en) 2012-09-05 2015-10-27 Asm Ip Holding B.V. Atomic layer deposition of GeO2
US9218963B2 (en) 2013-12-19 2015-12-22 Asm Ip Holding B.V. Cyclical deposition of germanium
RU2621370C2 (ru) * 2015-09-18 2017-06-02 федеральное государственное бюджетное образовательное учреждение высшего образования Кабардино-Балкарский государственный университет им. Х.М. Бербекова Способ изготовления полупроводникового прибора
US9472671B1 (en) 2015-10-31 2016-10-18 International Business Machines Corporation Method and structure for forming dually strained silicon
JP6493197B2 (ja) * 2015-12-18 2019-04-03 株式会社Sumco シリコンゲルマニウムエピタキシャルウェーハの製造方法およびシリコンゲルマニウムエピタキシャルウェーハ

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5891769A (en) * 1997-04-07 1999-04-06 Motorola, Inc. Method for forming a semiconductor device having a heteroepitaxial layer
US5877070A (en) 1997-05-31 1999-03-02 Max-Planck Society Method for the transfer of thin layers of monocrystalline material to a desirable substrate
DE19802977A1 (de) 1998-01-27 1999-07-29 Forschungszentrum Juelich Gmbh Verfahren zur Herstellung einer einkristallinen Schicht auf einem nicht gitterangepaßten Substrat, sowie eine oder mehrere solcher Schichten enthaltendes Bauelement
US6326667B1 (en) * 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
TW452866B (en) 2000-02-25 2001-09-01 Lee Tien Hsi Manufacturing method of thin film on a substrate
WO2002015244A2 (en) * 2000-08-16 2002-02-21 Massachusetts Institute Of Technology Process for producing semiconductor article using graded expitaxial growth
US7226504B2 (en) * 2002-01-31 2007-06-05 Sharp Laboratories Of America, Inc. Method to form thick relaxed SiGe layer with trench structure
US6583000B1 (en) * 2002-02-07 2003-06-24 Sharp Laboratories Of America, Inc. Process integration of Si1-xGex CMOS with Si1-xGex relaxation after STI formation
US6562703B1 (en) * 2002-03-13 2003-05-13 Sharp Laboratories Of America, Inc. Molecular hydrogen implantation method for forming a relaxed silicon germanium layer with high germanium content
US6841457B2 (en) * 2002-07-16 2005-01-11 International Business Machines Corporation Use of hydrogen implantation to improve material properties of silicon-germanium-on-insulator material made by thermal diffusion
US6699764B1 (en) * 2002-09-09 2004-03-02 Sharp Laboratories Of America, Inc. Method for amorphization re-crystallization of Si1-xGex films on silicon substrates

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