JP2005236272A - 水素注入緩和ＳｉＸＧｅ１−Ｘ層の欠陥を低減する低温アニール - Google Patents
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Abstract
【課題】高いＧｅ含有率を有する厚く平滑な緩和ＳｉＸＧｅ１−Ｘ膜を製造すること。
【解決手段】本発明の方法は、シリコン基板を提供する工程と、ＳｉＸＧｅ１−Ｘ層を約１００ｎｍ〜５００ｎｍの厚みに堆積する工程であって、該ＳｉＸＧｅ１−Ｘ層のＧｅ含有率が１０％以上である工程と、該ＳｉＸＧｅ１−Ｘ層を介して該基板までＨ２ ＋イオンを、約２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズかつ約２０ＫｅＶ〜１００＋ＫｅＶのエネルギーで注入する工程と、約２００℃〜４００℃の温度で約１０分間〜１０時間に亘って低温熱アニールする工程と、該基板および該ＳｉＸＧｅ１−Ｘ層を、約６５０℃〜１０００℃の温度で約３０秒間〜３０分間に亘って不活性雰囲気中で高温熱アニールして該ＳｉＸＧｅ１−Ｘ層を緩和する工程と、該緩和ＳｉＸＧｅ１−Ｘ層上にシリコンベースの材料の層を約５ｎｍ〜３０ｎｍの厚みに堆積する工程とを包含する。
【選択図】 図１
【解決手段】本発明の方法は、シリコン基板を提供する工程と、ＳｉＸＧｅ１−Ｘ層を約１００ｎｍ〜５００ｎｍの厚みに堆積する工程であって、該ＳｉＸＧｅ１−Ｘ層のＧｅ含有率が１０％以上である工程と、該ＳｉＸＧｅ１−Ｘ層を介して該基板までＨ２ ＋イオンを、約２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズかつ約２０ＫｅＶ〜１００＋ＫｅＶのエネルギーで注入する工程と、約２００℃〜４００℃の温度で約１０分間〜１０時間に亘って低温熱アニールする工程と、該基板および該ＳｉＸＧｅ１−Ｘ層を、約６５０℃〜１０００℃の温度で約３０秒間〜３０分間に亘って不活性雰囲気中で高温熱アニールして該ＳｉＸＧｅ１−Ｘ層を緩和する工程と、該緩和ＳｉＸＧｅ１−Ｘ層上にシリコンベースの材料の層を約５ｎｍ〜３０ｎｍの厚みに堆積する工程とを包含する。
【選択図】 図１
Description
本発明は、高速ＣＭＯＳ集積回路に関し、特に２段階熱アニール技術に関する。
高移動度ＭＯＳＦＥＴ素子においては、ＮＭＯＳおよびＰＭＯＳの両方のキャリア移動度を高めるために、薄い歪みシリコン層用の事実上の基板として厚い緩和ＳｉＸＧｅ１−Ｘバッファ層が用いられてきた。ＮＭＯＳについては、Ｒｉｍら、「高性能ＣＭＯＳ技術のための歪みシリコンＮＭＯＳＦＥＴ」、ＩＥＥＥ（２００１）、２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＳＬＩ Ｔｅｃｈｎｏｌｏｇ
ｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｎｉｃａｌ Ｐａｐｅｒｓ、５９頁、に記載されている（非特許文献１）。ＰＭＯＳについては、Ｎａｙａｋら、「高移動度歪みシリコンＰＭＯＳＦＥＴ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第４３巻、１７０９（１９９６年）に記載されている（非特許文献２）。Ｌｅｆｆ＜７０ｎｍの素子の電子移動度は、バルクシリコン素子のそれと比較して７０％上昇することが報告されている。長チャネル素子では高場正孔移動度が最高４０％上昇することも判明している。高質な緩和ＳｉＸＧｅ１−Ｘバッファ層を製造するために現在主に用いられている技術は、厚みが数ミクロンと厚く、組成が段階的に変化する層を成長させることである（上記ＲｉｍおよびＮａｙａｋ）。しかし、スレッディングディスロケーションの密度は依然として高く、例えば１０６ｃｍ−２を越えている。さらに、厚み数ミクロンのＳｉＸＧｅ１−Ｘバッファ層を集積化して素子を製造することは現実的ではない。
ｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｎｉｃａｌ Ｐａｐｅｒｓ、５９頁、に記載されている（非特許文献１）。ＰＭＯＳについては、Ｎａｙａｋら、「高移動度歪みシリコンＰＭＯＳＦＥＴ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第４３巻、１７０９（１９９６年）に記載されている（非特許文献２）。Ｌｅｆｆ＜７０ｎｍの素子の電子移動度は、バルクシリコン素子のそれと比較して７０％上昇することが報告されている。長チャネル素子では高場正孔移動度が最高４０％上昇することも判明している。高質な緩和ＳｉＸＧｅ１−Ｘバッファ層を製造するために現在主に用いられている技術は、厚みが数ミクロンと厚く、組成が段階的に変化する層を成長させることである（上記ＲｉｍおよびＮａｙａｋ）。しかし、スレッディングディスロケーションの密度は依然として高く、例えば１０６ｃｍ−２を越えている。さらに、厚み数ミクロンのＳｉＸＧｅ１−Ｘバッファ層を集積化して素子を製造することは現実的ではない。
近年、シリコン上の歪みＳｉＸＧｅ１−Ｘ層をシリコン上で効率的に緩和する別の方法が模索されている。ＷｅｌｄｏｎらのＳｍａｒｔＣｕｔ（登録商標）プロセス（「シリコンの水素誘導剥離のメカニズムについて」、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ．１５、１０６５（１９９７））（非特許文献３）に基づくと、高質シリコン・オン・インシュレータ（ＳＯＩ）ウェハの製造においては、ＳｉＸＧｅ１−Ｘの緩和度を上げ且つスレッディングディスロケーションの密度を低減するために、水素原子（Ｈ＋）注入に続いて適切なアニールを行う方法が用いられている。以下の文献を参照のこと。Ｍａｎｔｌら、「水素注入によって向上するシリコン（１００）上のエピタキシャルＳｉＧｅ層の歪み緩和」、Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ ａｎｄ Ｍｅｔｈｏｄｓ ｉｎ Ｐｈｙｓｉｃｓ Ｒｅｓｅａｒｃｈ Ｂ．１４７、２９（１９９９）（非特許文献４）；２００２年１０月１５日に許可された米国特許第６，４６４，７８０号、「基板上に非適合格子を有する単結晶層を製造する方法および１以上の上記層を含むコンポーネント」（特許文献１）；Ｔｒｉｎｋａｕｓら、「水素注入Ｓｉ１−ｘＧｅ／シリコン（１００）ヘテロ構造の歪み緩和メカニズム」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、７６、３５５２（２０００）（非特許文献５）；および２００３年７月３１日公開の米国特許出願公開第２００３／０１４３７８３号、Ｍａａら、「高Ｇｅ含有率を有する緩和ＳｉＧｅ層を形成する方法」（特許文献２）。従来、シリコン基板上にエピタキシャル成長した歪みＳｉＸＧｅ１−Ｘ膜を緩和する目的で、Ｈ＋またはＨ２ ＋を単独で、またはボロン、Ｈｅ、シリコンまたは他の種と組み合わせて注入する方法が述べられてきた（２００３年５月１３日に許可された米国特許第６，５６２，７０３号、Ｍａａら、「高ゲルマニウム含有率を有する緩和シリコンゲルマニウム層を形成する分子水素注入方法」（特許文献３））。イオン注入後に所望の緩和を達成するために、ウェハは一般的には約８００℃の高温で数分間に亘ってアニールされてきた。
ＳｍａｒｔＣｕｔ（登録商標）プロセスの方法は多くの研究の対象である。Ｃｅｒｏｆｏｌｉｎｉら、「高フルエンス水素注入単結晶シリコン内の歪み種としての水素関連複合体」、Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、第４６巻、２０６１頁（１９９２）（非特許文献６）は、ラザフォード後方散乱分析（ＲＢＳ）チャネリング法を用いて、Ｈ２ ＋イオン注入およびその後のシリコン（１００）ウェハのアニールの結果、「ディスロケーション場」と呼ばれるクリスタルグラフ位置から変位したシリコン原子を測定している。Ｃｅｒｏｆｏｌｉｎｉらは、０．８×１０１６ｃｍ−２のＨ２ ＋を３１ＫｅＶで注入した。これは１．６×１０１６ｃｍ−２のＨ＋イオンを１５．５ＫｅＶで注入することに等しい。非常に興味深い「逆アニール」効果が観察された。すなわち、２時間アニールされたサンプルでは、温度が２００℃から４００℃に上昇するにつれて変位場が増加し、３５０℃と４００℃との間で最高レベルに達した。その後、より高温で８００℃までアニールされたサンプルでは変位場は単調に減少した。さらに２００℃の固定温度では、アニール時間が少なくとも４００分になるまで変位場は増加した。さらに、４００℃までアニールされたサンプル内には注入された水素がほとんど残留していたが、ウェハがより高い温度でアニールされると急速に逃げたことが観察された。Ｃｅｒｏｆｏｌｉｎｉらはこれらおよび他の結果より、観察された変位場は、水素複合体（最も可能性が高いのはシリコン不在位置における１または２のＨ２分子）からの大きな圧力によると結論づけた。
その後ＦｒａｂｂｏｎｉおよびＧａｍｂｅｔｔｉが、同様の水素注入およびアニールされたシリコンウェハからの静的混乱を分析するために透過型電子顕微（ＴＥＭ）技術を開発した（Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、第８１巻、３１５５（１９９８）、Ｆｒａｂｂｏｎｉら、「大角度収束ビーム電子回折によるイオン注入材料内の静的混乱深さプロファイル」（非特許文献７））。Ｆｒａｂｂｏｎｉらは、「逆アニール」を確認し、３００℃で２時間アニールされたサンプルのピーク静的混乱は、注入された状態における値の２倍より高く、５００℃で２時間アニールされたサンプルの約２倍であることを発見した。近年Ｆｒａｂｂｏｎｉは、この技術を高め、これらの結果をさらに確認した（Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、第６５巻、１６５４３６（２００２）、Ｆｒａｂｂｏｎｉ、「大角度収束ビーム電子回折によって決定される水素注入およびアニールされた単結晶シリコンにおける格子歪みおよび静的混乱」（非特許文献８））。
Ｒｉｍら、「高性能ＣＭＯＳ技術のための歪みシリコンＮＭＯＳＦＥＴ」、ＩＥＥＥ（２００１）、２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＳＬＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｎｉｃａｌ Ｐａｐｅｒｓ、５９頁 Ｎａｙａｋら、「高移動度歪みシリコンＰＭＯＳＦＥＴ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第４３巻、１７０９（１９９６年） ＷｅｌｄｏｎらのＳｍａｒｔＣｕｔ（登録商標）プロセス（「シリコンの水素誘導剥離のメカニズムについて」、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ．１５、１０６５（１９９７） Ｍａｎｔｌら、「水素注入によって向上するシリコン（１００）上のエピタキシャルＳｉＧｅ層の歪み緩和」、Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ ａｎｄ Ｍｅｔｈｏｄｓ ｉｎ Ｐｈｙｓｉｃｓ Ｒｅｓｅａｒｃｈ Ｂ．１４７、２９（１９９９） Ｔｒｉｎｋａｕｓら、「水素注入Ｓｉ１−ｘＧｅ／シリコン（１００）ヘテロ構造の歪み緩和メカニズム」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、７６、３５５２（２０００） Ｃｅｒｏｆｏｌｉｎｉら、「高フルエンス水素注入単結晶シリコン内の歪み種としての水素関連複合体」、Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、第４６巻、２０６１頁（１９９２） Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、第８１巻、３１５５（１９９８）、Ｆｒａｂｂｏｎｉら、「大角度収束ビーム電子回折によるイオン注入材料内の静的混乱深さプロファイル」 Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、第６５巻、１６５４３６（２００２）、Ｆｒａｂｂｏｎｉ、「大角度収束ビーム電子回折によって決定される水素注入およびアニールされた単結晶シリコンにおける格子歪みおよび静的混乱」 米国特許第６，４６４，７８０号
米国特許出願公開第２００３／０１４３７８３号
米国特許第６，５６２，７０３号
Ｒｉｍら、「高性能ＣＭＯＳ技術のための歪みシリコンＮＭＯＳＦＥＴ」、ＩＥＥＥ（２００１）、２００１ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＳＬＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｎｉｃａｌ Ｐａｐｅｒｓ、５９頁 Ｎａｙａｋら、「高移動度歪みシリコンＰＭＯＳＦＥＴ」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ、第４３巻、１７０９（１９９６年） ＷｅｌｄｏｎらのＳｍａｒｔＣｕｔ（登録商標）プロセス（「シリコンの水素誘導剥離のメカニズムについて」、Ｊ．Ｖａｃ．Ｓｃｉ．Ｔｅｃｈｎｏｌ．Ｂ．１５、１０６５（１９９７） Ｍａｎｔｌら、「水素注入によって向上するシリコン（１００）上のエピタキシャルＳｉＧｅ層の歪み緩和」、Ｎｕｃｌｅａｒ Ｉｎｓｔｒｕｍｅｎｔｓ ａｎｄ Ｍｅｔｈｏｄｓ ｉｎ Ｐｈｙｓｉｃｓ Ｒｅｓｅａｒｃｈ Ｂ．１４７、２９（１９９９） Ｔｒｉｎｋａｕｓら、「水素注入Ｓｉ１−ｘＧｅ／シリコン（１００）ヘテロ構造の歪み緩和メカニズム」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．、７６、３５５２（２０００） Ｃｅｒｏｆｏｌｉｎｉら、「高フルエンス水素注入単結晶シリコン内の歪み種としての水素関連複合体」、Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、第４６巻、２０６１頁（１９９２） Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｌｅｔｔｅｒｓ、第８１巻、３１５５（１９９８）、Ｆｒａｂｂｏｎｉら、「大角度収束ビーム電子回折によるイオン注入材料内の静的混乱深さプロファイル」 Ｐｈｙｓｉｃａｌ Ｒｅｖｉｅｗ Ｂ、第６５巻、１６５４３６（２００２）、Ｆｒａｂｂｏｎｉ、「大角度収束ビーム電子回折によって決定される水素注入およびアニールされた単結晶シリコンにおける格子歪みおよび静的混乱」
本発明の目的は、高速ＭＯＳＦＥＴに用いる引っ張り歪みシリコン膜用のバッファ層として、高いＧｅ含有率を有する厚く平滑な緩和ＳｉＸＧｅ１−Ｘ層（但し、０＜Ｘ＜１）を製造することである。
本発明の第１の局面によると、ＳｉＸＧｅ１−Ｘ層（但し、０＜ｘ＜１）を形成する方法は、シリコン基板を提供する工程と、ＳｉＸＧｅ１−Ｘ層を約１００ｎｍ〜５００ｎｍの厚みに堆積する工程であって、該ＳｉＸＧｅ１−Ｘ層のＧｅ含有率が原子数で１０％以上である工程と、該ＳｉＸＧｅ１−Ｘ層を介して該基板までＨ２ ＋イオンを、約２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズかつ約２０ＫｅＶ〜１００＋ＫｅＶのエネルギーで注入する工程と、約２００℃〜４００℃の温度で約１０分間〜１０時間に亘って低温熱アニールする工程と、該基板および該ＳｉＸＧｅ１−Ｘ層を、約６５０℃〜１０００℃の温度で約３０秒間〜３０分間に亘って不活性雰囲気中で高温熱アニールして該ＳｉＸＧｅ１−Ｘ層を緩和する工程と、該緩和ＳｉＸＧｅ１−Ｘ層上に引っ張り歪みシリコン層を約５ｎｍ〜３０ｎｍの厚みに堆積する工程とを包含し、これにより上記目的が達成される。
一実施形態によると、前記ＳｉＸＧｅ１−Ｘ層を堆積する工程が、約４００℃〜６００℃の温度で前記ＳｉＸＧｅ１−Ｘ層を堆積する工程を含む。
一実施形態によると、前記方法は、前記注入する工程の前に、前記ＳｉＸＧｅ１−Ｘ層上酸化にシリコン層を約５０A〜３００Aの厚みに堆積する工程をさらに含む。
一実施形態によると、前記方法は、前記高温熱アニールする工程の後に、前記緩和ＳｉＸＧｅ１−Ｘ層上に緩和ＳｉＸＧｅ１−Ｘ層を少なくとも約１００ｎｍの厚みに堆積する工程をさらに含む。
一実施形態によると、前記低温熱アニールする工程が、アルゴン不活性雰囲気および窒素不活性雰囲気からなる群より選択される不活性雰囲気内で行われる。
本発明の第２の局面によると、ＳｉＸＧｅ１−Ｘ層（但し、０＜ｘ＜１）を形成する方法は、シリコン基板を提供する工程であって、該シリコン基板がバルクシリコン基板およびＳＩＭＯＸ基板からなる群より選択される工程と、ＳｉＸＧｅ１−Ｘ層を約１００ｎｍ〜５００ｎｍの厚みに堆積する工程であって、該ＳｉＸＧｅ１−Ｘ層のＧｅ含有率が原子数で１０％以上であり、約４００℃〜６００℃の範囲の温度で行われる工程と、該ＳｉＸＧｅ１−Ｘ層を介して該基板までＨ２ ＋イオンを、約２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズかつ約２０ＫｅＶ〜１００＋ＫｅＶのエネルギーで注入する工程と、約２００℃〜４００℃の温度で約１０分間〜１０時間に亘って、アルゴン不活性雰囲気および窒素不活性雰囲気からなる群より選択される不活性雰囲気内で低温熱アニールする工程と、該基板および該ＳｉＸＧｅ１−Ｘ層を、約６５０℃〜１０００℃の温度で約３０秒間〜３０分間に亘って不活性雰囲気中で熱アニールして該ＳｉＸＧｅ１−Ｘ層を緩和する工程と、引っ張り歪みシリコン、引っ張り歪みＳｉＹＧｅ１−Ｙ（但し、０＜Ｙ＜１）、圧縮ＳｉＺＧｅ１−Ｚ（但し、０＜Ｚ＜１）、およびそれらの複合積層体からなる群より選択された材料の層を、該緩和ＳｉＸＧｅ１−Ｘ層上に約５ｎｍ〜３０ｎｍの厚みに堆積する工程とを包含し、これにより上記目的が達成される。
一実施形態によると、上記方法は、前記注入する工程の前に、前記ＳｉＸＧｅ１−Ｘ層上に酸化シリコン層を約５０A〜３００Aの厚みに堆積する工程をさらに含む。
一実施形態によると、上記方法は、前記高温熱アニールする工程の後に、前記緩和ＳｉＸＧｅ１−Ｘ層上に緩和ＳｉＸＧｅ１−Ｘ層を約１００ｎｍの厚みに堆積する工程をさらに含む。
本発明の第３の局面によると、ＳｉＸＧｅ１−Ｘ層（但し、０＜Ｘ＜１）を形成する方法は、シリコン基板を提供する工程と、ＳｉＸＧｅ１−Ｘ層を約１００ｎｍ〜５００ｎｍの厚みに堆積する工程であって、該ＳｉＸＧｅ１−Ｘ層のＧｅ含有率が原子数で１０％以上であり、約４００℃〜６００℃の範囲の温度で行われる工程と、該ＳｉＸＧｅ１−Ｘ層を介して該基板までＨ２ ＋イオンを、約２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズかつ約２０ＫｅＶ〜１００＋ＫｅＶのエネルギーで注入する工程と、約２００℃〜４００℃の温度で約１０分間〜１０時間に亘って低温熱アニールする工程と、該基板および該ＳｉＸＧｅ１−Ｘ層を、約６５０℃〜１０００℃の温度で約３０秒間〜３０分間に亘って不活性雰囲気中で熱アニールして該ＳｉＸＧｅ１−Ｘ層を高度に緩和する工程と、該緩和ＳｉＸＧｅ１−Ｘ層上に、シリコンベースの材料の層を約５ｎｍ〜３０ｎｍの厚みに堆積する工程とを包含し、これにより上記目的が達成される。
一実施形態によると、上記方法は、前記注入する工程の前に、前記ＳｉＸＧｅ１−Ｘ層上に酸化シリコン層を約５０A〜３００Aの厚みに堆積する工程をさらに含む。
一実施形態によると、前記熱アニールする工程が、アルゴン不活性雰囲気および窒素不活性雰囲気からなる群より選択される不活性雰囲気内で行われる。
一実施形態によると、上記方法は、前記高温熱アニールする工程の後に、前記緩和ＳｉＸＧｅ１−Ｘ層上に緩和ＳｉＸＧｅ１−Ｘ層を少なくとも約１００ｎｍの厚みに堆積する工程をさらに含む。
一実施形態によると、前記緩和ＳｉＸＧｅ１−Ｘ層上にシリコンベースの材料の層を堆積する工程が、引っ張り歪みシリコン、引っ張り歪みＳｉＹＧｅ１−Ｙ（但し、０＜Ｙ＜１）、圧縮ＳｉＺＧｅ１−Ｚ（但し、０＜Ｚ＜１）、およびそれらの複合積層体からなる群より選択された材料の層を堆積する工程を含む。
上記本発明の課題および手段は本発明の本質の迅速な理解を可能にするために提供された。以下に述べる本発明の好ましい実施形態の詳細な説明を添付の図面を参照しながら読むことにより本発明をより完全に理解することができる。
本発明による方法は、例えば厚み１００ｎｍ〜５００ｎｍの平滑な緩和ＳｉＸＧｅ１−Ｘ膜であって、約２０％〜３０％を越える高いＧｅ含有率を有するＳｉＸＧｅ１−Ｘ膜を、引っ張り歪みシリコン膜用のバッファ層として提供する。引っ張り歪みシリコンは高速ＭＯＳＦＥＴに用いるのに適している。電流リークを最小限に抑えてキャリア移動度と素子歩留まりとを最大にするためには、このＳｉＸＧｅ１−Ｘ膜の上部の欠陥ができるだけ少ないことが非常に重要である。これを達成するために、ＳｉＸＧｅ１−Ｘ膜を緩和するディスロケーションは、ＳｉＸＧｅ１−Ｘ／シリコン基板界面に近接した領域にできるだけ閉じこめておかなければならない。これは、上記界面において核化したディスロケーションの密度を非常に高くすることによって部分的に達成されるが、この非常に高い密度は、水素注入およびアニールの結果起こる欠陥によって生じる歪みによる。
ＳｉＸＧｅ１−Ｘ薄膜を緩和する公知の最も最新の方法は、約６５０℃〜１０００℃の範囲のｆ温度で約１分間〜６０分間に亘って炉アニールおよび高速熱アニール（ＲＴＡ）することを含む。上記約１分間〜６０分間の間に、水素がサンプルから逃げる。このことはＣｅｒｏｆｏｌｉｎｉらによって確認されている。しかし、温度が急速に上昇する間に、その結果起こる変位場は最大にならない可能性がある。本発明の方法は、まず、例えば約２００℃〜４００℃の温度で約１０分〜数時間に亘って低温アニールを行うことにより、より適合しないディスロケーションを有するより効率的な緩和を引き起こすことが可能であることを示す。低温アニールの間は逃げる水素の量が僅かであるため、低温アニールに続いて、例えば８００℃で１０分間に亘って炉またはＲＴＡチャンバ内で高温アニールを行ってもよい。得られた緩和ＳｉＸＧｅ１−Ｘ膜は、上部に含まれる欠陥が少なく、より高度なＣＭＯＳトランジスタ製造用のより良好な基板を提供する。
上記した本発明の方法を図１および図２〜図７に示す。
図１および図２に示すように、現在知られている最新の方法に従ってシリコン基板１０を提供する。基板１０はバルクシリコンでもよいしＳＩＭＯＸでもよい。シリコン基板上に、歪みＳｉＹＧｅ１−Ｙ層１２を厚み約１００ｎｍ〜５００ｎｍに堆積する（但し、０＜Ｙ＜１）。この層のＧｅ含有率は原子数で１０％以上であり得る。あるいはＧｅプロファイルが変化するものを用いてもよい。第１のＳｉＹＧｅ１−Ｙ層の厚みは約１００ｎｍ〜５００ｎｍの範囲であり得る。成長条件およびソースガスは、表面粗さを最小限に抑えながら高い結晶性を保証するように選択される。これは通常、約４００℃〜６００℃の低温成長を意味し、それにより準安定状態の歪みＳｉＹＧｅ１−Ｙ膜が形成される。
図１および図３に示すように、Ｈ＋またはＨ２ ＋イオン１４を注入してＳｉ／Ｈ＋層１６を形成する。Ｈ＋またはＨ２ ＋イオン１４は、例えばボロン、Ｈｅ、またはシリコンなどの他の種を含んでも含まなくてもよい。Ｈ２ ＋のドーズは２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２の範囲であり、エネルギーは約２０ＫｅＶ〜１００＋ＫｅＶである。これらはＳｉＸＧｅ１−Ｘ膜の厚みに依存して変化する（但し、０＜Ｘ＜１）。注入エネルギーを決定する要素は、Ｓｉ／ＳｉＸＧｅ１−Ｘ界面とＳｉ／ＳｉＸＧｅ１−Ｘ界面から約１００ｎｍ下の位置との間に水素イオンを注入する必要性である。ドーズは２倍でもよく、エネルギーはＨ＋イオンが用いられる場合は半分でもよい。注入ドーズおよびエネルギーは共に注入される種のドーズに依存して変化する。他の種、例えばボロン、Ｈｅ、またはシリコンのドーズは、例えば１×１０１２ｃｍ−２〜１×１０１５ｃｍ−２の広い範囲であり得る。注入エネルギーはＳｉＸＧｅ１−Ｘの厚みにも依存し、Ｓｉ／ＳｉＸＧｅ１−Ｘ界面下のＲＰが０〜１００ｎｍの範囲にある状態で注入範囲が同様になるように選択される。注入工程での不純物混入を避けるために、第１のＳｉＹＧｅ１−Ｙ層上に厚み約５０A〜３００Aの範囲の薄い犠牲的シリコン酸化層を堆積してもよい。
図１および図４に示すように、低温熱アニールを行って外部拡散により水素を失いすぎることなくディスロケーションおよび歪み場を最大にする。この工程は、本開示の本質的な部分である。ＡまたはＮ２などの不活性雰囲気中で低温アニールを行って変位場を最大にし、それによりイオン注入による歪みをも最大にする。このアニールの後、ＳｉＸＧｅ１−Ｘの大部分はシリコン基板に対して歪む（但し、０＜Ｘ＜１）。しかしアニール温度が高すぎる場合、および／またはアニール時間が長すぎる場合、水素はサンプルから外部に拡散する。上記Ｃｅｒｏｆｏｌｉｎｉら、Ｆｒａｂｂｏｎｉら、およびＦｒａｂｂｏｎｉによると、アニールは約２００℃〜４００℃の範囲の温度で約１０分間〜１０時間に亘って行うべきである。この場合、アニール温度が高いほど時間を短縮すべきである。特にＣｅｒｏｆｏｌｉｎｉらは、３５０℃〜４００℃で２時間に亘ってアニールを行うことが、水素をほとんど失うことなく変位場を増加させるに非常に効果的であることを見い出した。
図１および図５に示すように、より高温で熱アニールを行って歪みＳｉＹＧｅ１−Ｙ層１２を緩和ＳｉＸＧｅ１−Ｘ層１８に変える。より高温でのアニールは、ＡまたはＮ２などの不活性雰囲気中において約６５０℃〜１０００℃の範囲の温度で行う。この工程により、ＳｉＸＧｅ１−Ｘ層は緩和するが、膜の表面は平滑に維持され膜上部の欠陥レベルも低く維持される。
必要に応じて、図１および図６に示すように、さらなる緩和ＳｉＸＧｅ１−Ｘ層２０またはシリコン層を少なくとも１００ｎｍの厚みに堆積して所望のＳｉＸＧｅ１−Ｘ層厚みを得る（但し、０＜Ｘ＜１）。所望のＳｉＸＧｅ１−Ｘ層厚みは少なくとも３００ｎｍであるべきであるが、最終的に得られる素子の適用目的に依存する。
図１および図７に示すように、緩和ＳｉＸＧｅ１−Ｘ層上に、引っ張り歪みシリコン層２２を厚み約５ｎｍ〜３０ｎｍに堆積する。例えば約５ｎｍ〜３０ｎｍの薄い引っ張り歪みシリコン層を緩和ＳｉＸＧｅ１−Ｘ膜上にエピタキシャル成長させる。
層２２の代わりにシリコンベースの材料を用いた他の層を堆積してもよい。他の層は、引っ張り歪みＳｉＹＧｅ１−Ｙ層（但し、０＜Ｙ＜１）、緩和シリコン層、圧縮ＳｉＺＧｅ１−Ｚ層（但し、０＜Ｚ＜１）を含んでもよい。いずれのＳｉＧｅ層においても、層内のゲルマニウム濃度は、原子数で、微量から１０％を越える範囲であり得る。さらに層２２を形成するために、任意の形態のＳｉＧｅ積層体および任意の形態のシリコンを用いることができる。
本発明の方法を用いた第１の実験において、２枚のＳｉＸＧｅ１−Ｘ／シリコンウェハに、１×１０１６ｃｍ−２のＨ２ ＋イオンを６３ＫｅＶで注入した。ＳｉＸＧｅ１−Ｘ膜は２０％〜３０％のＧｅグラジエントを有しており、２枚の膜とも厚み約３２０ｎｍであった。一方のＳｉＸＧｅ１−Ｘ膜は、８００℃で９分間に亘ってＲＴＡチャンバ内のアルゴンガス中でアニールした。他方のＳｉＸＧｅ１−Ｘ膜は、３８０℃の炉内で１時間に亘ってＮ２中でアニールし、その後上記同様、８００℃で９分間に亘ってＲＴＡチャンバ内でアニールした。ＳｉＸＧｅ１−Ｘ膜は両方とも約８０％緩和しており、膜は平滑であることが判明した。これにより、３８０℃で炉アニールしても過剰な水素が外部拡散しないことが保証される。
次いで上記および他の類似のウェハを用いてトランジスタを製造した。図８は、低温アニールを行った場合と行わなかった場合のウェハのＮ＋／Ｐ接合部でのリークを示す。３８０℃で１時間に亘って炉アニールした場合、接合部でのリークが約５分の１に減少していることが判明した。上記炉アニールにより変位場が増加する一方で水素はシリコン内に保持され、その結果接合部でのリークが減少する。
図９および図１０は別のウェハセットについて、Ｎ＋／Ｐ接合部およびＰ＋／Ｎ接合部でのリークを比較している。曲線２４は、３８０℃で１時間に亘ってアニールした後に、これよりも高い様々な温度でＲＴＡ内でアニールしたウェハからプロットしたデータを示す。曲線２６は、３８０℃よりも高い温度のみでＲＴＡ内でアニールしたウェハからプロットしたデータを示す。Ｎ＋／Ｐ接合部およびＰ＋／Ｎ接合部の両方において、炉アニールがリークを大幅に低減していることが明らかである。
以上、水素注入された緩和ＳｉＸＧｅ１−Ｘ層内の欠陥を低減する低温アニール法を述べてきた。特許請求の範囲に規定する本発明の範囲を逸脱しない限り、さらなる様々な改変および変更が可能であることが理解される。
１０ 基板
１２ 歪みＳｉＹＧｅ１−Ｙ層
１４ Ｈ＋またはＨ２ ＋イオン
１６ Ｓｉ／Ｈ＋層
１８ 緩和ＳｉＸＧｅ１−Ｘ層
２０ さらなる緩和ＳｉＸＧｅ１−Ｘ層
２２ 引っ張り歪みシリコン層
１２ 歪みＳｉＹＧｅ１−Ｙ層
１４ Ｈ＋またはＨ２ ＋イオン
１６ Ｓｉ／Ｈ＋層
１８ 緩和ＳｉＸＧｅ１−Ｘ層
２０ さらなる緩和ＳｉＸＧｅ１−Ｘ層
２２ 引っ張り歪みシリコン層
Claims (13)
- ＳｉＸＧｅ１−Ｘ層（但し、０＜Ｘ＜１）を形成する方法であって、
シリコン基板を提供する工程と、
ＳｉＸＧｅ１−Ｘ層を約１００ｎｍ〜５００ｎｍの厚みに堆積する工程であって、該ＳｉＸＧｅ１−Ｘ層のＧｅ含有率が１０％以上である工程と、
該ＳｉＸＧｅ１−Ｘ層を介して該基板までＨ２ ＋イオンを、約２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズかつ約２０ＫｅＶ〜１００＋ＫｅＶのエネルギーで注入する工程と、
約２００℃〜４００℃の温度で約１０分間〜１０時間に亘って低温熱アニールする工程と、
該基板および該ＳｉＸＧｅ１−Ｘ層を、約６５０℃〜１０００℃の温度で約３０秒間〜３０分間に亘って不活性雰囲気中で高温熱アニールして該ＳｉＸＧｅ１−Ｘ層を緩和する工程と、
該緩和ＳｉＸＧｅ１−Ｘ層上に引っ張り歪みシリコン層を約５ｎｍ〜３０ｎｍの厚みに堆積する工程と、
を包含する方法。 - 前記ＳｉＸＧｅ１−Ｘ層を堆積する工程が、約４００℃〜６００℃の温度で前記ＳｉＸＧｅ１−Ｘ層を堆積する工程を含む、請求項１に記載の方法。
- 前記注入する工程の前に、前記ＳｉＸＧｅ１−Ｘ層上酸化にシリコン層を約５０A〜３００Aの厚みに堆積する工程をさらに含む、請求項１に記載の方法。
- 前記高温熱アニールする工程の後に、前記緩和ＳｉＸＧｅ１−Ｘ層上に緩和ＳｉＸＧｅ１−Ｘ層を少なくとも約１００ｎｍの厚みに堆積する工程をさらに含む、請求項１に記載の方法。
- 前記低温熱アニールする工程が、アルゴン不活性雰囲気および窒素不活性雰囲気からなる群より選択される不活性雰囲気内で行われる、請求項１に記載の方法。
- ＳｉＸＧｅ１−Ｘ層（但し、０＜ｘ＜１）を形成する方法であって、
シリコン基板を提供する工程であって、該シリコン基板がバルクシリコン基板およびＳＩＭＯＸ基板からなる群より選択される工程と、
ＳｉＸＧｅ１−Ｘ層を約１００ｎｍ〜５００ｎｍの厚みに堆積する工程であって、該ＳｉＸＧｅ１−Ｘ層のＧｅ含有率が原子数で１０％以上であり、約４００℃〜６００℃の範囲の温度で行われる工程と、
該ＳｉＸＧｅ１−Ｘ層を介して該基板までＨ２ ＋イオンを、約２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズかつ約２０ＫｅＶ〜１００＋ＫｅＶのエネルギーで注入する工程と、
約２００℃〜４００℃の温度で約１０分間〜１０時間に亘って、アルゴン不活性雰囲気および窒素不活性雰囲気からなる群より選択される不活性雰囲気内で低温熱アニールする工程と、
該基板および該ＳｉＸＧｅ１−Ｘ層を、約６５０℃〜１０００℃の温度で約３０秒間〜３０分間に亘って不活性雰囲気中で熱アニールして該ＳｉＸＧｅ１−Ｘ層を緩和する工程と、
引っ張り歪みシリコン、引っ張り歪みＳｉＹＧｅ１−Ｙ（但し、０＜Ｙ＜１）、圧縮ＳｉＺＧｅ１−Ｚ（但し、０＜Ｚ＜１）、およびそれらの複合積層体からなる群より選択された材料の層を、該緩和ＳｉＸＧｅ１−Ｘ層上に約５ｎｍ〜３０ｎｍの厚みに堆積する工程と、
を包含する方法。 - 前記注入する工程の前に、前記ＳｉＸＧｅ１−Ｘ層上に酸化シリコン層を約５０A〜３００Aの厚みに堆積する工程をさらに含む、請求項６に記載の方法。
- 前記高温熱アニールする工程の後に、前記緩和ＳｉＸＧｅ１−Ｘ層上に緩和ＳｉＸＧｅ１−Ｘ層を約１００ｎｍの厚みに堆積する工程をさらに含む、請求項６に記載の方法。
- ＳｉＸＧｅ１−Ｘ層（但し、０＜Ｘ＜１）を形成する方法であって、
シリコン基板を提供する工程と、
ＳｉＸＧｅ１−Ｘ層を約１００ｎｍ〜５００ｎｍの厚みに堆積する工程であって、該ＳｉＸＧｅ１−Ｘ層のＧｅ含有率が原子数で１０％以上であり、約４００℃〜６００℃の範囲の温度で行われる工程と、
該ＳｉＸＧｅ１−Ｘ層を介して該基板までＨ２ ＋イオンを、約２×１０１４ｃｍ−２〜２×１０１６ｃｍ−２のドーズかつ約２０ＫｅＶ〜１００＋ＫｅＶのエネルギーで注入する工程と、
約２００℃〜４００℃の温度で約１０分間〜１０時間に亘って低温熱アニールする工程と、
該基板および該ＳｉＸＧｅ１−Ｘ層を、約６５０℃〜１０００℃の温度で約３０秒間〜３０分間に亘って不活性雰囲気中で熱アニールして該ＳｉＸＧｅ１−Ｘ層を高度に緩和する工程と、
該緩和ＳｉＸＧｅ１−Ｘ層上に、シリコンベースの材料の層を約５ｎｍ〜３０ｎｍの厚みに堆積する工程と、
を包含する方法。 - 前記注入する工程の前に、前記ＳｉＸＧｅ１−Ｘ層上に酸化シリコン層を約５０A〜３００Aの厚みに堆積する工程をさらに含む、請求項９に記載の方法。
- 前記熱アニールする工程が、アルゴン不活性雰囲気および窒素不活性雰囲気からなる群より選択される不活性雰囲気内で行われる、請求項９に記載の方法。
- 前記高温熱アニールする工程の後に、前記緩和ＳｉＸＧｅ１−Ｘ層上に緩和ＳｉＸＧｅ１−Ｘ層を少なくとも約１００ｎｍの厚みに堆積する工程をさらに含む、請求項９に記載の方法。
- 前記緩和ＳｉＸＧｅ１−Ｘ層上にシリコンベースの材料の層を堆積する工程が、引っ張り歪みシリコン、引っ張り歪みＳｉＹＧｅ１−Ｙ（但し、０＜Ｙ＜１）、圧縮ＳｉＺＧｅ１−Ｚ（但し、０＜Ｚ＜１）、およびそれらの複合積層体からなる群より選択された材料の層を堆積する工程を含む、請求項９に記載の方法。
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