TW579522B - Semiconductor memory device and its refresh control method - Google Patents
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Description
579522 五、發明說明(1) 一、 【發明所屬之技術鋇域】 本發明係關幹記憶單元陣列構成如DRAM,並 導體記憶署卜部觀察時係以如同泛用聊之規格作動之 半導體記fe、衣置,及其更新控制方法。 二、 【先前技術】 可隨:半導體記憶裝置,其具代表性者有_ 及DRAM。SRAM相較於DRAM,因讀出.寫入動作快,且無兩 如MM之更新動作’有取用容易及待用狀態下資料保“ 流小之優點,反之,因構成SRAM之每“己憶 需 體,有晶片尺寸大於DRAM,價格高之問題。而要電 说ΐ二R?之記憶單元因可由1電容器及1電晶體構 成」可構成阳片尺寸小而容量大之記憶體,並且,構成相 3 量之半導體記憶裝置時,DRAM &SRAM便宜。然 # , ,位址係分別設行位址及列位址,必須有規定此 3 t H i時序的信號RAS(行位址閃控)信號及CAS(列 電路:。’因而f要用以定期更新記憶單元之控制 電路有時序控制比SRAM複雜,且耗電大之問題。 # 2 ^行動電話為代表之行動電子設備所採用之半導體 ,憶’目前係以SRAM為主流。此乃由於別倾待用電流 機,續通話時間、連續待機時間盡可能延長之手 大的本道!為止手機僅搭載簡單功能,故無須容量如此之 、 立5己憶裝置’在時序控制等方面SRAM也易於取用 寺。 另方面,最近之手機亦搭載電子郵件收發功能,存
第13頁 579522 五、發明說明(2) 取網際網路上之WEB伺服器簡化首頁内容而顯示之功能, 將來應能如同目前之個人電腦等,自由存取網際網路上之 首頁等。為落實如此之功能,用以將多樣的多媒體資訊提 供給使用者之圖形顯示不可或缺,必須具備用以暫時儲存 由公眾網路等接收之大量資料於手機的大容量半導體記憶 裝置。 再另一方面,行動電子設備因有小、輕、耗電低之需 长 半V體§己憶裝置谷董大時,設備本身之加大、變重、 耗電增加仍須避免。因此,行動電子設備所搭載之半導體 吕己憶裝置,考慮取用之簡便、耗電時雖以SRAM為佳,但從 大谷里之觀點又以dram為佳。因而,最適於今後之行動電 子設備者,可說係各摘取SRAM及⑽龍之優點的半導體記憔 裝置。 口心 “如此之半導體纪憶裝,置,已有使用如同採用於dram : 圮憶單元,從外部觀察時規格大致與SRAM相同的所謂『表 似SRAM』之提議(例如,日本專利特開昭6 1 -549 5號公報 特開昭62- 1 880 9 6號公報,特開昭63 —2〇6 9 94號公報 平4-243087號公報,或特開平6 — 3 6 557號公報等)。
然而,該疑似SRAM因其記憶單元本身與DRAM相同,』 保持記憶於記憶單元之f料u經f進行更新。^ 此,例如上述的特開平4 —243〇87號公報或特 ea-2〇.^ I要ΐ進行= ;二應:該讀…: 丨心平兀之項出或冩入。因此,記憶^
立、發明說明(3) =讀4或寫人動作之時序有隨更新動作所需時間延遲之 =更新計時器,能於經過特斤之疑似SRAM,内部 始要求,讀出完後進行 2間之時間點,產生 r給予,則未記it:::以;信號究係以何 生。 p田τ可硓有以下問題發 才ί7疑似⑽A Μ以如同泛用S R A Μ夕《t曰 二賦能信號、寫入資料對 :::動時,因寫 :入位址確定,直至寫入賦能同步給予,即使 ;;號;寫入資料經確定前:寫=:作 間,‘確定時才能依序開始 7動作之閒置時 以上述更新後進行寫入之構造,有陰、。因此,相較於施 長之缺點。 有°己憶週期隨閒置時間變 為以如此之更新,解決通常的 題,本案申請人已於特 寫入存取慢之問 2001-357671^,, ^ 議,具有由必須更新之專記利:巧 存取位址非同步給予寫入要^成的S己憶單元陣列,對 置,其於進行對存=資料之半導體記憶裝 在給予上述寫入要求之纪上 =寫入後作更新動作,並 之。己匕週期後,能作利用該記憶週期 579522 五、發明說明(4) 中給予之上述存取位址及上述寫入資料之寫入的延遲寫入 (Late Write)之半導體記憶裝置。· 圖1係上述特願20〇1-1〇5837號所提議之半導體記憶裝 置例之方塊圖。第2圖係該半導體記憶裝置之延遲寫入動 作及更新動作之計時圖。 圖1及圖2中,位址Add係由半導體記憶裝置供給之存 ^立址。對應於記憶單元陣列107之排成行列,位址Add包 I行1址5列位址。位址緩衝器1 0 1處理該位址Add而輸 制# 器1 〇2在閂鎖控制信號1^為,,L,,位準期間(閂鎖控 μιγπμ 再度升為止之期間),由位址緩 r° 仏、',&之位址直接作為内部位址LC-ADD輸出。又, 供汰:二在閃鎖控制信號LC上升時接收位址緩衝器101所 ;=二Γ鎖控制信號LCVr位準期間予以保 持f將所保持之位址作.為内部位址LC_ADD輸出。 f^Tw?/WT控制電路114供給於暫存器電路103及112之控制 WLWl及LW2,均係用以控制上 制 =信號均於進行延遲寫入時設二
汉疋為L位準。暫存器電路1〇3内 —、J :於則之存取位址之暫存器(下稱位址暫】 此,控制信號LW1為丨丨L”位準時,、暫 子^因 ;^ ; -C-AOD , ;Γ:Α;4"1〇〇 γ r 面’當控制信號LW1為"η,,位準砗軏— 另一方 部位址LC-ADD而將保持於位址暫存不將内 L-ADD輸出。 曰孖σσ之位址作為内部位址
Hi 第16頁 五、發明說明(5) 下一 屈^存器電路103在控制信號LW1之下降邊緣時,為 存哭電iiQs^將内部位址LC—ADD接收於内部之暫存器。暫 智;广:將輪入之内部位址LC-ADD及保持於位址 所有Z…一逐一位兀作比較之比較器,該比較器在二者 路動作,準。該命中信號HITS,係用在旁 半導體記憶裝置觀察… 求之;:m己憶裝置所採用之延遲寫入,係在有寫入要 i二θ°月後的記憶週期中,實際進行記憶單元之寫 2寫入在有寫人要求之記憶週期,先將寫人位址 址電路1貝1 2之Λ接:於暫存器電路1 0 3之位址暫存器及位 ^ 貝料暫存器。然後,於有下一寫入要求輸入 1^7°' :週th期,基^於所接收之位址及資料寫入記憶單元陣列 右官。入I /至實際寫入記憶單元陣列107為止之期間,對 二要:卜位址有讀出要求時,該時間點資料尚未寫入 早兀陣列107,僅存在於暫存器電路ιΐ2。 P p ί i匕’由s己憶單元陣列1 〇7讀出|,寫入前之舊資料 p:輸出於半導體記憶裝置外部。因而此時,%過記憶單 =:V,輸出儲存於暫存器、電路112之資料。為檢測出 二夕a t叔二ί相對照内部位aLC_ADD及暫存器電路103 暫1器’對尚未寫入記憶單元陣列107之位址的 I 由外部輸入’藉上述暫存器電路103内之比較 裔仏測出來。ATD (Address TransUi〇n Detect〇r 579522 五、發明說明(6) ':- 檢測)電路1〇4,於晶片選擇信號/CS(符號意指負 =輯)為有效("L”位準㈠夺”檢測出内部位址^^汕是否已 受化。 並且内部位址LC-ADD之任一位元可見有變化時,atd 1 〇4由檢測出該變化之時間點起經過相當於位址偏離 :3之時間後,產生位址變化檢測信號ΑΤβ,正的單發脈 =a晶片選擇信號/CS係該半導體記憶裝置被存取時變成 曰f之選擇信號。ATD電路内部,位址之各位元起變化或 擇信號/CS變成有效時各產生脈衝,合成此等脈衝 址ΪΪΓ發脈衝。因此,位址Add有偏離時亦無虞多數位 、支測信號之產生。因而同時對多數記憶單元進行寫 ,或從多數記憶單元進行讀出,亦 料遭到破壞之狀況。 、成ZL'早兀之貝 ATD單又2離大广立址偏,離期間亦長,位址變化檢測信號 值、ώ子取日^間因係以位址Add確定之時間點為標準之 Ϊ仵=Add,位元中最後變化之位元起之存取時間獲 位址偏離時間後才開始存取亦無動作延 ί對:=九號ATD之單發脈衝上升之時間點起開 起開始更新。^此或寫入,然後從單發脈衝下降之時間點 脈寬,口俜1 一於^位址變化檢測信號ATD之單發脈衝的 脈寬係、设疋於完成讀出或寫入所需時間以上。 又,位址偏離期間之具# r 元及晶片選擇信號/cs之間H 又疋為與位址Add各位 之間存在的偏離之最大值一致,或
第18頁 579522 五、發明說明(7) 預估容限而号令 緣故產生,偏^略大於該偏離之最大值°偏離係因如上 統全體的特大值係基於採用半導體記憶裝置之系 有位址叶审預先試算而決定。更新控制電路105内建 1。5係利用此』更新計數器)及更新計時器。更新控制電路 /WE控制半導心:址變化檢測信細、寫入賦能信號 置内部自動產生,/…部之更新,以於半導體 的自更新之更新 址及更新時序,實現如同泛用咖 址R- = D址計Λ器依序產生用以更新DRAM記憶單元之更新位 之位元寶/审位址R—ADD具有等同於位址Add所含行位址 ΐ=ί;之經過時間計時,其若已超越特定更2 i丄即於半導體記憶裝置内部啟動自更新。因&,更新計 呀态,構成能於位址變化檢測信號ATD為有效時重設,’重 新计4夕工裔(Mux) 106隨位址變化檢測信號ATD及更新 抆制UREFB之位準’位址變化檢測信號ΑΤ])為·,『,位準, 且更新控制信號REFB為位準時,選擇内部位址^add 所含之行位址,將之輸出作為位址M —ADI)。
另一方面,位址變化檢測信號ATD為,,L"位準,或更新 控制信號REFB為"L”位準時,選擇更新位址卜八汕作為位 址M-ADD輸_出。記憶單.元陣列1〇7係如同泛用⑽龍的記憶單 凡陣列,行方向、列方向各有字元線、位元線(或位元線 對如同DRAM,1電晶體、丨電容器構成之記憶單元係位 於字元線與位元線之交點,配置成行列狀。列解碼器丨〇 8
第19頁 579522 五、發明說明(8) · 係於列賦能信號RE為π H’’位準時將位址μ-ADD解碼,啟動該 位址M-ADD所指定之字元線。列賦能信號RE為” L”位準時, 列解碼器1 0 3不啟動任何字元線。 行解碼器1 09係於行賦能信號/ce為,1 H"位準時將内部 位址L-ADD所含之列位址解碼,產生用以選擇該内部位^ L-ADD所指定之位元線的行選擇信號。行賦 "L"刚,行解碼器109不產生任何對應於位元線=選 擇信號。感測放大器/預充電電路〗丨〇係由感測放大器、行 交換器及預充電電路構成。行交換器係連接在行解碼哭 1 〇 9輸出之行選擇信號所指定之感測放大器及匯流排w 1^之 間。感測放大器係於感測放大器賦能信號SE為"H"位準 時,感測·放大位址Add之特定記憶單元所連接之位元線 2 ’輸出於匯流義B,.或.,將供給於匯流排漏之寫入 貧料經由位元線寫入記憶單元。 、 預充電電路係於預充電賦能信號PE為"H"位準 電位預充電至特定電位(例如電源電位的Μ)。命 ^進及暫存器電路112,連同上述暫存器電路 订遲寫入動作。其中,命中控制電路1丨丨係於位# 言號ATD上升時接收命中信號Hm,將之作為 中賦月b ^號肫送往暫存器電路丨以。^ 址Add之值未確定,命中 ^偏離期間内因位 門ti妓ι]々八七/ 電路1 11於位址A d d確定之時 間點接收命中信號H j Ts。暫存哭 τ 器電路=二! 見度相同的資料暫存器。並且暫存 ° &制信號LW2之邊緣為觸發器,通過1/〇緩衝 第20頁 五、發明說明(9) 器113將由外部供給於匯流排” 料暫存器。 工I馬八貝抖接收於資 入次i ί ΐ °兒有寫人之要求時,於該記憶週期办予之寫 入-貝料暫時接收於資料暫存器,在下一寫之 期,將該接收之寫入資料寫入 卩車 ,Ε' ^ 控制信號LW2為"Η"位準時,暫存2^陣〇列107。亦即, 4, ^ _ 丨千町货存斋電路11 2將此前耷入| 求之I1 示所給予之寫入資料從資斬 押 ”、、
上。另一方而以立丨於 貝科曰存益輸出於匯流排WRB 存器ί路=遺命 ===之之讀出動作時,暫 即,命中賦能信號HEV代表 :路112將匯流排WRB上之讀出資料直接輸出於V流曰= =二於此,當命中賦能信號HE係代 打,暫存器電路11 2將尚未寫入今愔留11位羊 料從暫存哭雷攸·Μ 9咖ί 早兀陣列1 〇7之寫入資 時,不蚀二s 、 之貝料暫存器送往匯流排WRB上。此 WRB上讀屮的勺咚抑一土預兄電電路11 0可於匯流排 衝⑴=1 兀陣列107之資料。1/0(輸入輪出)緩 π T π , 膻口已口裝置外部,控制信號rW(l盔 L:準時,使輸出緩衝器呈漂浮狀態,由半以CWO為 置外。卩將供給於匯流排丨/ 〇 。隐迹 衝,送往匯流排™上。也=貝::㈣ 準時讀出,控制信號Cw。為:r位;時二言。麵為"『,位 579522 五、發明說明(ίο) R/W(讀/寫)控制電路114基於晶片選擇信號/cs、寫 賦能信號/WE及輸出賦能信號/qe產生控制信號cw〇及控'制 信號LW1、LW2。該半導體記憶裝置内部有延遲寫入之進 行,從半導體記憶裝置外部觀.察之規格係,於寫入賦能 號/WE下降之邊緣資料寫入(接收)開始,於寫入賦能作声 /WE上升之邊緣資料確定,寫入(接收)結束。閂鎖控^電^ 路1 15,基於位址變化檢測信號ATD及感測放大器賦能信號 SE,產生決定位址Add之閃鎖時序的上述問鎖控制信號 LC。Μ鎖控制信號lc,從位址變化檢測信號ATD之上升邊 緣,至更新動作中(位址變化檢測信號ATD為"位準)可 生H,之位感準則放大器賦能信號^之下降邊緣為止之期間内為 ^ 1、,位址變化檢測信號ATD上升後即使位址Add有變 姓立卜鎖控制信號1^下,降為止,閂鎖器1 02即可持續保 持内口P位址L C - A D D之值。列护:制雷政】】β其 、'、 ^pFFA ΡΪ?ΐ?Ό 幻扛制電路116基於更新控制信 /Ϊε,著ηΛ’位址變化檢測信號ATD及寫入賦能信號 電赋处广賦能信麵、感測放大器賦能信號SE、預充 制信號cC產生行賦°行控制電路117基於行控 和告丨丨番玫1 1 fi、、七諕/CE。亦即,讀出或寫入時,列 ^哭,於% /1位/止變化檢測信號ATD單發脈衝之上升為觸 於列賦能信號Μ產生正單發脈衝。 以位:口更新控制信刪為” H"位準時, 侧產生更新動作所必要之正單發脈衝。列控制電 第22頁 579522 五、發明說明(ll) 路116並將供給於更新控制信號REFB之負單發脈衝反轉而 得之正單發脈衝輸出作為列賦能信號RE。又,列控制電路 lj 6延遲列賦能信號㈣,於感測放大器賦能信號SE產生正 單發脈衝,並且以產生於列賦能信號RE之單發脈衝的下降 作為觸發器,於預充電賦能信號PE產生正單發脈衝。此等 感測放大器賦能信號SE及預充電賦能信號PE不論在通常之 寫入·讀出,或更新時均可產生。 又,列 號CC。行控 產生之行賦 不於更新時 之輸出作為 度因係用以 設定於此等 從更新 以控制是否 之信號,同 址變化檢測 啟動更新。 變化檢測信 生單發脈衝 動作連續時 部記憶單元 控制電路11 6延遲列賦能信號!^輸出行控制信 制信號CC因不於更新時產生,由行 ^ 能信號/CE亦僅於通常之寫入·讀出^產"/^ 產生。行控制電路117更延遲控制信號“,將 行賦能信號/CE。列賦能信號⑽之單發脈 決定延遲寫入、讀出、更新之久、隹> α士日日 動作所必要之'充足:寬新之各進订時間,係 輸出之更新控制信號刪,係用
Lit rt裝置外部來之存取要求作更新 右為η位準,則由該存取要求產生之位 Γ:方面下降门,二列賦能信號R Ε產生單發脈衝 1二面生,單同以^ 。該半導亦不於列賦能信號RE產 導體圮扁置於伴隨讀出或寫入之争鉍 :隨此等各記憶週期連續進4; 並且 所有記憶單元經更新之時間點 暫時成不作更
第23頁 、發明說明(12) 限的狀態(吃恃後私測出記憶單元已接近可保持資料之極 續進行^新之1早,保持極限),#進入以連續記憶週期持 係,夢倬。使更新控制信號心以下降之主要因素 之更部來的存取要求之更新,雖已完成1週期 更新之啟動疋至更新之啟動時間未到,或,因自 進 主,、凡成為止不必伴隨由外部來的存取要求 制信麵FA之產生,有於更新控制電路 時器之°/出%/ 制信號REFA之閃鎖電路,藉更新計 路的< 二虮及位址變化檢測信號ATD,控制該閂鎖電 的扠疋•重設之方法等。 具體而t ’係以更新計時器產生必須作更新動作的記 持:限稍前之時序,基於其輸出信號於更新控制 内部產生閃,鎖電路之設定信號設定閃鎖電路,/ ^新控制1號REFA輸出” H”位準。產生設定信號之時序,、 11、r、週間之最大值為標準而決定。然後,列控制電路 、土於位址麦化檢測信號ATD,或,更新控制信號a 之更新控制信號REFB為觸發器,以字元線為 元之更新動作。於是,當所有記憶單元都:: 更j,作牯,於更新控制電路丨〇5内部產生閂鎖電路之重 e又k號重设閃鎖電路,於更新控、制信號㈣以輸出,,位 準。 閂鎖電路之重設,係於更新最後之字元線的更新週 期,與更新動作之結束時間一致而進行。或,於更新 完時使列控制電路i i 6能產生更新動作完成信㉟,於對最
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後之字元線的更新週期接收該更新動作完成信號時,更新 /電路1〇5重設閃鎖電路。另一方面,更新控制信號 糸用以自更新之信號。於更新控制信號REFB給予負的 =¾脈衝,即可往列賦能信號RE強制產生單發脈衝,啟動 Τ ίκ 新/空制信號肫㈣之產生可利用,於更新控制電路 °卩δ又產生延遲更新控制信號REFA之延遲電路及產生 負=單發脈衝之脈衝產生電路,從脈衝產 時序,以延遲電路延遲之更新控制信號丄 信號ATD控制f構造等。通常,更新控制信 ,,Η°"位乘〃 位準。该狀態下更新控制信號REFA上升成 特定Λ =更新控制信號REFA之上升以延遲電路延遲 „ I μ延遲之間無位址變化檢測信號ATD產生時, 的,控制信號_之上升啟動脈衝產生^夺於 更,斤抆制“唬REFB輸出負的單發脈衝。 、 予,:Ϊ : : ΐ產生位址變化檢測信號ATD之觸發的給 新之極限時間為止。又 匕早兀更 給予寫入要求時,因之前無 4置之上升起頁次 記憶單元僅作寫入位;::::有該寫入要求之 陣列1〇7之延遲寫入。… 接收,不作記憶單元 旗標,以該旗標呈+在。貫登現’於列控制電路116内部設 入賦能信號/WE是否亦斬曰曰日士 &擇W/CS有效之狀態下寫 記憶裝置之上升睥首Λ有A。列㈣1]電路116於半導體 守百先關閉(OFF)旗標,首次寫入要求時 579522 五、發明說明(14) 開啟(ON)旗標。 又’列控制電路Π 6在有寫入要求(寫入賦能信號 /WE = nL”位準,且晶片選擇信號/CS =,,L”位準)時,僅於旗 標開啟時於列賦能信號肫產生單發脈衝。藉此,使列控制 電路116及严控制電路117產生寫入所必要之控制信號cc, 感測放大器賦能信號SE,行賦能信號/CE,預充電 號PE。 ,。 圖1中,增益電源11 8係供給施加在記憶單元陣列丨〇 7 内之字π線的升壓電位於列解碼器丨〇8之電源,基板電壓 產生電路119,係產生記憶單元陣列1〇7之各記憶單元所; 成之位阱或施加於半導體基板之基板電壓的電路,參雷 壓產生電路1.20,係產生記憶單元陣列1〇7,感測放二器/ 預充電電路1 1 〇内之·感測放大器、預充電電路·等化兩 所使用之參考電壓的電路。於更新控制電路1G5,增】 源118,基板電壓產生電路119及參考電壓產生電路j = 給有電源切斷控制信號PD。 ’、 該電源切斷控制信號PD係用以從半導體記憶裝置 ΐίίί導=己憶裝置成電源切斷狀態(待用狀態)時之模 制UPD r久批击丨* a +電路構成依電源切斷控 = f::b各”本身之電源供給1示之半導體記” 下早純停止往半導體記憶裝置内 用狀態 即使在待用壯能丁炎作A 晃路各部的電源供給。 P使在待用狀恶下’為保持記憶單元之資料,更新動作所 579522 五、發明說明(15) 必要之持續供給電源於電路亦係必要。 因而於該半導體記憶裝置中設定 盡可能取得與SRAM之互換性,並 ::寺”:模式, 導體記憶裝置之模式。具體而古,設H不存在於既有半 用模式1係如同通常之DRAM ° ::待用模式,待 式中耗電最大。但是此時仍\^ ’在3種待用模 憶單進入待用狀態之當前保持記 击, 卜使丰導體記憶裝置從待用此能w 動狀態為止之時間,係3種待用模式中最短的“、進入啟 ,用模式2,係停止往更新控制電路邮俾 因對更新所必要之電路不供給電源',待用模 :呆持記憶單元之資料,故耗電可比待用模二下^法 =,該模式係為能從待用狀態下仍保持 、就是 元進行寫入之狀態。 成為對所有記憶單 待用模式3係停止往更新控制電路丨〇 5、拗兴 、基板電壓產生電路119及參考電壓產生電$ =之模式,因須開啟增益電壓、基板電i電;給 入啟動狀態之時間,係3種待用 、因此,待用狀態下耗電可係、最小。待用极 敢長 要的底下’對上述4種以外之電路,必 其次,參照圖1至圖2說明上述先行技術之 切作。如上 579522 五、發明說明(16) 述,半導體記憶裝置開啟後之首一 第二次以後之寫入的例外。圖2係^罵入,其動作係不同於 為前提,呈示第二次以後之_ ’么至v已作第一次寫入 週期中,對位址” X,,有資料"Qx,,之 亦即,之前的記憶 記憶週期,將位址"r接收於暫存器藉此,於該 器,並且,將資料"Qx"接收於軿3内之位址暫存 存器。 、曰存器電路112内之資料暫 圖2呈示持續進行對位址"An" 之讀出時之動作時序。而,更新 ”d 攸位址π An+ 1 ·· ^ fi η 1 in ^ R — ADD之值於寫入前 成馬ΚΙ - 1 。又,值址” A η - 1 "在& +, ^ β位址Αη 1係别―記憶週期中給予之位 址”。假疋该則一 δ己憶週期中有寫入要求時,位址"Αηΐι = 址"A Xπ ,不然前一堉出要炎鱼射7 ^ 月〗續出要求與對位址"An”之寫入要求之 間,至少會有1讀出要求。 士首先為寫入之記憶週,期中時刻達tl日寺,位址他從 ”此,之值An-1”開始變成” An”。此時,問鎖控制信號^為 位準,且控制信號LW1亦為”L”位準。因此,位址Add經 位址緩衝器101處置,通過閂鎖器102成為内部位址 LC-ADD,而且内部位址lc-ADD通過暫存器電路1〇3成為内 部位址L-ADD。於是,ATD電路1〇4即能從内部位aLC —ADD 之變化檢測出位址Add已開始變化。而,因此時起進入位 址偏離期間(相當於TSKEW),如同泛用SRAM此時位址^^之 值未必確定。 因此,時刻11時不將位址A d d接收於閂鎖器1 〇 2,之 後經過時間TSKEW位址Add之值確定為” Αηπ之時間點,即能
第28頁 579522 五、發明說明(17) 保持位址Add於閂鎖器1 〇2。又,位址偏 命 ^能^虎/WE在例如時刻t2輸入負的 Y控制^ ^ ’並使控制信號LW1及LW2均為"H"位準。結果 m’即能送出匯流排1/0上之寫入資料至匯流細二 出伴寫入#料的值未必確定。暫存器電路103,輪 存器之位址"AX’,作為内部位址L-ADD,暫 ^上電路H2輸出保持於資料暫存器之請⑻於匯流排 t3時^位達時位址Add之值確定為"ΑηΠ。又,因時刻 ‘ 7立址Add( =内部位址LC_ADD)開始變化之 ,,^ τ 測“唬ATD產生正的單發脈衝。收受位址轡 = ;=ATD之上升,更新控制電糊於寫二 其值為"R1"故使更新位址R_ADD之值僅增加"厂,更新 始延遲窝入叙ί後’隨位址變化檢測信號ATD之上升,開 號ATD之上升動作:取亦二^ ^ 、上开’選取内部位址L-ADD。 器所二暫存器電路103,輸出内部位址L~A汕位址暫存 1〇8作為位址ΑΧ,’ ,多工器10、6將該值輸出於列解碼器 升,列、> & M —ADD。又,以同位址變化檢測信號ATD之上 :此二 次,對施馬 動對應於位址,,Ax"之字元線。其 、μ於列賦能信號RE之單發脈衝,列控制電路116於
第29頁 579522 五、發明說明(18) ---—- 感測放大器賦能信號SE產生正的單發脈衝以外,於巧制作 號cc產生正的單發脈衝,將之輸出於行控制電路η/。藉0 此,行控制電路117於行賦能信號/CE產生正的單發脈衝曰。 如此,當行賦能信號/CE為"IT位準時,行解碼器1〇9 解碼含於内部位址L-ADD(=位址”Ax”)之列位址,於對應續 =位址之行選擇信號產生正的單發脈衝。結果,感測放大 器/預充電電路1 1 〇内之感測放大器中,選擇對應於上述列 位址之感測放大器,與匯流排WRB連接。以上結果,從時 刻t4起通過感測放大器/預充電電路11()内之感測放大 器,開始往對應於位址” Ax”之記憶單元寫入資料"Qx”。之 後,達時刻t5時,即能供給資料” Qn”給對應於位址”Αη” 之記憶單元,該資料經匯流排I /〇通過丨/〇緩衝器丨丨3,送 往匯流排WRBX上。· ' 此時因匯流排WRBX不,連接於匯流排WRB,此時之資料 "Qn"與記憶單元陣列1 〇7之寫入無關。此後,列控制電路 11 6為終止寫入動作,使列賦能信號心之單發脈衝下降。 其接收後列解碼器1 08不啟動對應於位址” Αχ”之寫入字元 線。其次’列控制電路11 6使感測放大器賦能信號SE下 降,感測放大器/預充電電路丨丨〇内通過感測放大器之寫入 動作結束。其次,列控制電路11、β使控制信號cc下降,收 受該下降’行控制電路117使行賦能信號/CE下降。結果, 行解碼器1 09使行選擇信號失效,所選擇之感測放大器/預 充電電路11 0内之感測放大器與匯流排WRB之間切離。 其次,列控制電路1丨6將預充電賦能信號PE上升,藉
第30頁 579522 、發明說明(19) 此、感測放大器/預充電電路Π 0内之預充電電路準備下一 存取而作位元線之預充電。然後,列控制電路丨丨6因已經 過預充電動作所需時間,使預充電賦能信號PE下降,感測 放大器/預充電電路110内之預充電電路的位元線之預充電 動作結束。其次,達時刻t6而位址變化檢測信號ATD下 降日寸’更新動作開始。亦即,多工器1 〇 6於位址變化檢測 #號ATD成為"L’1位準時,選擇更新位址卜ADD,輸出位址 M-ADD丨,R1” 。 收受位址變化檢測信號ATD之下降 又 •,「 π徑制電路 Π6於列賦能信號RE產生正的單發脈衝。藉此列解碼器1〇8 對應於位址M-ADD之值"R1”啟動字元線。結果,於圮憶單 元陣列1 0 7之連接在更新字元線的記憶單元所保持之資料 即能以位元線上之電位顯現。然後’列控制電路ιΐ6於感 測=大器賦能信號SE產生正#單發脈衝時,⑤測放大器/ 預^電電路110内之感測放大器啟動,連接於更新字元緣 之各=單元開始更新。而更新動作本身係如同刪。 如此進行更新當中,例如時刻t7 號/WE上升,則R/W护制雷门士 田馬入贼月 下降。二二: 同時將控制信咖、LW2 接收内部位址LC_ADD之值:於時刻 存器電路11 2收受控制信號LW2之下 θ子:。:’暫 匯流排ΜΒΧ上之” Qn"於位址暫:接j時刻 接收 位址、"及資料、”即能用=暫存器之 期之延遲寫入動作。然冑,達時刻t9”時用;:的5己憶週 ^ τ y時用以寫入之記憶 579522 五、發明說明(20) 週期已元’進入用以讀出之記憶週期。 此時係隨延遲寫入之更新動作的持續進 。… 更新開始(時刻t6)起若已經過更新所需 心^ 路116為結束更新動作將列賦能信號降。曰與:空,, 碼器108使更新字元線不活動化。其次,=f此,列解 :測放大n賦能信號SETm =電路⑴使 充電電路no内之感測放大器不活動化 ^放大盗/預 電路115接受感測放大器賦 之 二 更新過程中記憶單元之資:降^ 體圮fe裝置外部,故即使於 铷π牛等 亦不於行賦能信號/CE產生單 σ ^ 生單發脈衝, 仍使行料信號處於不活^二*。因此,行解碼器· 電。然後,至此所說明之衝,作位元線之預充 期隨後之讀出週期開遲須於時刻tio (寫入週 本例Μ址福n X經過時~mKEW時)為止進行。 單發脈衝,以於位址偏離產生位址變化檢測信號ATD之 動作之開始.,故更新動作„二、·Ό束為止控制無寫入或讀出 離期間結束亦無問題。而 L至_人一 δ己丨思週期之位址偏 内使用於寫入·讀出位Η對應於該控制,位址偏離期間 憶週期之值。 之内部位址L-ADD係保持前一記 圖2中,時刻11至十〇广〜 1記憶週期,週期時間以"貫際之動作為1:3至tlO)為 丁 c y c"表示。又,時刻17至 第32頁 579522 五、發明說明(21) 期間相當於上述恢復時間TWR。但圖2之動 充ί動作已於更新動作前結束,恢復時議 J保已無必|。例如,寫入賦能信號/WE可於時刻Μ 上升,此時恢復時間TfR即為零。· 其次在讀出之記憶週期内首先於時刻t9開始將位址 X,有讀出要求時位址偏離期間内寫入賦能 仏唬/WE不下降,而係輸出賦能信號/〇£有效化。因此, 電路114準備從記憶單元讀出使控制信號cw〇為,,h,· 位準以外,控制信號LW1、^2均維持於,,L,,位準。 =緩衝器113即可將匯流漏BX上之資料送往匯流^ 此恰尚在位址偏離期間内,命中控制信號貼亦仍如 一記憶週期,於匯流排WRBX上有匯流排WRB上之資料的誃 出,或資料暫存器之保持資料的讀出尚未確定。位址偏貝 期間,束而達時刻tl0時,位址Add及内部位址lc-a汕之 值確定為” Αη + Γ。此時,因控制信號LW1為,,LH位準, 位址LC-ADD之值直接作為内部位aL-ADD輸出。又,° 部位址LC-ADD之值” An + 1 ”與保持、於位址暫存器之位址" 不一致,暫存器電路1〇3輸出命中信號HITS"L"位準。於昉 刻til ’ATD電路1〇4於位址變化檢測信號ATD產生正的才 發脈衝,藉此開始讀出動作。 然後,更新控制電路1〇5將更新位址卜ADD之值從π n· 第33頁 579522 五、發明說明(22) ^新為"imr。又’命中控制電路ln於同時 :中信號HHS,輸出命中控制信號HE"L,,位準。1 ,接收 ?器電路U2即連接匯流排WRB及匯流㈣ 错匕暫 盗/預充電電路U0内感測放大器之感測結果大 緩衝器113及匯流排1/0輸出於半導體記憶裝置 選擇内部位址L-ADD,以位址"An + 1,,輪:M_二 :^巧::夺列控制電路⑴於列賦能信號1^ 產士正的早叙脈衝,列解碼器1〇8啟動對應於位址"AM厂 之字元線。 為結::連接於讀出字元線之記憶單元所保持的資料作 為1兀線之電位頊出。其次,列控制電路11 β於感測放 ^器,能信號SE,控制信號⑶各產生正的單發脈衝*。於 是,行控制電路11 7’於行賦能信號/CE產生正的單發脈衝, 行解碼器1 0 9啟動對應於位址” An+丨,,中之列位址的行選擇 #號,將對應於該行選擇信號之感測放大器與匯流排wrb 連接。该感測放大器感測連接於讀出字元線之各呓憶單元 的資料,放大為之位準。結果,達時刻°tl3 時,記憶於位址”An+1 "之資料"Qn+i"即出現於匯流排WRB 上,通過暫存器電路112、匯流排WRBX、1/〇緩衝器113從 匯流排I / 0於外部讀出。 、, σ然後,為結束讀出動作,列控制電路1 1 6使列賦能信 號RE下降。於疋,如同寫入時,使對應於位址,,+ 1,,之讀 出字兀線鈍化,感測放大器賦能信號SE為” L,,位準,感測 放大器/預充電電路11 〇内之感測放大器結束感測動作。 i \m 第34頁 579522 五、發明說明(23) =,行控制電路117使行職能信 將 放大器與匯流排WRB之間切離。n別4位羊將感測 夯雪醏妒尸嘹立丄- 離其认’列控制電路11 6於預 方面,ϋ°ΐ2 Λ早發脈衝,作位元線之預充電。另一 於讀出之更新動二址變化檢測信號ATD下降’開始附隨 此時,時刻11 2至t〗向祕从& a · 之更新,不t15内所作動作如同附隨於寫入 R-ADD。於是當更新動作中達 作為更,位址 週期,纟M t ϋ Λ JK 、 卞,結束讀出記憶 址偏離期間完時結束。而時亥"9至;;= yc 圖2中,躓出位址並非丨,An+ 1丨丨而在” λ丨丨士 址” An"之寫入資料、"尚未反於 係An k,對位 此,作如下之略過動作。 己隐早7^車列1。7。因 此=達圖2之時刻tl〇日夺,位址_之值確定為 存器電路Γ〇3部內位有該值”An”之輸出。此時,暫 103即可輸出"位^斤八子由二因保持有'’An'_,暫存器電路 p j W出Η位準之命中信號HITS 〇妙
時位址變化檢測信號ATD上升,則命中於、釗 了 J 中信號HHS,輸出τ位準之命二電路1二接收命 因有钱Ψ η ?制k遽he。於是此時
二有η貝出動作,R/评控制電路114輸出"L "位 J L W 2。因此,斬在哭雷改n 9 gp π认t 才工制L 5虎 資料輸出保持於資料暫存器之 貝科Qn於匯流排WRBX上。 然後’以讀出位址係"Αη + Γ時為帛,從記憶單元陣列 第35頁 579522 五、發明說明(24) 1 07讀出記憶於位址” An”之資料,時刻達tl 3時,节次 即可於匯流#WRBX上讀出。但是因該資料在寫入前^ =料 料,無法用作讀出資料,予以丟棄。取而代之,轸出1資 流排WRBX上之資料”卩!!"通過1/0緩衝器113、匯流=;匯 出於半導體記憶裝置外部。而,進行略過動作時盔 =單元陣列1 07讀出之必要,可不啟動讀出動作以減、、少<耗把 曰此,,亦供給命中控制信號HE於列控制電路u β。 是,有讀出要求而位址變化檢測信號ATD上升之 ' 中控制信號HE若為” H”位準時,列控制電路丨丨6及行序,〒 行賦能;㈡賦能信號se、控制信l 上,該半導體記情梦Λ 預充電賦能信號⑻。如 / W Ε於位址偏離期間、内下降使伴於隨寫入要—求之寫人賦能信號 存取究係寫入或讀出。 、 萑疋之時間點已確定 偏離取I入位址及寫入資料均已於位址 開始寫入動:ϊϋ子:求確定係寫入或讀出之時即可 確保。因此,寫入赤#山又,恢復時間TWR亦無需先予 之長度(時刻t3至二出::時間可為最短,1記憶週期 短。又,從寫入㈣出時t10 i t15)可為最 或讀出時,存取起已實施更新1比更新後寫入 如此,.口;更新:需時間。 °隐早7G之寫入的方法,於有寫 579522 ——- -—_ 五、發明說明(25) 入要f時,不必等到確定對古亥 於之前的寫八要求往 冩入要求之寫入資料,對應 動作與次一寫入資料的^ :=之寫入動作及其隨後之更新 料的何時確定而左右寫入時:以因此,不隨寫入資 為一定值,可從作京、# 寫入蚪間及讀出時間可同 限以作更新動作。”、、 '"巧出起於特定記憶週期内保有容 上述先行技術中,因係藉寫 週期長度可為最短,用以讀出之用以寫入之記憶 度,故即使在寫入週期之持續狀巧週=為同-長 作更新動作,各寫 可於各寫入週期内 104檢測出從位址閂電、 於之更新動作,ATD電路 時間後產生之觸發二位址變化,藉經特^ 時會發生更新動作心啟動之狀況長時間繼續作記憶存取 時間則於半導體記憶裝置内部啟動更广::右超過特定 :係構成為可在位址變化檢測信號 :重更新:十時 再計時。 另欢日守重设,開始 亦即上述先行技術中,因作、附隨於 新’連續記憶存取時,,作原來必要以上=週期之更 有無謂耗電之虞。又,記憶更新動作單;5更:動作’ 憶週期之更新單元,及更新計時器所附1^於各記 單元,用以更新之構造重複,加重=成的更新裝置的二 第37頁 及、發明說明(26) 三、【發明内容】 鑑於上述間題,本發明 時器所輸出之週期性更新 ,係在提供,僅依更新計 動作,並高效避免記憶存取要长:行士述記憶單元之更新 且對於上述記憶更新要求之s£憶更新要求之衝突, 實實行之半導體記憶裝 =f作,可於記憶週期内切 根據本發明,具有新控制方法。 單元陣列,對存取位址不同认己:單元所構成的記憶 半導體記憶裝置,包含:^、、,δ予頃出要求或寫入要求之 新要求信j 為’其週期性輸出對上述記憶單元陣列之更 延遲寫入電路,置對靡μ 之記憶週期以前的記憶週;中對該寫入要求 址及寫人資料作延遲寫Ί及、°寫人要求的存取位 求信由上述更新計時器來的更新要 新要求信列之更新,並且當上述更 述更新之實行延遲之衝突時,將上 憶單元之讀出動作$ Μ#之項出要求或寫入要求的記 亦遲寫入動作結束為止。 對記憶單元單元、存取動作獨立’同步實行 予防止。X,作’不必要的更新所致之耗電可 動作延遲至該衝:::己憶存取動作衝突時,因將更新 必在意更新動:大憶存取動作結束’記憶存取當中不 動作。又再,記憶存取有寫入要求時,因以延 579522 發明說明(27) :^ :進打寫入動作,即使在該衝突
求或寫入要灰拉,γ ύ ^存取有讀出I Β. „ ν 衣%可使隨之而來的更新要求之征、!=出要 日守間以下’使對該衝突 =求之延遲在特定 憶週期内保有容限而實行。 、斫動作,可於該記 ^ ^本發明中之更新計時器係,產生1更% t t 能,啟動時計時週期:以: 切作之待用時計時週期長。 疋订更新 時,元線之電位變動(干擾)產生,記憶η每次存取 =:疋’ I己憶保持時間有變短之傾向。:而,使】:位 憶的安定化。 丨』為取圮憶早元之記 四、【實施方式】 方塊J3。係本發明第一實施形.態的半導體記憶裝置之構造 该圖中,位址ADD係由丰導體記憶裝置外部供給之存 取位址。記憶單元陣列2 7传挑別—方丨虹 ° 子 _包含行(Row)衍mt 對應於此位址 γ你()(稱位址)及列(C〇lumn)位址(下稱 )。位址緩衝器11、12緩衝而輸出χ位址、γ位址。延 2入暫存器13、14兼具延遲寫入用之暫存器及扪圖之 ^鎖盗102。該延遲寫入暫存器Γ3、14内建用以保持各等 /。位址、Υ位址之位元寬度的存取位址之暫存器(位址暫 #器)。 從Υ位址用延遲寫入暫存器1 4輸出之位址,作為記憶 存取用位址Y-ADD輸入於γ預解碼器36,經多數方塊解碼後
579522 五、發明說明(28) 輸入於Y解碼器25。從X位址用延遲寫入暫存器13輸出之内 部位址EX-ADD則輸出於多工器(下稱Μυχ) 2〇。Μυχ 2〇進行 從X位址用延遲寫入暫存器i輸出之内部位址以―add與從更 新位址計數器21輸出之更新用位址RF_ADD之交換。經 2〇交換之X位址χ —ADD輸入於χ解碼器35,於多數方塊解 後輸入於X解碼器28。 亦可構成為χ位址χ-ΑΙ)Ι)&^α址直接輪入於χ解碼器 及Υ解碼益25,以省略χ預解碼器35及¥預解碼器“。 實施!態中’以延遲寫入作記憶單元寫入之點,讀 中時讀出儲存於資料暫存器之資料之點,亦 係如同上述先行技術進行延遲寫入動作。本實施形能 ^遲寫入動作主要係藉延遲寫入暫存器13、i4,r/^ 電路15,資料I/O控制電路17 1工制 暫存器/D〇Ut緩衝器24^ 位址命中控制電㈣及… 控制電路15輸入寫入賦能信號/ , 脈衝產生電路1 6而來之閂销批制e p 汉田更新检制 器輸出用以控制:以延遲寫入暫存 對資料I/O控制電路! 7輸出指示 广 、LCRE ’並且 號。資料I/O护制雷敗〗7收从 、τ+的寫入或項出之信 料的寫入:出之= 資料寫入用内時鐘WEIN/輪出。寻貝枓接收用内時鐘DCK及 更新要求觸:脈Π 16 :入由更新計時器1 8而來之 入賦™及由延遲寫?暫Μ 第40頁 579522 五、發明說明(29) 化檢測信號ATD,產生⑽控制信舰、列賦能 REN、列賦能更新信號RERF、 户 術㈣電路! 5及延遲寫入Ϊ =結^號’各輸出 00 a 孑存為13、14,MUX控制雷路 ,=賦能/予員充電賦能控制電 23,更新位址計數器21。 t市J电路; 更新位址計數器2 1以由更新控制脈衝產 之更新位址結算信號,結算更新位址,_生】=广 2I, TffJt^22 # ^ ^ ^ ^ a ^ ^ ^ ^ 列赋二‘ :Γ :產生電路16輸出之列賦能正常信號REN及 e It i 1 RF,作由MUX 20輸出之位址内部位址 add:更新位址RF_ADD間之交換,對Μυχ 20輸出特定脈 T^E 位址轉送控制信號TN及更新位址轉送控制信號 該正常位址轉送控制信號TN及更新位址轉送控制作 TRE,亦輸出於X預解碼器35 dSE/pe控制電路23,以由。儿 ,控制脈衝產生電路i 6輸入之列賦能正常信號REN及 ^更新h號RERF,控制DRAM内之感測放大器/預充電電路 、待用控制電路29,係隨上述先行技術中所說明之待用 模式,控制增益電壓產生電路31、,基板電壓產生電路32, 感測f大器用降壓電壓產生電路33,1/2 vdd電壓產生電 路3 4等之内部電壓產生電路3〇的動作電壓之電路,其構造 因與發明無直接關係,詳細說明予以省略。 第4圖係更新控制脈衝產生電路丨6的構造例之方塊 第41頁 五、發明說明(30) 圖。第4圖中,單發脈衝產生 /ce經輸入之狀態下,由延遲寫存=晶1賦能信號 變化信號ATD並輸出單發脈衝QS 、14輸入位址 _之上升,使其輪出為”『 :1:電:163藉該單發脈 寫賦能信號/WE經輸入("L"仿進〉 ,碩賦能信號/OE, 其下降輸出π Ηπ位準。 /守閂鎖電路1 6 4、1 6 5以 严-1鎖電路163、164、165之鈐φ及认 ^ ^ nor ,Π67 , ^ - ^ ° =之全/出:Γ準時為"H"位準,若閃鎖電路163、164之 L" ί ϊ = : Γ H"位準則為T位準。該_閘1 6 7之 ^ ^ fJ '、為更新禁止信號輸入於AND閘168,並且 路16ΓΛ憶存取用脈衝產,生電路171,亦輸入有將閃鎖電 二63輸出之Η”位準信號延遲特定時間的延遲電路166: :升至存Λ?衝產生電路171 ’於反向器169之輸出 、準時使閃鎖控制信號LC上升至,1 Η"位準,於特 正I彳1 1延遲電路1 66之輸出上升至” Η,'位準時,使列賦能 取T;iREN上,至Τ料’開始記憶存取。若於記憶存 :=反向益1 6 9輸入之當時、,記憶單元的更新動作正 、行中’則因無法隨即開始讀/寫,故預先設定延遲電 1 6 6之延遲時間使讀/寫之開始以更新動作時間延後。 更新要求產生電路162於收受更新計時器18之更新要 ,觸么時為Η位準,其輸出作為更新要求信號經由錢d閘 五、發明說明(31) 1 6 8輪出至更新用脈衝產生電路丨7 〇。因此,若 I?進行中則NOR閘167之輸出為” H,,位準,故若由更;% 1 8輸入更新要求觸發,則更新要求信號輸入於更新用 WT產生電路170,由更新用脈衝產生電路17〇輸 更新信號贿及更新位址結算信號,直接進行更新= # τ另一方面,記憶存取動作進行中,因NOR閘1 67之h φ 但是,後,在經過預先設定的記憶存取?作作: :I點,由s己憶存取用脈衝產生電路丨71 制信號LC由"HM立準下降為"L"位準。 門在控 下降為"L丨丨位準的俨硖“A 制仏諕LC之 m、i 6 5及更m,Λ為重設信號輸入閃鎖電路m、 更新要求產生電路162。藉該重 電路=、m、165.經重設,其輸出成為閃鎖 、、、。果,nor閘167之輸出 除,AO閉m開啟,更新要求產生電路解 f輸入於更新用脈衝產生電路170,該時間點起門,求信 ,作。因&,更新要求與記憶存取動作衝突“匕更新 :取動作期間之問鎖控制信號LC由”r位準下降至規广記憶 要求,於其後開始以 位準下V至= 紐得多’對記憶更新不且影塑。χ、$ 5己憶更新週期 162藉由在稍遲於問鎖控制信曰 更新要=生電路 點,將更新要求信號由"Η"位準交換二以 579522 五、發明說明(32) 出於更新計時器1 8之更新要求觸發 圖5、圖6係本發明之半導體記憶裝置 與更新動作的關係之計時圖。圖5係更 w 續出動作 作衝突時,圖6係更新要求與讀出動鈕=不與讀出動 下的圖3至圖6說明本發明之動作。^己憶^大之情況。以 :選擇’圖5、圖6中則省略記憶讀出時之:元=線 位址Α少之記憶單元的資料有外來讀出要 址A二内’X位址輸入於延遲寫入暫存器13,”立‘:二 延遲寫入暫存器14。輸入於延遲寫入暫存^ ^入於 信化作為ATD信號輸入於更新控制脈衝產生電二址 之早lx脈衝產生電路161,由單發脈衝產生電路丨61 =0S。藉該單發脈衝⑽問鎖電路163成"H"位準二: [思存取用脈衝產生雷路彳7 1於ψ +日日t σ己 冤路17,1輸出之閂鎖控制信號LC上升至 Η位準,而^鎖位址“於延遲寫入暫存器i3、14内。 沪雷S’fiR由早發脈衝產生電路161輸出之單發脈衝0S以延 遲:刚間之信號輸入於記憶存取用脈衝產 =,則列賦能正常信號REN由記憶存取用脈衝產 “ ,輸出至則1控制電路22及SE/PE控制電路23。於 批生H電路2 2輸入列賦能正常信號REN,則正常位址轉送 I〜ΤΝ *Μϋχ控制·電路22輸出至ΜϋΧ 20。結果從MUX 解碼㈣’以從延遲寫入暫存器13來之内部位 址EX:ADD作為字元線位址輸出於X解碼器28。 解碼益28解碼輪入之位址X_ADD,啟動該字元線。 第44頁 ^ /9522
閃鎖於延遲寫入暫存器14之¥位址仍為y-add,經由v ;解:器36輸出至Y解碼器25,選擇資料之讀出位元線由。Y 面’列職能正常信號REN亦輸入於SE/PE控制電路 使連接於選擇之位元線的感測放大器/預充電電路 ,,讀出記憶單元陣列27内之位址“所表的位於字元= 位兀線之交點的記憶單元所記憶之資料Q 匯流排WRB、Din暫存器/D〇ut緩衝器24輸出。 寫靖 兄憶讀出動作結束時閂鎖控制信號LC下降至,,L"位 《,經該下降,閂鎖電路163至165重設,N〇R閘167之 Ϊ為"r位準。於是,T-記憶存取開始前若由更新計時出 ,18輸出更新要求觸發,則更新要求信號產生電路丨6 2 雨出為’ H”位準’更新要求信號透過AND閘168輸入於更新 用脈衝產生電路1 70。結果由更新用脈衝產生電路17〇輪 列賦能信號RERF及更新位址結算信號,各輸入於Μυχ控 電路22及SE/PE控制電路23與更新位址計數器21。 更新位址計數器2 1,在有更新位址結算信號輸入時, 應予更新之X位址輸出例如i結算值(An)。有列賦能信號 RERF輸入於MUX控制電路22時,Μυχ控制電路22對〇1 2〇輸 出更新位址轉送控制信號TRE。輸入更新位址轉送控制信 號TRE於MUX 20時,MUX 20由更新位址計數器21選擇更新 ,址RF-ADD,以其計數值(An)作為更新位址經由X預解碼 器35輸出至X解碼器28。X解碼器28啟動以該更新位址(An) 指定之字元線。 更新動作時,因γ位址未指定,35:斤£控制電路23於輸
第45頁 579522 五、發明說明(34) 入列賦能更新信號RERF時,輸出用以使所有感測放大器/ 預充電電路26作動之信號。因此,對連接於腳χ 2〇輸出之 X位址(An)所指定之字元線的所有記憶單元之更新(再寫 動作,藉連接於各位元線之感測放大器/預充電電路進 π而,如圖5所示,進行更新動作當中有下一記憶存取 ’因實際進行記憶存取之列賦能正常信號REN,係 此以延遲電路166預作延遲而上升,可不意識到新 動作而進行記憶存取動作。 斤 東觸ί次审f出動作進行中’由更新計時器18輸出更新要 求觸毛,更新要求信號上升至"H”位 取用脈衝產生雷改171趴山> „ Μ 〇 ;田。己隱存 ^ ^or ,1167 ^ I ΐ m ^ f'J ^ ^ ^
閘1 68阻止,由m r 故更新要求信號因被AND 及更新位址生電路170無列賦能信號咖 ΪΓ65^"ν τ ^ ^ 上升至ΠΗ"位疽^电路1^至165重設,耐閘167 168輸入於更ΐ用更新要求信號透過and閘 產生電路;:Ι = ί ;;17°。因此,於更新用脈衝 ί L輪列賦能信號RERF及更、新位址社m新求 更新動作與圖5之動作.同。 止、、,。异仏號。其後之 =圖5、圖6之計時圖僅呈現讀出動作 Ϊ入ί動作與更新動作之關係亦同。惟C之關 寫入,寫人時寫人賦能信號/WE於下 寫=係作延遲 L位準時,由記 第46頁 579522 五、發明說明(35) 仔遲寫入暫存裔13、14之上次窝入要求時所接收之 址,寫入儲存於Din暫存器/Dout緩衝器24的上 時所接收之資料。 J上-人冩入要未 哭用寫人賦能信號/WE上升至”H,,位準時藉_暫存 1 /Λ次之寫入資料接收於D1 n暫存器緩 2 24之_貝料暫存器。又記憶讀出時,此次之_ 士=,以前之寫入要求尚未寫入之資料的寫入位址 缓‘二,4: 略過動作’讀出儲存於…暫存器細 、Ϊ::24之貧料予以輸出’拋棄由記憶單元陣列27讀出之 圖7係用於本實施形態之延遲寫暫存 方塊圖。延遲寫入暫存器=於二造各 具有X位址、γ位址之位元寬度。 傅每谷 圖7中,位址閂鎖器(下稱ADD-閂鎖^审虹4 鎖控制信號LC下降起至下次上升位準期間(閃 U、12所供认士 升為之間)以位址緩衝器 U W 之位址直接作為内部位址輸出,位址緩衝器 鎖控针位址在以⑽控制信號以之上升接收之問 址作為内部位址輪出間予以保持,並以所保持之位 鎖器=ΓΛ位址問鎖器(下稱w—問鎖器)132係將由add-問 鎖控制信;二内之部上位升址接 升接收而保持,p閂鎖器1 3 3將保持 第47頁 579522 五、發明說明(36) 於W-閃鎖器132之内部位址,藉上述LCWE之下降予以接收 而保持。讀出用位址閂鎖器(下稱R-閂鎖器)134,將由 ADD-閂鎖器131輸出之内部位址,以由R/w控制電路15來的 頃出閃鎖控制信號LCRE之上升接收而保持。、 轉移開關135 ’於由R/W控制電路15來之寫入問鎖控 信號LCWE為”H,’位準期間導通,輸出保持於w〜問鎖器丨^之 内部位址。轉移開關1 36,於由R/W控制電路1 5來之^讀出問 鎖控制信號LCRE為” H”位準期間導通,輸出保持於AD7—閂一 鎖器131之内部位址。互斥或電路137比較保持於w—閂鎖器 132之内部位址與保持於ADD_閂鎖器13ι之内部位址,二者 一致時成為” Ln位準,透過反向器1 39輸出"η”位準之位址 命中信號ADDHIT。 問鎖電路138保持透過轉移開關135或丨36輸出之寫入 位=或讀出位址。所保持.之位址透過x預解碼器35或¥預解 碼益3 6,作為記憶存取位址輸出於X解碼器2 8或γ解碼器 25。又’ADD-閃鎖器131之輸出信號,作為位^變化‘信°號 ADDATD輸出於更新控制脈衝產生電路丨6内之單發脈生 電路161。 w生土 圖8係用以說明圖7之延遲寫入暫存器之計時圖。以下 參照圖7、圖8說明本實施形態之、延遲寫入暫存器的動作。 3 Ξ 8主之5十時圖係s示.寫入要求至少M續2次然後讀出要求 繼績時之例。 、外來有位址A1之記憶單元的資料寫入要求時,以輸入 於延遲寫入暫存器的位址信號之變化1作為addatd信號透 579522 五、發明說明(37) ΓΓ生—3=ί4出至更新控制脈衝產生電路16之單發脈 問鎖控制作二:手,由5新控制脈衝產生電路16輸出 ^ " Τ 。ADD—閃鎖器1 3 1藉該問鎖控制信號LC問 當W—閃鎖器132,與閃鎖控制信號LC同步以 ί 之/升接收位址A1予以㈣,Μ
之下降接收保持、。㈣為132之寫人位址A1,藉上述LCWE 持於。’ ΐ^ΕνΗ"位準時開啟⑽,將保 、 33之寫入位址Α1轉送於閂鎖電路138。因 址A’l不2鎖器132於接收寫入位址八1之時間點,該寫入位 = ; = 路138。其次,外來有位址A2之記憶 時’同樣由更新控制脈衝產生電路16輸
⑽^號LC ’ 閃鎖器131藉該問鎖控制信號LC 閂鎖寫入位址A 2。 制器1 32以與問鎖控制信號LC同步之寫入閃鎖控 ^ ^ ,之上升,接收寫入位址A2予以保持,此時,藉 鎖控制信號^㈣轉移開關135開啟,將保持於W — 乂态 之寫入位址A1,轉送於閂鎖電路138。因此,寫 二:址:2的閂鎖之時間點,此前輸入而保持於W-閂鎖器 9S 二入,址A1,即作為記憶存取用位址輸入於X解碼器 將伴拉^ 25Λ以延遲寫人進行寫人。又,[閃鎖器133 _ ^ . 閃鎖裔132之下一寫入位址Α2,藉上述LCWE之 下降接收並保持。 其次,外來有位址A3之記憶單元的資料讀出要求時, 第49頁 579522 五、發明說明(38) 同樣由更新控制脈衝產生電路16輸出閃 ADD-閃,器131藉該閃鎖控制信號豇讀出’閃^立。 R-閂鎖斋1 34,以與閂鎖控制信號LC同步之詩出 =#uLCRE的上升接收讀出位MA3予以保持,該經保持之讀 出位址A 3輸出往互斥或電路以γ 斤 ”、νΆ 入之讀出位址A3及保持Μ路二二3斥2:;路137,與該輸 較,此日丰固-h # n ^ 1 32之寫入位址A2比 ^此呀口 一者不一致,其輸出為” H”位準,由 輸出=位址命中信號ADDHIT即為呈示不—致,^。9 又,藉該讀出閂鎖控制信號LCRE轉移伴捭 於ADD-問鎖器131之讀出 關136開啟,保持 貝卬位址A3轉迗彺閂鎖電路138。 -人,外來有位址A2之記憶單元的資料 a^dd" ί ί nr^f ^ 6 ^ , r_1#l # fitL;: 門鎖益131猎該閃鎖控制信號“讀 R:,鎖器1 34 ’以與閃鎖控制信 。 信號LCRE的上升接收讀出位址A2 /之二出閃鎖控制 出位址A2輸出至互斥或電路 或夺’路 輸入之讀出位⑽及保持 二)::137 ’比較該 此時因二者Hi::,問鎖盗132之寫入位址A2, 呈示成為"L”料,由反向器139輸出 丁致之Η位準的位址命_信號addhit。 19。中信號ADDHIT係輸、入於位址命中栌制電路 1 9。位址命中控制電路 P甲检制電路
ADDHI丁時,使對D•、輸 Η位準之位址命中信號 為,,Η”位準,护/制二;二益/D〇Ut緩衝器24之命中信號HITS 守轉移開關1 36藉讀出閂鎖控制信號 第50頁 579522 五、發明說明(39) LCR¥開啟’保持於ADD—閂鎖器1 31之讀出位址A2轉送於閃 鎖電路138,位址A2之記憶單元的資料亦予讀出,該讀出 資料予β拋棄。 、 一 ^ \係用於本實施形態之Din暫存器/D〇ut缓衝器24的 位70單兀之構造方塊圖。Din暫存器/D〇ut緩衝器24於該 造具有資料之位元寬度。 < 圖9中,資料接收用暫存器(下稱D—暫存器)241,以由 ’料1 /0控制電路1 7來之資料接收用内部時鐘^^尺之下降, 接收輸/入於資料輸入終端之資料。該資料接收用内部時鐘 DCK,係由寫入賦能信號/WE之上升邊緣起作動。資料寫入 用閃鎖器(下稱D-閂鎖器)242係由資料1/0控制電路17來之 資料寫入用内部時鐘WEINT為” L”位準之期間,將儲存於D — 問鎖器241之資料直接輸出,閃鎖資料寫入用内部時鐘 WE I NT上,升至η位準之時間點的資料,透過反向器243輸 出於資料寫入讀出用匯流排(下稱匯流排WRB )。 反向器243,係於資料寫入用内部時鐘WEINT為"Η"位 準時成為動作狀態,將閂鎖於D—閂鎖器242之資料轉送往 匯流排WRB。轉移開關244係,於呈示由位址命中控制電路 19來之位址一致之” Η,,位準命中信號HITS輸入時開啟,將 儲存於D-閂鎖器241之資料,透過反向器246輸出於資料輸 出終端。另一方面,轉移開關2 4 5係,於呈示由位址命中 1制電路19來之位址不一致之” Ln位準命中信號HITS輸入 日守開啟’將由記憶單元陣列27讀出於匯流排wrb之資料, 透過反向器246輸出於資料輸出終端。
第51頁 579522 五、發明說明(40) 圖10係用以說明第9圖之Din暫存器/Dout緩衝器的 作之計時圖。以下參照圖9、圖1〇說明本實施形態中靳 存器/Dout缓衝器之動作。而第1〇圖之計時圖係呈示曰 要求繼續2次後,讀出要求繼續時之例。 ” 外來有位址A1之記憶單元資料D1的寫入要求時, 號/WE下降,藉該/WE之下降,資料寫入 時 WHNT成為” H”位準,D—閃鎖器242閃鎖當時儲存於〇—閃^貞里 盗241之貧料Dx,反向器243將該閃鎖之資料以作為 料轉送至匯流排WRB。然後,寫入賦能信號/WE上升”,、將 料接收用内部時鐘DCK下降之時間點由資料輸入終端來之 貝料D1儲存於D-閂鎖器241。於該時間點,因資料寫入用 内部,鐘WEINT係為” L”位準,D—閂鎖器242不閂鎖資料, 反向器243處於不動作狀態,資料M不轉送至匯流排wRB。 士其次,外來有位址A2,之記憶單元資料])2之寫入要求 吩,寫入賦能信號/WE下降,藉該/WE之下降,資料寫入用 2部日守鐘WEI NT成為” H”位準,D-閂鎖器242閂鎖當時儲存 ^D閂=器241之資料d 1,反向器2 43以該閂鎖之資料])1作 二寫入=料轉送至匯流排WRB。然後,寫入賦能信號上 ’於資料接收用内部時鐘DCK下降之時間點,儲存由資 ,入Ό而來的資料D2於D一閃鎖、器241。於該時間點,因 ρ貪料^入用内部時鐘WEINT係為”L,,位準,D-閂鎖器242不 ^鎖資料,反向器2 4 3處於不動作狀態,資料j) 2不轉送至 匯流排WRB。 其次’外來有位址A3之記憶單元資料D2的讀出要求
第52頁 579522 五、發明說明(41) 時,輸出賦能信號/0E下降,藉該/0E之下降,進行由位址 A3的記憶單元來之資料的讀出。然而,此時由位址命中控 制電路19來之命中信號111丁3因係 呈示位址不一致之11 L"位 準’轉移開關244關閉(OFF),轉移開關245開啟,記憶單 元陣列27内之位址A3的由記憶單元讀出於匯流排上之 資料透過反向器246輸出至輸出終端。 其次,外來有由位址A2之記憶單元的資料讀出要求 時,輸出賦能信號/0E下降,藉該/0E之下降,由位址A2之 ‘憶單元讀出資料。然而,此時由位址命中控制電路1 g來 之命中信號Η I TS因係呈示位址一致之"H,,位準,轉移開關 2 44開啟,轉移開關245關閉。因此,儲存於])—問鎖器241 尚未寫入記憶單元陣列2 7内之記憶單元之資料])2,透過轉 移開關2 4 4、反向器·2 4 6輸出至輸出終端。 於是由記憶單元陣列2 7内位址Α2之記憶單元讀出之資 料,其輸出受轉移開關245阻止而拋棄。儲存於D—閂鎖器、 241之尚未寫入記憶單元的資料D2,至外來有下一寫入要 求為止係儲存於D-閂鎖器241,有寫入要求時,延遲寫入 記憶單元陣列2 7内之位址A 2。 一 圖11係用於本實施形態之多工器(MUX) 20的位元單 兀之構造方塊圖。MUX 20於該構、造具有X位址之位元寬 度。. ' 〆圖11中,轉移開關201係,由MUX控制電路22輸出之正 常位址轉送控制信號TN為” H,,位準時開啟,由χ位址用延遲 寫入暫存器13輸出之内部位aEX—ADD即轉送於閂鎖電路
579522 五、發明說明(42) 203 〇 =移開關202係’由MUX控制電路22輸出之更新位 :控=號TRE為"H"位準時開啟,由更新 數器 出之更新位址RF-ADD轉送往閃鎖電路2〇3。問鎖電路2〇3 係,透過轉移開關2〇1或轉移開關2〇2保持經轉送之内部位 址EX-ADD或更新位址RF-ADD,作為X仞士口 石馬器35輸出於X解碼器28。作為Χ位址X~ADD透過Χ預解 川/常址轉送控制信ΕΤΝ或更新&址轉送控制信號 t = t收位址時為τ位準,僅於該期間轉移開關 1或轉移開關202開啟,内部位址EX_ADD或更新位址 RF-ADD轉送控制於閃鎖電路2〇3,該期間以外使正常位 ^送控制信號TN及更新位址轉送控制信號TRE為"L”位 ,制由X位址用延遲·寫入暫存器13或更新位址計數器21來 之不必要電流輸出,以謀降低耗電。 ▲圖12係用以說明圖u之肌乂電路的動作之計時圖。以 :麥;日、?、圖11、圖12說明本實施形態中廳 之 正常讀/寫)時,及作記憶更新的待用模式下之; 逸=屈Ϊ12呈不§己憶讀出(讀)時之動作,寫入(寫)時除 進仃L,寫入動作時外,基本上動作相同。 正“買Β夸,外來有由位址A1、之記憶單元的記憶存取 ’出二f該位址之變化,由1位址用延遲寫入暫存器13輪 由f ^ 2址1^ —通位址A1。另一方面,經該位址之變化, j ^制脈衝產生電路丨6對肌义控制電路22輸出列贼能 吊口 kREN。MUX控制電路22接收列賦能正常信號Ren之
第54頁 五、發明說明(43) 輸入,將僅於一定期間為"Η 正 號τν輸出於轉移開關201。 达控制信 制信號TN為"H"位準之期門策= 於正㊉位址轉送控 位址μ:輸出作為 =透過轉移開關2°刚經輸入之 ,睹, i:::來有由位址A3之記憶單元的記憶存取要求 位準^期門、#鎖電路203於正常位址轉送控制信號㈣為"『
ΪΓΓ2。1問鎖經輸入之位址A3,作為X mV:上新控制脈衝電路16輪出列賦能更新信號繼f ΐ, 2〇2。 更4位址轉运控制信號TRE即輸出於轉移開關 2鎖电路203於更新位址轉送控制信號TRE為"η"位準 ,閃鎖’由透過轉移開關2〇2輸入之 : =T:A;;作為X位址“輸出。然後,更以 結算L丄=控制脈衝產生電路16接收結算信號, 哭Μ,Γ ^面’進行更新動作之待用模式時,由更新計時 : f新要求觸發,隨之由更新控制脈衝產生電 賦处二Γ賦能更新信號RERF。、MUX控制電路22接收該列 =此更新信號RERF,僅於—定期間為"H"位準之更新位址〗 轉达控制信號TRE即輪出於轉移開關2〇2。閂鎖電路2〇3 m新位址轉送控制信號m為”r位準期間透過轉移開 關202輸入之由更新位址計數器21來的更新位址卯, 五、發明說明(44) 作為X位址輸出 更新位址計數器2〗從 算信號,依序結算更新位二制f:產生電路16接收結 其更新要求觸發之計時器週止期.啟;;:時器ΐδ,將產生 期,即以::=的待用模式下之更新計時^ 線時位元線上St):啟動模式下存取位元 故記f咅佯持日车M f Μ ^ 17大,保持電位變不安定, 新計時剌換切,於各模Μ定最適更 的位Γ單3 ί:: ΐ實施形態之多工器(Μϋχ)20之其它構造 成多iu FI Ψ /塊圖。該構造係適用於,將記憶體晶片分 之X解碼器、γ解碼哭月^Γ/ 子陣列具備獨立 更新時作由各子陣列m::預充電電路者。如此, 能以1 -欠之车-姑車^ σ &擇一根子兀線之多字元選擇,即 路部作啟動多數之字元線,故控制電 *伤之動作次數可予減少,因而可謀壓低耗電。 之肉=13係,預解碼器2 0 4解碼由延遲寫入暫存器13輸入 子陵 '位址EX —ADD之前二位元,以輸出Χ位址SX —ADD於4個 轉銘1 μ ^接於預解碼器2 〇 4之各子陣列的輸出終端之各 4關2〇1,在由MUX控制電路22輸出之正常位址轉送控 /主:5虎Τ、Ν為Η位準時開啟,各子陣列的X位址sx—ADD轉送 門鎖電路203。各轉移開關2 0 2於由MUX控制電路22輸 之更新位址轉送控制信號TRE為” H”位準時開啟,將由更 579522 五、發明說明(45) :二址叶數器21輸出之更新位址SRF-ADD轉送往各閂鎖電 轉、吳ΐ Γ ί Ϊ路2G3保持透過轉移開關2Gi或轉移開關202 二t陣列的X位址SX,D或更新位㈣“!)!),作為 於解碼信號、之更二又預因解由碼夕後激對應 馮摆々a 一 Μ Τ ^1為^土,又因由多數子陣列 k擇之子兀線的啟動控制可同時 控制之動作可予減少。因宝一:T丁用於子兀線的啟動 電,其控制動作次數減少即可隨之減少耗電。身耗 圖1 4係本發明第二實施形、 ^ 方塊圖。本實施形態,相對於第衣置之構造 用於泛_等之頁面in,开…附加有與採 之位址以外,因盥第3圖ί】面r止及直接存取記憶單元 係由相同構造要㈣成/、Γ/施形態相同編號之方塊 太每# # &:成重设邛份之詳細說明予以省略。 Υ8及後⑽之位址Υ0至Υ2 立, 址就相同位元僅改變頁面面位址)’使前位元側之位 斤Μ你士 π 欠貝面位址而得以連續輸出。圖示之實 料於π( Β才曰2進位)之範圍可變,即可將連續8位址之資 意設定於Υ位址之位元寬度子二。:。’頁面位址之寬度可任 圖1 4中,Υ位址因係以q / 〒以位兀内之3位元作為頁面位 弟57頁 579522 五、發明說明(46) 址,位址緩衝器12之位元寬度為6位元,後3位元輸入於位 址緩衝器41。此等位址緩衝器U、12、41除各位址位元寬 度不同以外,構造相同。又,實施例係利用後3位元作為 頁,位址,由記憶單元陣列27,可同時選擇δ根位元線, 連縯進行讀出或寫入。因而,為進行匯流排WRB盘各位元 線之感測放大器/預充電電路26間之連續交換,具備讀出 頁面位址用Y解碼器43,寫入頁面位址用γ解碼器44,以 頁面寫入讀出電路45。 ° 位址缓衝器41之輸出,係輸入於頁面位址暫存器42。 址暫存器如後敘,未有ATD輸出,不須藉閃鎖控制 a = j之位址閂鎖,亦不須藉讀出閂鎖控制信號^以之位 °由頁面位址暫存器42來之讀出用頁面位址輸人於 ^ 、面位址用Υ解碼器43,由頁面位址暫存器42來之寫 入用頁面位址係輸入於寫入頁面位址用γ解碼器44。讀出 位址用Υ解碼器43及寫入頁面位址用γ解碼器44之解碼 輸出則輸入於頁面寫入讀出電路45。 頁面寫入讀出電路45係,與其輸出終端每一頁面有共 榭Ϊ = ^址之感测放大器連接,放大由Din暫存器/Dout緩 = 之資料的8個寫人放大器(W-Amp),與其輸入終端 、母頁面有共通之頁面位址的、感測放大器連接,且備由 ^憶單㈣列讀出之資料予以儲存放大,往仏暫存器 緩衝器24輸出之8個讀出資料放大器(D — Reg + mP)此等8個寫入放大器W-Amp及讀出資料放大器 g + D Amp,將輸入之寫入頁面位址或讀出頁面位 第58頁 579522
五、發明說明(47) 址,以寫入頁面位址用γ解碼器44或讀出頁面位址用γ解碼 為43解碼而選擇之:寫入放大器界―Amp或讀出資料放大器 DReg + D-Amp,僅使其啟動,以資料接收用内部時鐘 或貧料寫入用内部時鐘WEI NT控制而作動,將由匯流排WRB 輸入之寫入資料輸出往該位元線,或將該位元線讀出之 料輸出往匯流排WRB。 、 圖1 5係用於本實施形態之頁面位址暫存器42的位元單 元之構造方塊圖。圖15中,寫入用位址閃鎖器(w—問鎖哭 151係,將由位址緩衝器41輸出之頁面位址,由r/w控制雷 路1 5藉寫入閂鎖控制信號LCWE之上升接收而保持,^閂鎖 器152係,將保持於W—閃鎖器151之内部頁面位址 述 LCWE之下降接收而保持。轉移開關153在由r/w = = ===位準時導通,: ^ ^ Ϊ ϋΐ ϋ!51 ^ ! φ Μ Τ ··、 貝面位址,二者一蔹日卑盔 L位準,透過反向器丨56輸出"Η”位準之位址 、’、、、 ADDHIΤ。閂鎖電路1 55透過轉移n m 〇说 址,鈐屮舛宜λ百工/ 開關153保持輸出之寫入位 j輪出彺寫入頁面位址用γ解碼器“。又 由位址緩衝器41輸出之位址作為、 才 λ .1…产於讀出頁面位址透過反向器 :16係:以說明圖15之頁面位址暫 動;照圖15、圖16說明本實施形態中的2寫1 暫存,之動作。而’圖15之計時圖係呈示寫入要m入 579522 五、發明說明(48) 次然後讀出要求繼續時之例。 當外來有往位址A1之記憶單元的資料寫入要求時, 遲寫入暫存器13、“之位址信號的變化,携AT; =新控制脈衝產生電路16(第4圖),由更新控 以盥兮μ雜电路^,出閂鎖控制信號1(:。W~閂鎖器1 51, 升ϋ宜控制尨號LC同步之寫入問鎖控制信號lcwe之上 將伴牲二w入位址A1之頁面位址而保持,W_閂鎖器1 52係, LCWiii寺 閂鎖器151之寫入位址A1之頁面位址,隨上述 準日士 降接收而保持。轉移開關153於上述LCWE為|,H"位 二 = = =,器151之寫入位址A1之頁面位 鎖電路1 5 5。 、[止Α1之頁面位址不轉送往閂 時,2二卜ί有往位址仏之記憶單元的資料寫入要求 Lc制脈衝產生電路16輸出閃鎖控制信號 ^ ^ ^ ^"cWE ^ 持,μ 朴上 开接收寫入位址Α2之頁面位址而保 啟,蔣L丄猎該寫入閃鎖控制信號LCWE轉移開關1 53開 址轉送往門::閂鎖器151之以前的寫入位址A1之頁面位 被問鎖士 55。因此,会寫入位址A2之頁面位址 之頁而/,以此珂輸入保持於W_閃鎖器151之寫入位址A1 Y解5哭二址作為寫入用頁面位址,輸入於寫入頁面位址用 保待Vn以延遲寫入進行寫入。又,W-閃鎖器^係將 之次一寫入位㈣之頁面位址,藉上 第60頁 ^ /9522 五、發明說明(49) 述LCWE之下降接收而保持。
η檨U i Γ立址A 3之記憶單元的資料讀出要求時, 同樣,由更新控制脈衝產生電路 J ^ 山 j無〇貝出問鎖控制信號LCRE之輸入, 二7:、Λ 之頁面位址直接輪入於互斥或電路 154 ’亚且透過反向器157料讀出 出頁面位址用Υ解碼器44。互斥止氰出彺喟 ψ ^ a 〇 ^ V $笔路1 54比較該經輸入之 :2 Γ百面:ί 位址與保持於W ~閃鎖器1 5 1之寫入位址 由反亡哭15fi於’Ψ此時因二者不一致其輪出成為"H"位準, L位準 之位址命令信號ADDHIT係呈示不一致的 η料其ΐ二夕中卜f有位址A 2之記憶單元的資料讀出要求時, i54並Λ α Λ f面位址直接輸人於互斥或電路 54亚且作為躓出用頁®位址,透過反向器157輸 出頁面位址用γ解碼器4 4。互斥弋垂物彳c 4項 ==:t址與保持於W-問鎖器151之寫入位址 1 ΐ ί Ίν山 二者係一致其輸出成為,,l"位準, 由反向為156輪出呈示係一致的"H"位 W。該位址命中信輸_係輸入於位址命 路二(圖14)。位址命中控制電路、19於輸入,, - ί ;=ΗίΤ時,.係控制為對…暫存膽 24,可將儲存於diη暫存哭内夕次刺a ★ > 一 及w 口口 圖1 7係用於本f㈣% ^貝'”、、/買出貧料輸出。 方柃F1。彳fr u入+ Γ Φ心的位址命中控制電路1 9之構造 方塊圖。位址命中控制電路係由AND閘m及192構成。綱 579522 五、發明說明(50) 閘191於每位址位元輸出由依據第7圖構成之延入存 器13、14之互斥或電路137輸出之所有位址命;^入暫存 ADDHIT之邏輯積。ANDm92於每一M 〜 ^位元輸出由依據圖15構成之頁面位址暫存= 3 ^=137輸出之所有位址命中信號addhit之邏 頁面位址暫存器係,在1 夕 、 :關:匕所有位址命中信號AD_'夕位址輸入 Ϊ積Π中以外的位址命中信號 位址而來之命路;=信號^ 之高速化及安定化。 工冋速化,以謀命中信號輸出 產業上之利用可能性 本發明係獨立進行纪愔 ― 元存取動作,更新動作愈更新動作及記憶 :動作之耗電,並且不對ti:作,而得以減少伴隨 更新動作。 存取造成影響,可切實進 進行寫入動::明因於冗憶存取有寫入要求時係^ 八動作,即使該衝突 贵尺日守係猎延遲寫 可ΐΐϊ〜可於該記憶週期有讀出要求或寫> …“己憶更新動作而進行記憶::進行更新動作 579522 圖式簡單說明 ----^ 五、【圖式簡單說明】 圖1係習知半導體記憶裝置之構造方塊圖。 圖2係用以說明習知半導體記憶裝置之計時圖。 圖3係本發明第一實施形態的半導體記憶裝置之構造 方塊圖。 圖4係本實施形態中更新控制脈衝產生電路的構造例 之方塊圖。 圖5係本實施形態之半導體記憶裝置中記憶 及更新動作的關係之計時圖。 ~ % 圖6係本實施形態之半導體記憶裝置中記憶讀出動作 及更新動作的關係之計時圖。 圖7係用於本實施形態之延遲寫入暫存器的位元單元 之構造方塊圖。 圖 圖8係用以說明第7圖 '之延遲寫入暫存器的動作之計時 圖9係用於本實施形態之Din暫存器/D〇ut緩衝器 元單元之構造方塊圖。 圖10係用以說明第9圖之Din暫存器/D〇u 作之計時圖。 友衡™的動 之 圖11係用於本實施形態之多、工器(MUX)的位元 構造方塊圖。 · 4 之 圖12係用以說明第U圖之MUX電路的動 圖13係用於本實施形態之多工器 ;= 位元單元構造方塊圖。 〃匕稱k
579522
圖1 4係本發明第二實施形態的半導體記憒 方塊圖。 . 〜衣直之構造 圖15係用於第二實施形態之頁面位址暫存器 元之方塊圖。 以兀早 圖1 6係用以說明第1 5圖之頁面位址暫存器的 時圖。 卞之汁 圖1 7係用於本實施形態的位址命中控制電路之生 塊圖。 再仏万
元件符號說明: 161 〇S電路,單發脈衝產生電路 163 > 164 ^ 165 F/F,閂鎖電路 167 NOR 閘 171 記憶存取用脈衝產生電路 168 AND 閘 17 0 更新用脈衝產生電路 101 位址緩衝器 107 記憶單元陣列
102 閂鎖器 114 R/W(讀/寫)控制電路 103、112 暫存器電路·
Detector ; 位址變 104 ATD (Address Transition 遷檢測)電路 106 多工器(MUX)
第64頁 579522 圖式簡單說明 108 列解碼器 109 行解碼器 110 感測放大器/預充電電路 111 命中控制電路 113 1/0(輸入輸出)緩衝器 115 閂鎖控制電路 116 列控制電路 117 行控制電路 105 更新控制電路 118 增益電源 119 基板電壓產生電路 120 參考電壓產生電路 11、1 2 位址緩衝器 13、14 延遲寫入暫、存器 25 Y解碼器 36 Y預解碼器 20 多工器(下稱MUX) 15 R/W控制電路 17 資料I/O控制電路 19 位址命中控制電路 、 24 Din暫存器/Dout緩衝器 16 更新控制脈衝產生電路 22 MUX控制電路 23 感測賦能/預充電賦能控制電路(SE/PE控制電路)
第65頁 579522 圖式簡單說明 35 X預解碼器 26 感測放大器/預充電電路 29 待用控制電路 31 增益電壓產生電路 32 基板電壓產生電路 33 感測放大器用降壓電壓產生電路 34 1/2VDD電壓產生電路 30 内部電壓產生電路 139 、 157 、 169 、 243 、 246 反向器 1 66 延遲電路 1 6 2 更新要求產生電路 18 更新計時器 2 8 X解碼器 ^ 21 更新位址計數器、 27 記憶單元陣列 132、133 寫入用位址閂鎖器(W-閂鎖器) 131 ADD-閂鎖器 134 讀出用位址閂鎖器(R-閂鎖器) 135 、 136 、 153 、 244 、 245 轉移開關 137、 154 互斥或電路 、 138、 155、2 0 3 •閃鎖電路 241資料接收用暫存器(D-暫存器) 2 42 資料寫入用閂鎖器(D-閂鎖器) 2 0 1、2 0 2 轉移開關
579522 圖式簡單說明 2 0 4預解碼器 43 讀出頁面.位址用Y解碼器 44 寫入頁面位址用Y解碼器 45 頁面寫入讀出電路 41 位址缓衝器 42 頁面位址暫存器 151 >152 寫入用位址閂鎖器(W-閂鎖器) 191 、 192 AND 閘
第67頁
Claims (1)
- 579522 六、申請專利範圍 、 種半導體記憶裝置,且古c/、范击* 所構成之記憶單元陣列, /、 /、、更新之記憶單元 1或寫入要求,包含·· 、存取位址非同步給予讀出要求 更新言十日士 要求信號; 對上述纪憶單元陣列週期性輸出更新 對在早於對該寫::其對上述寫入要求,以延遲寫入 所給予之寫入要长憶週期的時間點之記憶週期中 更新控制^ 2 =及寫入資料作寫入;以及 求信號進行對上述t w,上述更新叶時器來之更新要 求信號與上述讀ΐ要ic更新,並於上述更新要 新進行延遲至對衝突時,將上述更 的讀出動作或延遲寫入動;乍結:求或寫入要求之記憶單元 2·如申請專利範圍-第1項之半導體記产提罢 述更新計時器,具有將Η 己憶裝置,其中上 期,啟動模式時之計:哭调湘更觸發之計時器週 之待用模式時之計時哭二# J ^ =疋為氣於伴隨更新動作 3如申1專十週期的計時器週期交換功能。 述更新控制申電;圍第1項之半導體記憶裝置,其中上 更新控制脈衝產生雷改,t々At 士 . 之賦能信號,由儲存吃,卜γ ^ ,輸入記憶存取用 位址變化檢測信號===遲寫入暫存器來的 發,輸出控制記憶存器來的更新要求觸 更新位址結算信號,的閃鎖控制信號’ 夕J賦月b正吊4吕5虎及列賦能更新信號, 第68頁 六、申請專利範圍 並於上述閃鎖控制信號之輪出 新要求信號輸入時,延遲上 f =新計時器來的更 述閂鎖控制信號下降; 疋歹j賦此*更新信號之輸出至上 更新位址計數哭,皇仏 路輪出之更斩# 51 y /、 由上述更新控制脈衝產生電 翰”位址結算信號,結算更新位址,· 玍- 夕工斋,其輸入上述記恃 ΑΥ ^ ±1 ^ ^ 讯1 35 I文新位址,以你一你 馮X位址在X解碼器交換輸出· 任作 輸出Γ二 多:二:號及列賦能更新信號,將控制由上述 新位址轉…卢w亭的正常位址轉送控制信號及更 锝达乙制“唬輸出往上述多工器;以及 控制ί:=/電預 號,控制上、ρΐίϊ 賦能正常信號及列賦能更新信 Ά饭、體之感测放大器/預充電電路。 所椹忐夕一種半導體記憶裝置,具有必須更新之記憶單元 所構成之記憶單元陣列,包含: L早 _ 更新要求產生電路,其與對上單 或寫入要求獨立產生更新要L、早…出要求 新要1:3!: ’其在由上遂更新要求產生電路來的更 進行延遲至=ί·ί或寫入要求衝突時’將上述更新之 #屮# 述°貝出要求或寫入要求的上述記憶單元之 D貝出動作或寫入動作結束。 平 5 •如申請專利範圍第4項之半導體記憶裝置,其中上第69頁 六、申請專利範圍 述寫入動作係, 予之寫入要求的存取彳二寫入要求之前的記憶週期中所給 動作的存取位址及寫入資料予以寫入之延遲寫入 包含6:.如申請專利範圍第5項之半導體記憶裝置,其中更 Ϊ = 電:儲:此次之寫入要求位址;以及 …儲存於IS:儲= =位址及上-寫入 出位址命中信號。 表置之寫入位址,若一致則輸 7·如申請專利範圍第6項之半導體紀产駐罢^ 頁面模式功能, 干蜍體记fe裝置,其具有 址,t詈卜H 對頁面位址及上述頁面位址以外之位 8如由, 表置及上述位址命中控制電路。 包含:· ^專利範圍第7項之半導體記憶裝置,其中更 頁面模式用位址命中控制電路, 之位址命令信號與上述頁面位址以外的面位址 輯信號。 卜的位址命中信號之邏 9·如申請專利範圍第4項之半導體吃恃举要^ ^ 述更新控制電路更包含·· ^匕哀置,其中上 單發脈衝產生電路,其應答位 之邏輯位準的單發脈衝信號; 正之^化產生具有其一 準;問鎖電路,其保持上述單發脈衝的上述其一之邏輯位 延遲電路,其至少以特定時間延遲上述問鎖電路之輸 第70頁 六、申請專利範圍 出; 更新要求產生電路, 求信號; /、應答上述更新要求羞 更新脈衝產生電路, 要求信號產生更新動作 ^ Μ答上述閂鎖電路及 記憶存取用脈衝產生:序控制信號;以及 出信號及上述延遲電路私路其基於上述閂鎖 寫入動作之時序控制_ :出信號,產生上述讀 ίο.如申#及閃鎖控制信號。 上述特定時間係基於;::9項之半導體記憶裴j 如申請專利口9作項時= 上述閂鎖電路應答上述問鎖、導體兄憶裝】 準。 Ί貞控制信號重設於另一 12·如申請專利範圚裳Q 上述閂鎖電路之仏山7圍9項之半導體記憶裝】 上述更新動作,進行往上 ^二之邏輯仇準 之存取。 上玫。貝出要求位址或寫入 如申請專利範圍第11項之丰 …鎖電路之輪出信號係上憶震 上述更新要求進行更新動作。、另一之邏輯位準 14·如申請專利範圍第9項之主道触~ k 上述更新要求係由,與上述讀' +¥=^裝. 之更新計時器產生。 貝出要求或寫入要求 15.如申請專利範圍第9項之半導體記憶襄 生更新要 上述更新 電路之輪 出動作或 ^ ’其中 ^ ’其中 邏輯位 E ’其中 時,禁止 要求位址 置,其中 時,基於 I ’其中 獨立作動 t ’其中 579522六、申請專利範圍 更含: 其它問鎖電路,其保持輸入上述 之賦能信號的上述其一之邏輯位準;^出要求或寫入要求 邏輯電路,其輸入上述閂鎖電路之2 它閂鎖電路之輸出信號; < 输出信號及上述其 上述更新脈衝產 號及上述更新要求信號,產生更邏輯電路之輸出4 上述記憶存取用脈衝產生㊁:動;之時序控制信號 輸出信號及上述延遲電路之輸出件土 =上述邏輯電路^ 汔官X紅^ 士 — ^ 1 口讀1 ’產生上述讀出動4或寫入動作之日守序控制信號及閂鎖控制作號。 :.如申請專利範圍第15項之“憶 上述其它閂鎖電路,應答上述H < 1 /、1 輯位準。 上21門鎖控制信號重設於另一笼 π·如申請專利範圍第15 上述閂鎖電路之輸出信號及上 之任一或二者係上述其一之邏 禁止,進行上述讀出要求位址 18·如申請專利範圍第1 5 上述閂鎖電路之輪出信號及上 二者係上述另一之邏輯位準時 更新動作。 項之半導體記憶裝置,其中 述其它閂鎖電路的輸出信號 輯位準時,上述更新動作遭 或寫入要求址位之存取。 項之半導體記憶裝置,其中 述其它閂鎖電路之輸出信號 ’’進行基於上述更新要求之19· 一種更新控制方法 構成之半導體記憶裝置的更 入要求,與獨立於上述讀出 ’其為必須更新之記憶單元所 新控制方法,當讀出要求或寫 要求或寫入要求產生之更新要第72頁 579522 六、申請專利範圍 求衝突時,延遲上述更新之進行至對上述讀出要求或寫入 要求的記憶單元之讀出動作或寫入動作結束。 2 0. 如申請專利範圍第1 9項之更新控制方法,其中上 述寫入動作係,對上述寫入要求之記憶週期以前的記憶週 期中所給予之寫入要求的存取位址及寫入資料之寫入的延 遲寫入。第73頁
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