TW574695B

TW574695B - Semiconductor memory which has reduced fluctuation of writing speed

Info

Publication number: TW574695B
Application number: TW91121361A
Authority: TW
Inventors: Kazuhide Kurosaki
Original assignee: Fujitsu Ltd
Priority date: 2001-09-28
Filing date: 2002-09-18
Publication date: 2004-02-01
Also published as: EP1298673A3; DE60227893D1; CN1210719C; KR100769866B1; CN1412778A; US20030063494A1; EP1298673B1; US6751133B2; KR20030026887A; JP2003109389A; EP1298673A2

Description

發明説明（1 ) 發明背景 1·發明領域本發明一般係關於一種半導體記憶體；更具體說，係關於種非揮發性半導體記憶體（諸如快閃記憶體或類似者）。本發明係關於一種在將資料寫入記憶體晶胞時已減少寫入速度之變動之非揮發性半導體記憶體。 2·相關技藝之說明一快閃記憶體一般包括一非揮發性記憶體晶胞，其具有一連接至字線之控制閘極，一連接至位元線之汲極，一連接至源線之源極以及一浮動閘極，且包括一由多個配置成-矩陣形狀之非揮發性記憶體晶胞所構成之記憶體晶胞陣列。在快閃記憶體中，可藉由加一預先決定之高電壓至每個控制閘極和蹄以使記憶體晶胞之—電晶體導通，然後將通道熱電子注入浮動閘以累積在浮動閘極《電子來執行對母個記憶體晶胞之寫入（規劃）操作。以達到更高寫入速度之觀點，在寫入操作期間必須將加至每個圯憶體晶胞之汲極之電壓設定的盡可能高。然而，右設定汲極電壓為一過高值，則汲極擾動會在與所選擇之記憶體晶胞相鄰之未選擇到的記憶體晶胞中發生，結果造成電荷損失，其中累積在浮動閘極中的電子會遺失。因此’汲極電壓之大小必須在一預先決定之恆定範圍之内。一快閃記憶體包括一寫入電路，其包含一電壓提升電路，以及一調整電路，並控制對記憶體晶胞之寫入（規劃） 574695 A7 ------—_£_ 五、發明説明（2 ) "--- 刼作。寫入電路透過位元線連接至每個記憶體晶胞。在見存的决閃5己憶體中，寫入電路產生-從電摩提升電路中之電源電壓Vcc提升之電壓Vp_，録調整電路中將提升過的電壓vPUMP調整至一預先決定之怪定大小。之後，在寫入操作期間，寫入電路將調整至上述恒定大小之電壓Vbit供應給連接至每個記憶體晶胞之位元線做為電壓。然而’在最近幾年，一記憶體晶胞陣列設定為具有一寬廣之面積，因為現在一快閃記憶體具有一較大的容量。因此’在記憶體晶胞陣列亦放置了—較長的位元線。因此，亦增加了在位元線中的電壓降，其係由一流入記憶體晶胞之寫入電流在寫入操作期間所產生的。因此，在記憶體晶胞陣列中的所有記憶體晶胞中，在寫入操作期間要維持没極電壓之大小至預先決定的怪定範圍是困難的。當在寫入操作期間於每個記憶體晶胞中的沒極電壓大小變動時，其造成問題，使得產生寫入速度之變動視在記憶體晶胞陣列内之記憶體晶胞之位置而定之狀況。此問題會防礙-快閃記憶體之更高速度之操作。發明總結考慮上述問題而提出本發明，且因此本發明之一般目標為藉由減少記憶體晶胞陣列之每個記憶體晶胞中之寫入速度之變動來提供一快閃記憶體之高速操作。 · 本發明之其他和更具體之目標為提供一半導體記憶體，其包含：一包括多個配置於多條位元線和字線之交點 ----------------- --- 本紙張尺度適用中國國家標準（CNS) A4規格(210X297公楚）~ I一"5 ----

訂— (#·先閲讀背面之注意事項再填寫本頁) 574695 A7 B7 五、發明説明（上且連接至該位元線的記憶體晶胞之記憶體晶胞陣列；以及一在寫入操作期間，接收一位址訊號並供應一位元線電壓、給連接至該址訊號所選擇之記憶體晶胞之位元線之寫入電路’其中該寫入電路以該位址訊號為基礎，視在該記憶體晶胞陣列中之該選擇到的記憶體晶胞之位置而定來改變該位元線電壓之大小。 B曰在寫入操作期間至少寫入位址之一部份被輸入至寫入電路。本發明之寫入電路係以輸入的寫入位址為基礎來操作以更增加供應給經由位元線從寫入電路之位元線電壓之輸出末端之線路距離更長之記憶體晶胞之位元線電壓之大小。因此，可將足夠大小的位元線電壓，視記憶體晶胞在記憶體晶胞陣列中之位置而定來供應給每個記憶體曰曰 f • r (請先閲讀背面之注意事項再填寫本頁) 訂| 胞；且藉此，減少了在一記憶體晶胞陣列之每個記憶體胞中的寫入速度之變動。圖式簡述第1圖為一用以說明本發明之原理揮發性半導體記憶體之示意圖。第2圖為一顯示了本發明之非揮發性半導體記憶體之基本部份之示意結構圖。第3圖為一顯示了本發明之記憶體晶胞陣列之基本部份之不意結構圖。第4圖為一顯示了本發明之一寫入電路之内部結構之示意結構圖。 ° 第5圖為一顯示了本發明之一調整電路之内部結構之 574695 A7 —_ 一丨丨—----— B7 五、發明説明（4 ) 不意結構圖。第6圖為一用以說明本發明之調整電路之實際操作之非揮發性半導體記憶體之示意圖。較佳實施例之說明第1圖為一用以說明本發明之原理之非揮發性半導體記憶體之示意圖。在此圖式中，數字丨指出一記憶體晶胞陣列；數字2為一寫入電路而數字3為一位址輸入部份。在第1圖中，寫入電路2連接至記憶體晶胞陣列1，並在寫入操作期間將一預先決定之位元線電壓供應給連接至記憶體晶胞陣列1中之每個記憶體晶胞之位元線。再者，亦提供寫入電路2以一位址輸入部份，在寫入操作期間中一位址被供應至該部份。在本發明之非揮發性半導體記憶體中，至少一部份之寫入位址被輸入寫入電路2中。本發明之寫入電壓在寫入操作期間視輸入的寫入位址而定改變供應給記憶體晶胞陣列 1中之位元線之位元線電壓之大小。換句話說，本發明之寫入電路在寫入操作期間，視經由位元線從寫入電路2之位元線電壓之輸出末端至將寫入之在記憶體晶胞陣列中之記憶體晶胞之線路距離而定來改變將要供應給位元線之位元線電壓。更具體地說，本發明之寫入電路在寫入操作期間以輸入的寫入位址為基礎操作以進一步地提供要供應給從寫入電路2之位元線電壓之輸出末端經由位元線所到達之 7 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 574695 A7 ___ B7 五、發明説明（5 ) 距離較長之記憶體晶胞之位元線電屢之大小。如上述，在本發明之非揮發性半導體記憶體中，可以寫入位址為基礎，供應一視記憶體晶胞在記憶體晶胞陣列中之位置而定之足夠大小的位元線電壓給每個記憶體晶胞。因此，即使一快閃記憶體具有一大容量，位元線之電壓降之影響可加以減少，且亦可減少在每個記憶體晶胞中之寫入速度之變動。本發明之較佳貫施例將參考所附圖式來加以說明。然而，本發明之實施例非限制了本發明之技術範圍，且本發明之技術範圍允許不同之改變和修改，且只受到其之申請專利範圍之範圍限制。第2圖為一顯示了本發明之非揮發性半導體記憶體之基本部份。在此圖式中，數字U指出一記憶體晶胞陣列；數字12為一列解碼器；數字13為一行解碼器；數字14為一行開關；數字15為一寫入電路；數字16為一位址緩衝器；數字Π為一輸入/輸出緩衝器；數字18為一控制電路；數字 19為一位址輸入端點，而數字2〇為一資料輸入/輸出端點。在第2圖之非揮發性半導體記憶體中，多個非揮發性記憶體晶胞配置成一記憶體晶胞陣列丨丨中之矩陣之形動。再者，對記憶體晶胞陣列11提供了一用以選擇字線之列解碼器12，一連接至位元線之行開關14，以及一用以選擇行開關14之行解碼器13。由m位元構成之位址訊號八111至八()從一外部電路透過位址輪入端點19輸入至位址緩衝器16中。位址緩衝器16將這本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁) 訂— 574695 A7 ---------- B7 五、發明説明（6 ) 些位址訊號供應給列解碼器12和行解碼器13。由11位元所構成之負料訊號DQn至DQ〇從一外部電路透過資料輸入/輸出端點20輪入至輸入/輸出緩衝器Π中。輸入/輸出緩衝器17 將這些資料訊號透過寫入電路15供應給行開關14。控制電路18包含一命令暫存器，以將從一外部電路供應之命令解碼，並控制每個内部電路以執行對記憶體晶胞陣列11之操作（諸如寫入（規劃），消除和讀取操作）。在寫入操作期間，將一規劃訊號PGM供應給寫入電路15。當寫入電路15從控制電路18接收一控制訊號（規劃訊號PGM)以指示寫入（規劃）操作時，寫入電路15將一供寫入資料用之高電壓透過列解碼器12和行開關14供應至連接至待寫入記憶體晶胞陣列11中之記憶體晶胞之字線和位元線。用以寫入資料之高電壓被加至控制閘極和供將電子注入浮動閘極用之待寫入之記憶體晶胞之汲極。例如，加9V 至控制閘極，同時5V加至汲極。如第2圖中所示，位址訊號Am，Am-1，…從位址緩衝器 16輸入至本發明之寫人電路15。在此，待輸人之位址訊號可加至所有的位元或一部份的位元。例如，列位址之有咅、義的二位元被輸入寫入電路15。再者，若記憶體晶胞陣列由夕個區塊構成，且定義了區塊位址，提供將區塊位址訊號輸入寫入電路15亦是可能的。寫入電路15以輸入位址訊號為基礎改變供應給記憶體晶胞陣列中之位元線之位元線電壓Vbit之大小。換句話說，寫入電路15操作以進一步在寫入距離更長時，視從位本紙張尺度適用中國國家標準（CNs) A4規格（210X297公爱) I一"〇一"I --〜

-"- (請先閲讀背面之注意事項再填寫本頁) 574695 A7 —----------B7__ 五、發明説明（7 ) 元線電壓vbit之輸出末端VB〇透過到達待寫人之記憶體晶胞之位70線之這樣的接線距離而定來提高位元線電壓

Vbit。當寫入距離更長時，因為記憶體晶胞陣列内之位元線上的電壓降，實際加至待寫入之記憶體晶胞之汲極之電壓值和在寫入電路輸出末端VB0上的電壓值之間的差異變大。結果，寫入操作期間，在用以供應一定電壓至位元線之係統中’要在一定操作確保範圍内維持没極電壓是困難的，例如在圮憶體晶胞陣列中，於所有記憶體晶胞中維持4 至5V之範圍。因此，本發明之寫入電路在供應一汲極電壓給具有較長線路距離之記憶體晶胞之同時，預先以輸入之寫入位址為基礎來設定位元線電壓Vbh之大小，如此使得在待寫入亿憶體晶胞之汲極上的實際電壓值可設定在上述的操作確保範圍内。藉此’在本發明之非揮發性半導體記憶體中，因為於寫入操作期間，汲極電壓之大小可設定於一定範圍内，可減少於每個記憶體晶胞中之寫入速度之變動。第3圖為一顯示本發明之記憶體陣列11之基本部份之示意圖。在此圖式中，與第2圖中那些類似之元件被指派以類似的參考數字。數字21指一記憶體晶胞·，數字22為一區段選擇電晶體；數字23為一字線而數字24為一區段。如第3圖中所示的，記憶體晶胞陣列丨丨被分成位元線方向上的多個區段24，連同多個區段選擇電晶體22。記憶體本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 10 (請先閲讀背面之注意事項再填寫本頁) 、可| 574695 A7 __B7 五、發明説明（8 ) 晶胞21透過區段選擇電晶體22連接至位元線23。每個位元線23連接至行開關14，然後透過行開關14連接至寫入電路 15 〇每個區段選擇電晶體在其閘極上接收一區段選擇訊號，且在待寫入之記憶體晶胞包含於對應的區段24中時，以區段選擇訊號將之打開。同時，對應於待寫入之記憶體晶胞不存在處之區段選擇電晶體被關閉。如上述，當包括從位元線電壓Vbit之輸出末端VBO透過位元線之更長線路距離之記憶體晶胞待寫入時，寫入電路15對應於至位元線23之線路距離來供應高程度之位元線電壓Vbit。在此情況中，一過高的電壓加至連接至與連接到待寫入之記憶體晶胞之相同位元線之未欲寫入之記憶體晶胞之汲極，且至該晶胞之線路距離較短。因此，在這樣的未欲寫入之記憶體晶胞中，且有沒極擾動產生是可能的，浮動閘極中累積之電子遺失。然而’因為對應至上面的未要寫入之記憶體晶胞所屬之區段選擇電晶體被關閉，所以未要寫入之記憶體晶胞與位元線電性隔絕，其被設定至過高的大小。因此，一過高的汲極電壓被防止加至未要寫入而連接至與連接到要寫入之記憶體晶胞相同之位元線之記憶體晶胞，且其位於較短之線路距離之位置上，並防止其會因此產生汲極擾動。第4圖顯示本發明之寫入電路15之内部結構之示意結構圖。在此圖式中，數字3丨指出一電壓提升電路；數字32 為一調整電路而數字33為一位元線電壓供應電路。如第4 11 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 574695 A7 B7 五、發明説明（9 ) 圖中所示的，寫入電路15包含電壓提升電路，調整電路32 以及位元線電壓供應電路33。在寫入電路内部，當規劃訊號PGM從控制電路被供應至寫入電路時，產生一内部電路之作用訊號ENP(諸如電壓提升電路和調整電路）以回應這樣的規劃訊號PGM。當例如約3 V之電源電壓Vee供應至電壓提升電路3 1 時，此電壓提升電路31產生一高於電源電壓Vec之電壓值，例如約5 V之提升的電壓VpuMP ’且然後將此提升過的電壓輸出至調整電路32。當提升過的電壓Vpump被輸入時’調整電路32藉由調整提升過的電壓VPUMP至一預先決定之定大小來產生位元線電壓Vbit，然後將此位元線電壓Vbit提升至位元線電壓供應電路33。一位址訊號被輸入調整電路32。在第4圖中，在寫入操作中之有意義的列位址之二位元Am，Aw被輸入。再者，一作用訊號ENP被輸入至調整電路32中。調整電路32啟動以回應作用訊號ENP，並改變上面的位元線電壓Vbit之定大小以供以輸入的寫入位址訊號為基礎來做調整之用。一調整電路32之詳細的電路結構將稍後說明。來自調整電路32之位元線電壓Vbit，來自輸入緩衝器之資料訊號DQ，以及來自控制電路之規劃訊號PGM被輸入至位元線電壓供應電路33中。資料訊號DQ和規劃訊號PGM 被輸入一NAND閘34中以得到一負的邏輯乘積。再者，位元線電壓Vbit之輸入節點透過PMOS電晶體35連接至寫入本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 12 (請先閲讀背面之注意事項再填寫本頁) .訂— 574695 A7 B7 五、發明説明（10 ) 電路15之輸出末端VBO。如圖式中所示的，pm〇S電晶體 35被打開/關閉以回應資料訊號DQn和規劃訊號PGM。在此，位元線電壓供應電路33之操作將加以說明。在從控制電路未指示寫入電路15寫入操作（規劃）且規劃訊號 PGM為在L大小時，PMOS電晶體35關閉，無論資料訊號DQ 之H/L大小為何；且位元線電壓Vbit未從寫入電路之輸出末端VBO供應。當從控制電路指示寫入電路15寫入（規劃）操作且規劃訊號PGM在Η大小時，若資料訊號DQ在Η大小，則PMOS 電晶體35打開且由調整電路32所產生之位元線電壓Vbit亦透過輸出末端VBO供應至記憶體晶胞陣列中之位元線。因此，用以寫入資料之高電壓被供應至待寫入之記憶體晶胞之汲極，且電子被注入浮動閘極。另一方面，若規劃訊號PGM在Η大小，且資料訊號DQ 在L大小，則PMOS電晶體35關閉。因此，位元線電壓Vbit 未供應至記憶體晶胞陣列中之位元線。因此，電子未注入記憶體晶胞之浮動閘極。第5圖顯示了本發明之調整電路32之内部結構之電路結構。在此圖式中，數字41指出一 PMOS電晶體；數字42,43 為位元線電壓調整用之電容器；數字44為電容器之電容調整部份；數字45為一電壓比較部份；數字46為一位元線電壓調整之PMOS電晶體；數字47為一 PMOS電晶體；數字48 為PMOS電晶體41之開關控制部份；數字49為PMOS電晶體 47之開關控制部份，數字50為一比較電壓產生部份；數字 13 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（®S) A4規格（210X297公釐） 574695 A7 B7 五、發明説明（11 ) 51為一開關電晶體；數字52為一電容器。ENPB指啟動訊號 ENP之反轉訊號。 (請先閲讀背面之注意事項再填寫本頁) 在第5圖之比較電壓產生部份5〇中，pm〇s電晶體41，電容器42和電容器43順序地串聯在位元線電壓vbu之輸出節點和地端Vss之間。開關控制部份48連接至pm〇S電晶體 41之閘極。開關控制部份48將PMOS電晶體41打開以回應Η 大小之啟動訊號ENP。在啟動訊5虎ENP為在Η大小中時’位元線電壓透過 PMOS電sa體41被供應至PMOS電晶體41之連接節點n 1以及電谷器42。因此，電容器42和43之連接節點CD v之電壓變成等於藉由根據電容器42和43之電容值比來除位元線電壓vbit所得到之值。即，在寫入操作期間，將節點CDv之電壓表示如下（在下文中稱為式1)

VcDv=Vbitx(CA/(CA+CB)) 其中’ CA，CB分別為電容器42和43之電容值。 # 連接節點C D V連接至電壓比較部份4 5做為其之—輸入。由一參考電壓產生電路（未圖解）所產生之參考電壓 VREF被供應至電壓比較部份45做為其之另一輸入。參考電壓VREF例如約ι·3ν。當節點CDV之電壓VCDV高於參考電壓Vref(Vcdv> 時，比較節點CDV之電壓VCDV和參考電壓Vref之間的差之結果，電壓比較部份45將Η大小之電壓供應至節點N2。當節點CDV之電壓Vcdv低於參考電壓Vref時 (VCDV<VREF)，電壓比較部份4 5將L大小之電壓供應至節本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 574695 A7 B7 五、發明説明（l2 ) N2。節點N 2連接至P Μ 0 S電晶體4 6之閘極以供位元線電壓調整之用。PMOS電晶體46之源極連接至來自電壓提升電路31之提升電壓VPUMP之輸入節點，且其之汲極連接至位元線電壓Vbit之輸出節點。因此，PMOS電晶體46控制為開 /關狀態以回應被輸出做為上面在電壓比較部份45中之比較操作之結果；且藉此調整從其之沒極所輸出之位元線電壓Vbit之大小。 PMOS電晶體46之源極亦透過PMOS電晶體47連接至電源電壓Vcc，但PMOS電晶體47以開關控制部份49關閉以回應Η大小之啟動訊號ENP。在此，從PMOS電晶體46之汲極輸出之位元線電壓Vbit 被送回比較電壓產生部份50之PMOS電晶體41之源極。 gp，輸入至電壓比較部份45之節點CDV之電壓VCDV亦視從 PMOS電晶體46之汲極所輸出之位元線電壓Vbit之大小改變而改變。在寫入操作期間，一寫入電流流入每個記憶體晶胞；且藉此，電子被注入浮動閘極。因此，位元線電壓Vbit之大小漸漸隨時間過去而降低。然而，如可從式1中了解的，當位元線電壓Vbit降低時，節點CDV之電壓VCDV亦降低。當節點CDV之電壓VCDV變成低於參考電壓VREF時，節點N2 變成L大小以回應這樣的電壓VCDV。因此，PMOS電晶體46 被打開，且藉此控制位元線電壓Vbit之大小上升。當節點CDV之電壓VCDV因為位元線電壓Vbit之大小之本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 15 (請先閲讀背面之注意事項再填寫本頁) •訂— ΛΓ 574695 A7 ____ B7 五、發明説明（l3 ) 上而變成高於參考電壓VREF時，節點N2變成高準位以回應這樣的電壓VCDV。因此，PMOS電晶體46被關閉，且然後，位元線電壓Vbit之大小再次因寫入電流而被降低。如上述，調整電路32控制電壓如此使得節點cdV之電壓Vcdv經由比較電壓產生部份50，電壓比較部份45，以及 PMOS電晶體46之交互合作而變成等於參考電壓。因此，本發明之調整電路可調整位元線電壓Vbit至預先決定之定大小。即，被調整至定大小之位元線電壓vbit表示如下’藉由设定VCDV=VREF於式1中（下文中稱為式2):

Vcdv=Vref

Vbit = Vrefx(1+(Cb/Ca)) 其中’ cA ’ CB之實際值可根據將要供應之位元線電壓 Vbit來足夠地設定。如從式2可了解到的，由本發明之調整電路所調整之位元線電壓Vbit之定大小可以一電容器42和43之電容比來加以決定。因此，由調整電路所調整之位元線電壓乂…之定大小可藉由改變這些電容器之電容比來加以改變。因此，在本發明之調整電路中，電容調整部份44連接至節點CD V以改變上面的電容器之電容比。電容調整部份 44以寫入位址為基礎來改變存在於節點cdv和地端Vss之間的電容器之大致電容值。將啟動訊號ENP和位址訊號Am，Am l，…輸入至電容調整部份44。如需要的話可輸入位址訊號之所有位元或一部份位元。例如’在寫入操作期間輸入列位址訊號之有意義本紙張尺度適用中國國家標準（CNS) A4規格（210X297公董） 16 (請先閲讀背面之注意事項再填寫本頁) -#- 訂· 574695 A7 ________B7 五、發明説明（14 ) 的二位元人咖Am」。當定義區塊位址時，可輸入區塊位址訊號。在電容調整部份44中，分別透過介於節點CDV和地端 vss之間之開關電晶體，…並聯連接許多電容器，…。提供這些電容器和開關電晶體，數量如輸入之位址訊號之位元數。將輸入的位址訊號之個別位元和啟動訊號ENP輸入至一用以得到負邏輯和之NAND閘。每個 N AND閘之一輸出訊號透過一反相器輸入至每個對應之開關電晶體之閘極。因此，當指派了待寫入之記憶體晶胞之位址，同時供應啟動訊號ENP時，電容調整部份44以所輸入之位址訊號為基礎從多個電容器52^52^，…選擇一預先決定數目之電容器。因為這些選擇的電容器全部並聯連接於節點CDV 和地端Vss之間，所要介於節點CDV和地端Vss之間的合成電容C變成等於藉由組合電容器43之電容CB和預先決定數目之所選擇的電容器之電容所得到之值。因此，於調整電路中調整至定大小之位元線電壓vbh 可藉由在式2中以C取代CB來表示（下文中稱為式3): Vbit=VREFx(l+(C/CA)) C=CB+AmxCrn+Am.1xCm.1 + ... 其中，Cm，Cm小··為電容器52m，52m_i之電容值。如從式3可了解到的，由調整電路32所產生之位元線電壓vbit之大小可藉由從多個電容器53m，52m小··中以所寫入之位址為基礎來選擇足夠組合之電容器，然後足夠地設 17 (請先閲讀背面之注意事項再填窝本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 574695 A7 ___________B7 ___ 五、發明説明1(5 ) 定合成電容值C來調整。更具體地說，電容調整部份44建構來從多個電容器 52^52“…中選擇預先決定之足夠組合之電容器，如此使得合成電容值C在線路距離較長時變大，視從位元線電壓 Vbit之輸出末端VB0經過到達記憶體陣列中之待寫入記慌體晶胞之位元線之線路距離而定。視電容器43之電容值CB和對應位址訊號之位元大小 (位元之數字為來自最小意義位元）而定來決定多個電容器，…之電容值Cm，Cm]。然而，設定對應於位址訊號之更大意義位元之電容器之更大電容值是需要的。即，最好設定電容器之電容值以滿足…之關係。因此，在本發明之調整電路中，位元線電壓vbit之大小可以寫入位址為基礎預先設定至一較高值以將待寫入記憶體晶胞之汲極上的實際電壓值設定在操作確保範圍内，例如在4至5V之範圍内。因此，在本發明之非揮發性半導體記憶體中，因為在寫入操作期間，在記憶體晶胞陣列u中之所有記憶體晶胞中沒極電壓之大小可設定在一定範圍中，可降低在每個記憶體晶胞中之寫入速度之變動。如第5圖中所說明的，調整電路32之每個節點透過啟動訊號ENP之反轉訊號ENPB輸入至其之開極之電晶體來連接至地端VSS。當調整電路32為在非啟動狀況中時，每個電晶體被打開；且藉此，每個節點固定至地端位能。第6圖為-用以說明調整電路之實際操作之非揮發性 18 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS) A4規格（2】0X297公楚） 574695 A7 一 B7 一 — - - ____________ 一 v 五、發明説明（16 ) ^~' '— 半導體記憶體之示意圖。在此圖式中，第2圖至第5圖中那些之類似元件被指派以類似的參考數字。第6圖之每個電路基本上與第2圖至第5圖中所說明的相同。然而，假設記憶體晶胞陣列丨丨係由分在位元線方向上之四個記憶體晶胞區域61至64構成，且列位址之有意義的二個位元對所有參考每個記憶體晶胞區域61至64之包括的記憶體晶胞相同。如從第6圖中將了解到的，從位元線電壓v^t之輸出末端VBO之線路距離在記憶體晶胞區域64中變成最長，且在記憶體晶胞區域61中變得最短。如第6圖中所說明的，在每個格式為（Am，Am_i)2 §己憶體晶胞區域中指出對應之列位址之有意義的一位元Am，Am-i。對應此指示，將列位址之有思義-一位兀Am，Am-1輸入寫入電路15中之調整電路32。第6圖之調整電路基本上以與第5圖之電路結構相同的結構來形成，然而，如第6圖中所示的，在電容調整部份 44中只提供二個電谷器52m，52m-1做為提供於介於節點cdv 和地端Vss之間提供的電晶體。此以將列位址之有意義二位元八…八…輸入調整電路32之方式來對應。在此，設計電容器52m，52m]2電谷值Cm，Cm]以至少滿足cm>cm-12關係。在下列四惰況中參考第6圖來說明本發明之調整電路之實際操作。 (1)當記憶體晶胞區域61中之記憶體晶胞待寫入時：因為寫入位址之有意義的二位元分別為Am=〇, Am_i=0 ’所以位元線電壓Vbu,i從式3表示如下（下文中稱為本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -19 (請先閲讀背面之注意事項再填寫本頁} .、一叮丨 574695 A7 B7 五、發明説明（17 ) 式4):

Vbit，i=VREFx(l+(CB/CA)) (2) 類似地，當記憶體晶胞區域62中之記憶體晶胞待寫入時： ” 因為寫，入位址之二有意義之位元分別為&叻，

Am-i = l ’所以位元線電壓Vbit，2從式3表示如下（下文中稱為式 5): ’、、、

Vbit52=VREFx(l+(CB+Cm.1)/CA) (3) 類似地，當記憶體晶胞區域63中之記憶體晶胞待寫入時：因為寫入位址之有意義的二位元分別為 ^ m 上， ΑπΜ=〇，所以位元線電壓vbiu從式3表示如下（下文中稱為式6广

Vbit53=VREFx(l+(CB+Cm)/CA) (4) 類似地，當記憶體晶胞區域64中之記憶體晶胞待寫入時：因為寫入位址之有意義的二位元分別為Am==1， Am-fl，所以位元線電壓Vbit，4從式3表示如下（在下文中稱為式7) ·

Vbit,4=VREFx(l+(CB+Cm.1+Cm)/CA) 在此，因為Cm>Cm·!之關係如上述滿足，所以可從式至 7式’於上面的例子（1)至（4)之位元線電壓之間滿足 Vbit/Vbit/Vbit/Vbit，！之關係。換句話說，本發明之調整電路能夠視待於記憶體晶胞本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 20 (請先閲讀背面之注意事項再填寫本頁} 、=口 · 574695 A7 五、發明説明（l8 區域61至64之間寫入之記憶體晶胞屬於之區域來改變位元線電壓Vbit之大小，且可在從位元線電壓乂^之輸出末端 VBO經過位元線之線路距離較長之記憶體晶胞區域處設定位元線電壓之較高大小。更具體地說，當記憶體晶胞區域64中之記憶體晶胞為待寫入時，位元線電壓Vw之大小變得最高，而在記憶體晶胞61中之記憶體晶胞為待寫入時變得最低。供應給每個記憶體晶胞區域之位元線電壓Vbit之實際值可藉由足夠地設定電容器42,43,52m52mi之電容值Ca, CBjCn^Cm-i。因此，在本發明之調整電路中，可以寫入位址為基礎來δ又疋位元線電壓vbit為足夠的大小以將待寫入之記憶體晶胞之汲極上的實際電壓值設定在操作確保範圍内，例如在4至5V之範圍内。因此，在本發明之非揮發性半導體記憶體中，因為寫入期間汲極電壓之大小可在記憶體晶胞陣列丨丨之所有記憶體晶胞中設定在一定範圍内，所以可降低在每個記憶體晶胞中之寫入速度的變動。第5圖和第6圖之調整電路建構為以寫入位止為基礎來改變為電壓比較部份45之一輸入電壓之節點CDV之電壓VCDV。然而，其亦可建構為以寫入位址為基礎來改變為另-輸入電壓之參考電壓Vref。在非揮發性半導體記憶體中，即使在非調整電路之電路中，一般使用此參考電壓vREF 是可能的。因此，當參考電壓VREF變化時，需注意非揮發 -21 (請先閲讀背面之注意事項再填寫本頁) 、可本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱） 574695 A7 ----------B7____五、發明説明（l9 ) 性半導體記憶體之設計。再者，在上面的實施例中，已說明一非揮發性半導體记憶體（具體地說為一快閃記憶體）做為一例子，然而，本發明决非文限於此，且允許應用至一鐵電記憶體以及一揮發性半導體記憶體（諸如DRAM,SRAM卜在本發明之非揮發性半導體記憶體中，視在記憶體晶胞陣列中之記憶體晶胞之位置而定，以寫入位址為基礎來供應足夠大小之位元線電壓。因此，因為在寫入期間汲極電壓之大小可設定在一定範圍内，所以可降低每個記憶體晶胞中之寫入速度之變動。本發明對非揮發性半導體記憶體之性能之改進帶來了許多貢獻。在已參考一特定實施例加以說明本發明之同時，本發明之範圍不受限至該實施例且包含所附之申請專利範圍中所提出之範圍及其等效。 :……：f : . 參 (請先閲讀背面之注意事項再填寫本頁) 訂- 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 22 574695 A7 B7 五、發明説明（2〇元件標號對照 1…記憶體晶胞陣列 2…寫入電路 3…位址輸入部份 11…記憶體晶胞陣列 12…列解碼器 13…行解碼器 14…行開關 15…寫入電路 17…輸入/輸出緩衝器 18…控制電路(指令暫存器） 19…位址輸入/輸出端點 20…資料輸入/輸出端點 21…記憶體晶胞 22…區段選擇電晶體 23…字線 24…區段 31…電壓提升電路 32…調整電路 33…位元線電壓供應電路 34…NAND閘 35-"PMOS電晶體 41-"PMOS電晶體 42,43…位元線電壓調整用之電容器 44…電容器之電容調整部份 45…電壓比較部份 46…位元線電壓調整之 PMOS電晶體 47—PMOS電晶體 48 ."PMOS電晶體41之開關控制部份 49 — PMOS電晶體47之開關控制部份 50…比較電壓產生部份 51…開關電晶體 52…電容器 61，62,63,6令"記憶體晶胞區域 (請先閲讀背面之注意事項再填寫本頁) 訂i 23 本紙張尺度適用中國國家標準（CNS) Α4規格（210X297公釐）

Claims

574695 A8 B8 C8 ______D8 六、申請專利範圍 1· 一種半導體記憶體，其包含：一包括多個配置於多個位元線和字線之交點上且連接至該位元線之記憶體晶胞之記憶體晶胞陣列；以及裝一接收一位址訊號並供應一位元線電壓給連接至在寫入操作期間以該位址訊號所選擇之記憶體晶胞之位元線之寫入電路，其中該寫入電路以該位址訊號為基礎，視在該記憶體晶胞陣列中之所選擇的記憶體晶胞之位置而定來改變該位元線電壓之大小。訂 2·如申請專利範圍第1項之半導體記憶體，其中當線路距離較長時，視從該位元線電壓之輸出末端經由位元線至該選擇到的記憶體晶胞之該線路距離而定，該寫入電路將該位元線電壓之大小提高到一較高大小。

3·如申清專利範圍第1項之半導體記憶體，其中該寫入電路包含：一用以藉由提高該電源電壓來輸出一具有高於一電源電壓之較高大小之提升電壓之電壓提升電路；以及一用以藉由將該提升電壓調整至一預先決定之電壓大小來輸入該提升電壓和輸出該位元線電壓之調整電路，其中該調整電路接收該位址訊號，且以該位址訊號為基礎，視該選擇到的記憶體晶胞之位置而定來改變該預先

24 574695

申請專利範圍決定之電壓大小。如申研專利範圍弟3項之半導體記憶體，其中該調整電路包含：一第一和一第二電容部份，其順序串聯於該位元線電壓之輸出節點和地端之間；一用以將該第一和第二電容部份之連接節點之電壓大小和一參考電壓比較之電壓比較部份；以及一提供於該提升電壓之輸入節點和該位元線電壓之輸出節點之間的電晶體，且其受控制並以在該電壓比較部份中之比較結果為基礎來打開/關閉狀態，其中該調整電路改變於該第二電容部份中以該位址訊號為基礎所產生之電容值。 5·如申請專利範圍第4項之半導體記憶體，其中該第二電谷部份包含：一提供該連接節點和該地端之間的固定電容值電容器；與該固定電容值電容器並聯連接於該連接節點和該地端之間之多個電容器，且其受控制以視該位址訊號之對應位元之大小為基礎來打開/關閉狀態，其中：該調整電路以該位址訊號為基礎來改變從該多個開關電晶體於打開狀態中之開關電晶體之組合，並從該多個電容器中選擇一預先決定之組合之電容器；且藉此’改變於該第二電容部份中所產生之電容值。 6·如申請專利範圍第5項之半導體記憶體，其中當該位址本紙張尺度適用家標準（CNS) A4規格⑵〇><297公楚） 25 574695 A B c D 夂、申請專利範圍訊號之對應位元為更高意義位元時，該多個電容器之電容值更大。 7·如申請專利範圍第1項之半導體記憶體，其中輸入該寫入電路之位址訊號係由具有多位元之位址訊號之一部份位元構成，且亦由來自最高意義位元之一預先決定數目之位元所構成的。 8·如申請專利範圍第1項之半導體記憶體，其中該記憶體晶胞陣列係由多個具有區塊位址之區塊構成，且輸入至該寫入電路之位址訊號包括一區塊位址訊號。 9.如申請專利範圍第1項之半導體記憶體，其中該記憶體晶胞為一具有一浮動閘極之非揮發性記憶體晶胞，且寫入操作係藉由將載子經由供應該位元線電壓注入至該浮動閘極來執行的。 26 本紙張尺度適用中國國家標準（CNS) A4規格（21〇Χ297公¥7