TW556308B - A method of shrinking a pattern space and ensuring the pattern space - Google Patents

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Description

556308 五、發明說明（1) 發明領域 本發明是有關一種半導體製程，且特別是有關於一種 縮小圖案間隙且確保該間隙的方法。 發明背景 隨著次微米（sub-micro)半導體製程在現今半導體製 程中已是普遍的技術，高解析微影製程（h i g h - r e s ο 1 u t i ο η photolithographic process)的需求也增加。而習知携支影 方法的解析度主要取決於光源的波長（wavelength)，這將 使罩幕層上的圖案之間被規範於一固定距離。如果分開圖 案的距離小於光源波長時，則無法精準的圖案化與進行定 義0 所 微影製 focus) 的罩幕 受後續 而被損 罩幕層 層上圖 因 保該間 定義上 進而防 發明概 以習知技術 程。此外， 與相對較低 層（masking 沉積步驟中 壞。這種易 圖案化與定 案在尺寸上 此，本發明 隙的方法， 的精密度， 止導因於後 通常使用 南解析微 解析微影 layer) 作為與某 受影響的 義上的精 的縮小。 的目的在 以避免發 而妨礙罩 續沉積製 ·，，，— 一 κ〜"小同鮮祈 影製程的聚焦深度（depth 製程要淺。因此需要較低厚度 。然而，較低厚度的罩幕層易& 些材質層反應的反應氣體影響$ 形（susceptibi 1 ity)會降 ^ 密度（precision)而妨礙罩幕 於提供一種縮小圖案間隙且確 ^習知因降低罩幕層圖案化與 幕層上圖案在尺寸上的縮小，、 程之基底損害。
556308 五、發明說明（2) 為解決上述問題，本發明提供一種半導體製程，包括 定義一基底，再於基底上沉積一第一層。然後在第一層上 提供一保護層，再於保護層上提供一罩幕層。接著，圖案 化並定義這層罩幕層，隨後利用具有至少一反應氣體之化 學氣相沉積製程於圖案化並定義後的罩幕層上沉積一第二 層，其中保護層防止第一層與用以形成遮蓋層的反應氣體 反應，且使罩幕結構之頂部上的遮蓋層成長速率大於保護 層上的遮蓋層成長速率。因此保護層又可以是抗反射層或 其他聚矽層。 另一方面，沉積第二層的步驟是在一低於圖案化罩幕 ，層之穩定度的溫度下進行的。 本發明亦提供一種半導體製程，包括定義一基底，再 於基底上沉積一第一層；然後在第一層上提供一保護層， 再於保護層上提供一罩幕層；接著，圖案化並定義這層罩 幕層，以形成具有至少一大體上為垂直的側壁與一大體上 為水平的頂部的至少一罩幕結構；隨後，利用具有至少一 反應氣體之化學氣相沉積製程，於罩幕結構與保護層上沉 積一遮蓋層（shielding layer)，其中遮蓋層沉積於罩幕 結構頂部或側壁的成長速率或厚度遠大於遮蓋層沉積於保 護層的成長速率或厚度。然後，非等向性蝕刻保護層以及 第一層被餘刻。 一方面，沉積遮蓋層的步驟包括沉積一聚合層 (polymer)的步驟。 另一方面，遮蓋層沉積於罩幕結構頂部或側壁的數量
8898twf.ptd 第6頁 556308 五、發明說明（3) 遠大於遮蓋層沉積於保護層上的數量。 本發明再提供一種半導體製程，包括定義一基底，再 於基底上沉積一第一層。然後在第一層上提供一保護層， 再於保護層上提供一罩幕層。接著，圖案化並定義這層罩 幕層以形成至少兩個罩幕結構，其中每一罩幕結構包括大 體上為垂直的側壁與一大體上為水平的頂部，以及其中罩 幕結構分隔一空間。隨後，利用具有至少一反應氣體之化 學氣相沉積製程於罩幕結構頂部與分隔罩幕結構的空間上 沉積一聚合層，其中聚合層沉積於罩幕結構頂部或側壁的 成長速率遠大於聚合層沉積於保護層的成長速率。然後， 以罩幕結構與聚合層為蝕刻罩幕，非等向性蝕刻保護層以 及第一層。 本發明的其他目的與優點將部分描述於下列敘述中， 且部分可由描述中明顯得知，或是能從本發明的實施中獲 悉。本發明的目的與優點將可藉由特別於所附申請專利範 圍中之元件與結合而被理解與達到。 上述整體描述與下列詳細的敘述只是作為示範用與解 釋用，而非用以限定本發明。 為讓本發明之上述和其他目的、特徵和優點能更明顯 易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說 明如下： 標記之簡單說明： 10 :晶圓基底 1 2 :基層
8898iwf.ptd 第7頁 556308 14 :保護層 1 6 ·罩幕結構 18 :第二層 1 6 2 :頂部 16 4 ··側壁 實施例 現在詳細提出本發明的實施例，並且隨範例附有圖 解。圖示中相同標號是有關於相同或相似的部分。 曰曰 第1圖至第3圖所示是依照本發明之較佳實&例一種半 導體製造步驟的剖面圖。請參照第i圖，本發明的方法係 在一晶圓基底（wafer substrate)l〇上提供一基層（base Uyer)12，這可藉由任何已知製程來定義二而1基胃層12可以 是一金屬層（metallic layer)譬如藉由任何已知沉積製程 於晶圓基底10上沉積一銘或銅層。而基層12也可以是一介 電層譬如一二氧化矽層（S i 02 )，於此實例中基層1 2可於 圓基底10上沉積或成長。 然後，在基層1 2上提供一保護層1 4，以保護基層1 2不 受後續沉積步驟影響。在沉積步驟期間導入二氟甲烷 (difluoromethane，化學式為CH2F2)、二氟甲烷（CH2F2)與 八氟丁烯（octafluorobutene，化學式為C4F8)的混合物、 二氟甲烷（CH2F2)與三氟曱烷（trifluoromethane，化學式 為CHF3)的混合物。保護層14可以是有機或無機的，並且 具有大概2 0 0埃至8 0 0埃之間的厚度。 接著，在保護層1 4上提供一罩幕層。然後使用一已知
8898twf ptd 第8頁 556308 五、發明說明（5) 製程圖案化姐定義罩幕層，以形成具有數個罩幕結構1 6的 圖案化罩幕層。而罩幕結構16包括大體上垂直的側壁164 與大體上水爭的頂部16 2。 隨後，請參照第2圖’藉由已知的化學氧相沉積 (chemical vapor deposition ’ 間稱CVD)製程譬如電水化 學氣相沉積（plasma enhanced CVD，簡稱PECVD)與低壓化 學氣相沉積（low pressure CVD，簡稱LPCVD)於罩幕詰構 1 6上沉積一第二層1 8。這些已知的化學氣相沉積製程可以 導^ 一或多種反應氣體，這些反應氣體中至少包含第一部 分氣取代煙類，或可再加上另一全氟取代烴類，或是取代 ί Ξ ί ί ί ί t Ξ分敦取代烴類，其中第-部分氟取代烴 類或第二邻二=ΐ產生的最主要成分，而添加全氟取代烴 二屏1 8 ϋ ^ ί代煙類之目的係為使罩幕結構1 6上之第 一;八葡:t大於保護層14上之第二層18的厚度。上述第 邛刀齓取代烴類例如是二氟甲烷（CH 例如是八氟丁嬌〔C P、心筮-邡八^ 2 全氣取代；工 氟甲院(CHF3) 4 8)第-氟取代烴類例如是三 比例本m;:整二氟甲烧與八氟丁缔(或三說甲院)之 贷以及此電漿化氣相沈積步驟丫 (s，bias)的大小，以使罩幕結構16上之自我偏壓 長速率或數量大於保護唐14上之第 之第一層18的成 =保護層14上之第蔓；層18成長速；數 於成 長現象’而使保護層丨4上沒有成長第二 保護層L4,刻現象大於ii的， 層或甚至被蝕刻掉
556308 五、發明說明（6) 一部份。雖然本實施例中形成在罩幕結構1 6上之第二層1 8 的厚度較大，不過，如欲使各處之第二層1 8的厚度皆相 同，則僅以第一部分氟取代烴類（如二氟甲烷）作為反應氣 體之主成分即可。舉例來說，電漿化學氣相沈積步驟之壓 力介於5 mTorr至30 mTorr之間，功率介於500至1800 W之 間，自我偏壓介於0〜-400V之間，且沈積速率介於600 埃/min至6 0 0 0埃/min之間。此外，當反應氣體之主成分 僅有苐一部分氟取代烴類（如二氟甲燒）時，上述條件亦同 樣適用。 —，者，此電漿化學氣相沈積步驟之反應氣體中尚可加 入風氣（Ar)與一氧化碳（C0)，其中氬氣係作為載 豆 增加罩幕結構16上/保護層14上之第二層18厚^度戰的孔一致、Τ 巧；而一氧化碳可捕捉氟取代烴類所產生的氟自由基 Γ,ΐΤΓ 7diCal)或 I 離子（flU〇ride ion)，以防止其 蝕刻^ 土之尚分子，從而增加第二層18的沈積速率。 入曩電氕ΐ f氣甘相沈積步驟之反應氣體中尚可加 入乳軋（〇2)與虱氣（Μ，其中氧氣具有蝕刻第二層18之功 =ΪI用來控制第二層18之沈積速率，其功用恰與一氧 驟之反應氣體中還 四氟化碳（CF4)， 或氟離子以蝕刻生 速率，其功用與上 除此之外’此電漿化學氣相沈積步 可加入全氟取代烴類-六氟乙烷（（：2ί?6)或 其在電漿中解離後可提供多量的氣原子 成之高分子，從而減緩第二層丨8沈積的 述之氧氣類似。
889(Stwt .pui 556308 五、發明說明（7) 而且，因為保護層14與反應氣體二氟甲烷（CH2F2)、二 氟甲烷（CH2F2)與八氟丁烯（C4F8)的混合物、二氟甲烷 (CH2F2)與三氟甲烷（CHF3)的混合物不會發生反應的，所以 保護層1 4可以防止在沉積第二層1 8的期間反應氣體與基層 1 2發生反應。 此外，第二層1 8可以是有機或是無機的，以及非感光 性的（photo-insensitive)。於一實施例中，第二層18是 一聚合層。於另一實施例中’第二層1 8實質上為順應下層 外形的，且覆蓋罩幕結構1 6的頂部1 6 2與側壁1 6 4。於一實 施例中，第二層1 8沉積於罩幕結構1 6的頂部1 6 2之數量大 於沉積於側壁1 6 4的數量，故具有防止罩幕層受損的功 能；此外，於另一實施例中，第二層1 8沉積於罩幕結構1 6 的側壁164之數量也可大於或等於沉積於頂部162的數量， 所以具有縮小間距之功能。於本實施例中，罩幕結構1 6變 得對後續蝕刻步驟更有抵抗力，藉以維持微影製程 (photolithographic process)的精密度（precision) ° 此 外，沉積第二層1 8的步驟是在一低於罩幕結構1 6之穩定度 的溫度下進行的。換句話說，第二層1 8是在一個不會影響 罩幕結構1 6之結構穩定性的溫度下進行沉積的。在沉積第 二層1 8之後，罩幕結構1 6之間的空間將可被縮小，舉例來 說從0 . 2 2微米到0 . 0 2微米；抑或是罩幕結構1 6的高度被增 加，以防止罩幕結構1 6受後續製程損害。 接著，請參照第3圖，以第二層1 8、罩幕結構1 6作為 I虫刻罩幕，利用一應用電漿的乾I虫刻（p 1 a s m a - b a s e d d r y
8898twf.ptd 第11頁 556308 五、發明說明（8) etching)製程對包括保護層14與基層12的結構進行非等向 性蝕刻。然後，再將第二層1 8與罩幕結構1 6完全去除，而 留下成為所需圖案的基層12。 雖然本發明已以一較佳實施例揭露如上，然其並非用 以限定本發明，任何熟習此技藝者，在不脫離本發明之精 神和範圍内，當可作些許之更動與潤飾，因此本發明之保 護範圍當視後附之申請專利範圍所界定者為準。
8898twf.ptd 第12頁 556308
8898twf.ptd 第13頁

Claims (1)

  1. 556308 六、申請專利範圍 1. 一種縮小圖案間隙且確保該間隙的方法，包括： 定義一基底； 於該基底上沉積一第一層； 在該第一層上提供一保護層； 於該保護層上提供一罩幕層； 圖案化並定義該罩幕層，而產生圖案化的一罩幕結 構，且該罩幕結構具有一頂部與一側壁；以及 利用具有至少一反應氣體的一化學氣相沉積製程於該 罩幕結構上沉積一第二層，且使該第二層在該罩幕結構之 該頂部的成長速率大於在該保護層上之成長速率，且其中 該保護層可以防止該第一層在該第二層形成過程中受到製 程反應所影響。 2. 如申請專利範圍第1項所述之方法，其中該保護層上 之成長速率為零。 3. 如申請專利範圍第1項所述之方法，其中該保護層上 之成長速率為負的。 4. 如申請專利範圍第1項所述之方法，其中沉積該第二 層之該步驟係在低於該罩幕層之一穩定度的一溫度下進行 的0 5. 如申請專利範圍第1項所述之方法，其中該保護層是 有機的。 6. 如申請專利範圍第1項所述之方法，其中該保護層是 無機的。 7. 如申請專利範圍第1項所述之方法，其中該第一層包
    88981\\ Γ. ptd 第14頁 556308 六、申請專利範圍 括一介電材質。 8. 如申請專利範圍第1項所述之方法，其中該第一層包 括一金屬材質。 9. 如申請專利範圍第1項所述之方法，其中該第二層包 括一聚合層。 1 0.如申請專利範圍第9項所述之方法，其中該化學氣相 沉積製程包括一電漿化學氣相沈積製程。 1 1.如申請專利範圍第1 0項所述之方法，其中該反應氣 體中至少包含一第一氟取代烴類，且該第一氟取代烴類係 為一部分氟取代烴類。 1 2.如申請專利範圍第1 1項所述之方法，其中該第一氟 取代烴類包括二氟甲烷（CH2F2)。 1 3.如申請專利範圍第1 1項所述之方法，其中該反應氣 體中更包括一第二氟取代烴類，且該方法更包括調整該第 一氟取代烴類與該第二氟取代烴類之比例，以及該電漿化 學氣相沈積製程所使用之一自我偏壓的大小，以使該罩幕 層上之該第二層的厚度大於該保護層上之該第二層的厚 度。 1 4.如申請專利範圍第1 3項所述之方法，其中該第二氟 取代烴類包括三氟甲烷（CHF3)。 1 5.如申請專利範圍第1 3項所述之方法，其中該第二氟 取代烴類包括八氟丁烯（C4F8)。 1 6.如申請專利範圍第1 1項所述之方法，其中更包括在 該反應氣體中添加氬氣與一氧化碳。
    8898twf.ptd 第15頁 556308 六、申請專利範圍 1 7.如申請專利範圍第1 1項所述之方法，其中更包括在 該反應氣體中添加氬氣（A r )。 1 8.如申請專利範圍第1 1項所述之方法，其中更包括在 該反應氣體中添加一氧化碳（C0)。 1 9.如申請專利範圍第1 1項所述之方法，其中更包括在 該反應氣體中添加六氟乙烷（C2F6)與四氟化碳（CF4)。 2 0.如申請專利範圍第1 1項所述之方法，其中更包括在 該反應氣體中添加氧氣（〇2 )。 2 1 .如申請專利範圍第1 1項所述之方法，其中更包括在 該反應氣體中添加氮氣（N2)。 .2 2.如申請專利範圍第1 1項所述之方法，其中更包括在 該反應氣體中添加六氟乙烷（C2F6)與四氟化碳（CF4)其中之 —— 〇 2 3.如申請專利範圍第1 0項所述之方法，其中該電漿化 學氣相沈積製程之壓力介於5 mTorr至30 mTorr之間。 2 4.如申請專利範圍第1 0項所述之方法，其中該電漿化 學氣相沈積製程所使用之功率介於5 0 0至1 8 0 0 W之間。 2 5.如申請專利範圍第1 0項所述之方法，其中該電漿化 學氣相沈積步驟所使用之一自我偏壓介於0〜-4 0 0 V之間。 2 6.如申請專利範圍第1 0項所述之方法，其中該第二層 之沈積速率介於600 埃/ min至6000 埃/ min之間。 27. —種半導體製程，包括： 定義一基底； 於該基底上沉積一第一層；
    8898twf.ptd 第16頁 556308 六、申請專利範圍 ' 在該第一層上提供一保護層； 於該保護層上提供一罩幕層； 圖案化並定義該罩幕層，以形成具有垂直的至少一側 壁以及水平的一頂部之至少一罩幕結構； 利用具有至少一反應氣體的一化學氣相沉積製程於該 至少一罩幕結構上沉積一遮蓋層，其中該遮蓋層沉積於該 罩幕結構的該側壁之數量大於該遮蓋層沉積於該保護層上 之數量，以及其中該保護層用以防止該第一層在該遮蔽層 形成過程中受到製程反應所影響；以及 非等向性蝕刻該保護層以及該第一層。 2 8.如申請專利範圍第2 7項所述之半導體製程，其中沉 積該遮蓋層之該步驟包括沉積一聚合層的步驟。 2 9 .如申請專利範圍第2 8項所述之半導體製程，其中該 化學氣相沉積製程包括一電聚化學氣相沈積製程。 3 0.如申請專利範圍第2 9項所述之半導體製程，其中該 反應氣體中至少包含一第一氟取代烴類，且該第一氟取代 烴類係為一部分氟取代烴類。 3 1 .如申請專利範圍第3 0項所述之半導體製程，其中該 第一氟取代烴類包括二氟甲烷（CH2F2)。 3 2.如申請專利範圍第3 0項所述之半導體製程，其中該 反應氣體中更包括一第二氟取代烴類，且該半導體製程更 包括調整該第一氟取代烴類與該第二氟取代烴類之比例， 以及該電漿化學氣相沈積製程所使用之一自我偏壓的大 小，以使該罩幕結構上之該遮蓋層的厚度大於該保護層上
    8898twf.ptd 第17頁 556308 六、申請專利範圍 之該遮蓋層的厚度。 3 3.如申請專利範圍第3 2項所述之半導體製程，其中該 第二氟取代烴類包括三氟甲烷（CHF3)。 3 4.如申請專利範圍第3 2項所述之半導體製程，其中該 第二氟取代烴類包括八氟丁烯（C4F8)。 3 5.如申請專利範圍第3 0項所述之半導體製程，其中更 包括在該反應氣體中添加氬氣與一氧化碳。 3 6.如申請專利範圍第3 0項所述之半導體製程，其中更 包括在該反應氣體中添加氬氣（Ar )。 1 3 7 .如申請專利範圍第3 0項所述之半導體製程，其中更 包括在該反應氣體中添加一氧化碳（C0)。 3 8.如申請專利範圍第3 0項所述之半導體製程，其中更 包括在該反應氣體中添加六氟乙烷（C2F6)與四氟化碳 (CF4)。 3 9.如申請專利範圍第3 0項所述之半導體製程，其中更 包括在該反應氣體中添加氧氣（0 2 )。 4 0 .如申請專利範圍第3 0項所述之半導體製程，其中更 包括在該反應氣體中添加氮氣（N2)。 4 1 .如申請專利範圍第3 0項所述之半導體製程，其中更 包括在該反應氣體中添加六氟乙烷（C2F6)與四氟化碳（CF4) 其中之一。 4 2.如申請專利範圍第2 9項所述之半導體製程，其中該 電漿化學氣相沈積步驟之壓力介於5 mTorr至30 mTorr之 間。
    8898twf.ptd 第18頁 556308 六、申請專利範圍 4 3.如申請專利範圍第2 9項所述之半導體製程，其中該 電漿化學氣相沈積步驟所使用之功率介於5 0 0至1 8 0 0 W之 間。 44.如申請專利範圍第2 9項所述之半導體製程，其中該 電漿化學氣相沈積步驟所使用之一自我偏壓介於〇〜-4 0 0 V 之間。 4 5.如申請專利範圍第2 9項所述之半導體製程，其中該 遮蓋層之沈積速率介於600 埃/ min至6000 埃/ min之間。 4 6.如申請專利範圍第2 7項所述之半導體製程，其中該 遮蓋層是無機的。 4 7.如申請專利範圍第2 7項所述之半導體製程，其中沉 積該遮蓋層之該步驟係提供不影響該至少一罩幕結構之穩 定性的一溫度。 4 8.如申請專利範圍第2 7項所述之半導體製程，其中該 遮蓋層沉積於該罩幕結構的該側壁之數量大於該遮蓋層沉 積於該罩幕結構的該頂部上之數量。 4 9 .如申請專利範圍第2 7項所述之半導體製程，其中該 第一層包括一金屬材質。 5 0 .如申請專利範圍第2 7項所述之半導體製程，其中該 第一層包括一介電材質。 5 1 . —種半導體製程，包括： 定義一基底； 於該基底上沉積一第一層； 在該第一層上提供一保護層；
    8898twf.ptd 第19頁 556308 六、申請專利範圍 於該保護層上提供一罩幕層； 圖案化並定義該罩幕層，以形成至少兩個罩幕結構， 其中每一該些罩幕結構包括垂直的複數個側壁以及水平的 一頂部； 利用具有至少一反應氣體的一化學氣相沉積製程於該 些罩幕結構上沉積一聚合層，其中該聚合層沉積於該些罩 幕結構的該頂部上之數量遠大於該聚合層沉積於該保護層 上之數量，以及其中該保護層用以防止該第一層在該遮蔽 層形成過程中受到製程反應之影響；以及 以該些罩幕結構與該聚合層作為蝕刻罩幕，非等向性 蚀刻該保護層以及該第一層。 5 2.如申請專利範圍第5 1項所述之半導體製程，其中該 聚合層是非感光性的。 5 3.如申請專利範圍第5 1項所述之半導體製程，其中沉 積該聚合層之該步驟係提供不影響該些罩幕結構之穩定性 的一溫度。 5 4.如申請專利範圍第5 1項所述之半導體製程，其中該 聚合層沉積於該些罩幕結構的該頂部之數量大於該聚合層 沉積於該些罩幕結構的該些側壁上之數量。 5 5.如申請專利範圍第5 1項所述之半導體製程，其中該 第一層是一介電層。 5 6.如申請專利範圍第5 1項所述之半導體製程，其中該 第一層是一金屬層。 5 7.如申請專利範圍第5 1項所述之半導體製程，其中該
    8898twf.ptd 第20頁 556308 六、申請專利範圍 化學氣相沉積製程包括一電漿化學氣相沈積製程。 5 8.如申請專利範圍第5 7項所述之半導體製程，其中該 反應氣體中至少包含一第一氟取代烴類，且該第一氟取代 烴類係為一部分氟取代烴類。 5 9.如申請專利範圍第5 8項所述之半導體製程，其中該 第一氟取代烴類包括二氟曱烷（CH2F2)。 6 0.如申請專利範圍第5 8項所述之半導體製程，其中該 反應氣體中更包括一第二氟取代烴類，且該半導體製程更 包括調整該第一氟取代烴類與該第二氟取代烴類之比例， 以及該電漿化學氣相沈積製程所使用之一自我偏壓的大 小，以使該些罩幕結構上之該聚合層的厚度大於該保護層 上之該聚合層的厚度。 6 1 .如申請專利範圍第6 0項所述之半導體製程，其中該 第二氟取代烴類包括三氟甲烷（CHF3)。 6 2.如申請專利範圍第6 0項所述之半導體製程，其中該 第二氟取代烴類包括八氟丁烯（C4F8)。 6 3.如申請專利範圍第5 8項所述之半導體製程，其中更 包括在該反應氣體中添加氬氣與一氧化碳。 6 4.如申請專利範圍第5 8項所述之半導體製程，其中更 包括在該反應氣體中添加氬氣（Ar)。 6 5.如申請專利範圍第5 8項所述之半導體製程，其中更 包括在該反應氣體中添加一氧化碳（C0)。 6 6.如申請專利範圍第5 8項所述之半導體製程，其中更 包括在該反應氣體中添加六氟乙烷（C2F6)與四氟化碳
    8898twf.ptd 第21頁 556308 六、申請專利範圍 (CFJ。 6 7 ·如申請專利範圍第5 8項所述之半導體製程，其中更 包括在該反應氣體中添加氧氣（02)。 6 8.如申請專利範圍第5 8項所述之半導體製程，其中更 包括在該反應氣體中添加氮氣（N2)。 6 9.如申請專利範圍第5 8項所述之半導體製程，其中更 包括在該反應氣體中添加六氟乙烷（C2F6)與四氟化碳（CF4) 其中之一。 7 0 .如申請專利範圍第5 8項所述之半導體製程，其中該 電漿化學氣相沈積步驟之壓力介於5 mTorr至30 mTorr之 間。 7 1 .如申請專利範圍第5 8項所述之半導體製程，其中該 電漿化學氣相沈積步驟所使用之功率介於5 0 0至1 8 0 0 W之 7 2.如申請專利範圍第5 8項所述之半導體製程，其中該 電漿化學氣相沈積步驟所使用之一自我偏壓介於0〜- 4 0 0 V 之間。 7 3.如申請專利範圍第5 8項所述之半導體製程，其中該 遮蓋層之沈積速率介於600 埃/ min至6000 埃/ min之間。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW557541B (en) * 2002-07-11 2003-10-11 Macronix Int Co Ltd Method for forming contact
KR20140020150A (ko) * 2012-08-08 2014-02-18 에스케이하이닉스 주식회사 반도체 소자의 제조 방법
CN104157556B (zh) * 2013-05-15 2017-08-25 中芯国际集成电路制造(上海)有限公司 金属硬掩模开口刻蚀方法
JP2015216233A (ja) * 2014-05-09 2015-12-03 株式会社ディスコ エッチング方法
US10043674B1 (en) * 2017-08-04 2018-08-07 Applied Materials, Inc. Germanium etching systems and methods
CN108417531A (zh) * 2018-03-02 2018-08-17 武汉新芯集成电路制造有限公司 一种接触孔的刻蚀方法
US10978301B2 (en) * 2018-08-31 2021-04-13 Taiwan Semiconductor Manufacturing Company, Ltd. Morphology of resist mask prior to etching

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4333793A (en) * 1980-10-20 1982-06-08 Bell Telephone Laboratories, Incorporated High-selectivity plasma-assisted etching of resist-masked layer
US4871630A (en) * 1986-10-28 1989-10-03 International Business Machines Corporation Mask using lithographic image size reduction
JPH02288235A (ja) * 1989-04-27 1990-11-28 Fujitsu Ltd 半導設装置の製造方法
US5063655A (en) * 1990-04-02 1991-11-12 International Business Machines Corp. Method to integrate drive/control devices and ink jet on demand devices in a single printhead chip
JPH0786244A (ja) * 1993-09-13 1995-03-31 Sony Corp ドライエッチング方法
KR0141941B1 (ko) * 1994-11-11 1998-07-15 문정환 감광막의 패터닝방법
US5665251A (en) * 1994-11-23 1997-09-09 International Business Machines Corporation RIE image transfer process for plating
KR0170949B1 (ko) * 1995-09-30 1999-03-30 배순훈 메탈층 형성 방법
EP1029946A3 (en) * 1999-02-16 2007-11-14 Nagakazu Furuya Gas diffusion electrode assemblies and process for producing the same
US6180518B1 (en) * 1999-10-29 2001-01-30 Lucent Technologies Inc. Method for forming vias in a low dielectric constant material

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