JP2003249484A - デポジション中に下層の損傷を防止する保護層を持った半導体装置の製造方法 - Google Patents

デポジション中に下層の損傷を防止する保護層を持った半導体装置の製造方法

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JP2003249484A JP2002121270A JP2002121270A JP2003249484A JP 2003249484 A JP2003249484 A JP 2003249484A JP 2002121270 A JP2002121270 A JP 2002121270A JP 2002121270 A JP2002121270 A JP 2002121270A JP 2003249484 A JP2003249484 A JP 2003249484A
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明中 梁
Shingi Sai
信誼 蔡
Kaki Sho
嘉麒 鍾
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Abstract

(57)【要約】 【課題】 後続のデポジション工程で発生する下層の損
傷を防止する半導体装置の製造方法を提供する。 【解決手段】 基板を準備する工程と、前記基板上に第
１層を被着する工程と、前記第１層上に少なくとも１つ
の活性ガスに対して非活性である保護層を提供する工程
と、前記保護層上にフォトレジスト層を提供する工程
と、前記フォトレジスト層をパターニングし、少なくと
も１つのほぼ垂直の側壁とほぼ水平の頂部とを有する少
なくとも１つのフォトレジスト構造を形成する工程と、
前記少なくとも１つのフォトレジスト構造と前記保護層
上に前記少なくとも１つの活性ガスを含むＣＶＤプロセ
スにより、前記頂部上に被着された量が前記少なくとも
１つの側壁上に被着された量よりも実質的に大きくなる
ように感光性物質を被着する工程と、前記保護層とエッ
チングされるべき層とを異方性エッチングにより除去す
る工程とを具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にデポジション中の下層の損傷を防止する
方法に関する。
【０００２】
【従来の技術】半導体製造プロセスにおいて、サブミク
ロン製造プロセスが今日では一般化しており、高解像フ
ォトリソグラフィプロセスへの要求が高まっている。従
来のフォトリソグラフィプロセスでの解像度は主として
光源の波長に依存していたため、フォトレジストパター
ン間の距離が制限されていた。即ち、光源の波長よりも
短い距離でパターンを分離しようとしても正確にはパタ
ーニングすることが出来なかった。高解像フォトリソグ
ラフィプロセスにおいて従来から短波長光源が使用され
ている。また、高解像フォトリソグラフィプロセスでの
焦点深度は低解像フォトリソグラフィプロセスに比較し
て浅いのでより膜厚の薄いフォトレジスト層が必要とな
る。
【０００３】
【発明が解決しようとする課題】しかし、膜厚の薄いフ
ォトレジスト層を使用すると、後続のデポジション工程
で使用される活性ガスが特定の物質層と反応して損傷し
てしまうという問題があった。このような薄膜の過敏性
はフォトレジスト膜のパターニングの正確性を損ね、フ
ォトレジストパターンの寸法を縮小させる妨げとなって
いた。したがって本発明の主要な目的は、後続のデポジ
ション工程で発生する下層の損傷を防止する半導体装置
の製造方法を提供することにある。
【０００４】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、基板を準備する工程と、この基板上に第１層
を被着する工程と、この第１層上に保護層を提供する工
程と、この保護層上にフォトレジスト層を提供する工程
と、このフォトレジスト層をパターニングする工程と、
パターニングされたフォトレジスト層上に少なくとも１
つの活性ガスを含むＣＶＤプロセスにより第２層を被着
する工程を含む。前記保護層は前記少なくとも１つの活
性ガスに対して非活性である。無機材料層はほぼ相似形
に形成される。第２層を被着する工程はパターニングさ
れたフォトレジスト層の安定温度以下の温度で行なわれ
る。
【０００５】また、本発明の半導体装置の製造方法は、
基板を準備する工程と、この基板上に第１層を被着する
工程と、この第１層上に保護層を提供する工程と、この
保護層上にフォトレジスト層を提供する工程と、このフ
ォトレジスト層をパターニングし、少なくとも１つのほ
ぼ垂直の側壁とほぼ水平の頂部とを有する少なくとも１
つのフォトレジスト構造を形成する工程と、この少なく
とも１つのフォトレジスト構造と前記保護層上に少なく
とも１つの活性ガスを含むＣＶＤプロセスにより感光性
物質を被着する工程と、前記保護層とエッチングされる
べき層とを異方性エッチングにより除去する工程とを含
む。ここで、前記フォトレジスト構造の頂部上に被着さ
れた感光性物質の量は、前記フォトレジスト構造の少な
くとも１つの側壁上に被着された感光性物質の量よりも
大きい。また、前記保護層は前記少なくとも１つの活性
ガスに対して非活性である。感光性物質を被着する工程
はポリマ層を被着する工程からなる。また、前記フォト
レジスト構造の頂部に被着された感光性物質の量は、前
記保護層上に被着された感光性物質の量よりも実質的に
大きい。
【０００６】さらに、本発明の半導体装置の製造方法
は、基板を準備する工程と、この基板上に第１層を被着
する工程と、この第１層上に保護層を提供する工程と、
この保護層上にフォトレジスト層を提供する工程と、こ
のフォトレジスト層をパターニングし、少なくとも２つ
のフォトレジスト構造を形成する工程とを含む。
【０００７】各フォトレジスト構造は互いに間隙によっ
て分離され、ほぼ垂直の側壁とほぼ水平の頂部とを有し
ている。本発明の製造方法は、さらに、前記フォトレジ
スト層の前記頂部と前記フォトレジスト層を分離してい
る前記間隙上に少なくとも１つの活性ガスを含むＣＶＤ
プロセスにより、ポリマ層を被着する工程とを含み、前
記フォトレジスト構造の頂部に被着されたポリマの量
は、前記側壁上に被着された量よりも実質的に大きく、
前記保護層は前記１つの活性ガスに対して非活性であ
る。さらに、本発明の製造方法は、前記フォトレジスト
構造の前記頂部上と前記フォトレジスト構造間の前記間
隙内のポリマ、前記保護層及び前記第１層を異方性エッ
チングにより除去する工程を含む。
【０００８】本発明の他の目的及び利点は以下の詳細な
説明中に一部記載されているので、その記載から明らか
であろうし、本発明を実施することによっても明らかに
なるであろう。本発明の目的及び利点は、特許請求の範
囲に特に指摘されている要素とその組合せ手段によって
実現され達成される。なお、前述の説明及び以下の詳細
な説明はいずれも説明のための一例であって、特許請求
の範囲に規定された本発明を制限するものではない。添
付図面は明細書の一部として本発明のいくつかの実施の
形態を示すものであり、本発明の原理を説明する役割を
担っている。
【０００９】
【発明の実施の形態】以下、添付図面を参照しながら本
発明の実施の形態の一例を詳細に説明する。なお可能な
限り同一参照番号は同一又は類似のものを示すものとし
て用いることとする。図１〜３は本発明の一実施例に係
る半導体装置の製造方法における工程別断面図を示した
ものである。
【００１０】図１を参照すると、本発明の方法では、ウ
ェハ基板１０上にベース層１２が既知の方法で形成され
る。ベース層１２はアルミニウムや銅のような金属層で
もよく、既知のデポジション（被着）方法で基板１０上
に被着される。またベース層１２は二酸化硅素（ＳｉＯ
2 ）層のような誘電体層でも良く、この場合第１層とな
るベース層１２は基板１０上に被着もしくは成長させる
ことが出来る。
【００１１】つぎに、後続のデポジション工程からベー
ス層１２を保護するためにベース層１２上に保護層１４
が形成される。保護層１４は、デポジション工程中に導
入される２弗化メタン（ＣＨ2 Ｆ2 ）、２弗化メタンと
８弗化ブテン（Ｃ4 Ｆ8 ）との混合ガス、又は２弗化メ
タンと三弗化メタン（ＣＨＦ3 ）などの活性（反応性）
ガスに対して非活性である。保護層１４は有機物又は無
機物で、約２００Å乃至８００Åの膜厚を有する。つい
で、フォトレジスト層１６が保護層１４上に形成され
る。フォトレジスト層１６は既知の方法でパターニング
され、複数のフォトレジスト構造１６となる。フォトレ
ジスト構造１６はほぼ垂直の側壁１６４とほぼ水平の頂
部１６２とを有している。
【００１２】図２を参照すると、第２層１８がパターニ
ングされたフォトレジスト層１６上にプラズマ励起化学
的気相被着（ＰＥＣＶＤ）又は低圧化学的気相被着（Ｌ
ＰＣＶＤ）のような既知の化学的気相被着（ＣＶＤ）法
によって形成される。これらの既知のＣＶＤプロセスに
は、ＣＨ2 Ｆ2 ，ＣＨ2 Ｆ2 とＣ4 Ｆ8 との混合ガス、
ＣＨ2 Ｆ2 とＣ4 Ｆ8 との混合ガス又はＣＨ2 Ｆ2 とＣ
ＨＦ3 との混合ガスなどが活性ガスとして使用される。
保護層１４はＣＨ2 Ｆ2 ，ＣＨ2 Ｆ2とＣ4 Ｆ8 との混
合ガス又はＣＨ2 Ｆ2 とＣＨＦ3 との混合ガスに対して
非活性であるため、第２層１８のデポジション中ベース
層１２が活性ガスと反応するのを防止する。
【００１３】なお、第２層１８は感光性であれば有機物
でも無機物でも良い。本実施例では、第２層１８はポリ
マ層である。他の実施例では、第２層１８がフォトレジ
スト構造１６の頂部１６２と側壁１６４とを覆うよう相
似形に形成されている。フォトレジスト構造１６の頂部
１６２に被着された第２層１８の量は側壁１６４に付着
する量より実質的に多い。本実施例では、フォトレジス
ト構造１６は後続のエッチング工程に対してより耐性が
高く、フォトリソグラフィ工程の精度を保つことが出来
る。
【００１４】第２層１８を被着する工程はフォトレジス
ト構造１６の安定温度より低い温度で実行される。換言
すれば、第２層１８はフォトレジスト構造１６の構造的
安定に影響を及ぼさない温度で被着される。第２層１８
の被着後は、例えば０．２２μｍから０．０２μｍに、
フォトレジスト構造１６の間隙が減少する。
【００１５】図３を参照すると、第２層１８、フォトレ
ジスト構造１６、保護層１４及びベース層１２からなる
構造体がプラズマベースのドライエッチングプロセスに
よって異方性エッチングにより除去される。第２層１
８、フォトレジスト構造１６及び保護層１４は完全にエ
ッチング除去され、ベース層１２は所望のパターンにエ
ッチングされる。
【００１６】本発明の他の実施例は、上記開示された本
発明を実施することにより、あるいは明細書の記載から
当業者に明確であろう。明細書と実施例とは一例として
示したもので、本発明の真の範囲と要旨は特許請求の範
囲に示されている。
【図面の簡単な説明】
【図１】本発明による半導体装置の製造方法における工
程別断面図（その１）。
【図２】本発明による半導体装置の製造方法における工
程別断面図（その２）。
【図３】本発明による半導体装置の製造方法における工
程別断面図（その３）。
【符号の説明】
１０ 基板 １２ ベース層（第１層） １４ 保護層 １６ フォトレジスト構造 １８ 第２層 １６２ 頂部 １６４ 側壁
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA04 BD03 DB03 DB08 DB23 DB26 EA02 EA03 EA04 EB01 EB02 EB03 EB04

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 基板を準備する工程と、 前記基板上に第１層を被着する工程と、 前記第１層上に少なくとも１つの活性ガスに対して非活
    性である保護層を提供する工程と、 前記保護層上にフォトレジスト層を提供する工程と、 前記フォトレジスト層をパターニングする工程と、 パターニングされたフォトレジスト層上に、前記少なく
    とも１つの活性ガスを含むＣＶＤプロセスにより第２層
    を被着する工程と、を具備することを特徴とする半導体
    装置の製造方法。
  2. 【請求項２】 基板を準備する工程と、 前記基板上に第１層を被着する工程と、 前記第１層上に少なくとも１つの活性ガスに対して非活
    性である保護層を提供する工程と、 前記保護層上にフォトレジスト層を提供する工程と、 前記フォトレジスト層をパターニングし、少なくとも１
    つのほぼ垂直の側壁とほぼ水平の頂部とを有する少なく
    とも１つのフォトレジスト構造を形成する工程と、 前記少なくとも１つのフォトレジスト構造と前記保護層
    上に前記少なくとも１つの活性ガスを含むＣＶＤプロセ
    スにより、前記頂部上に被着された量が前記少なくとも
    １つの側壁上に被着された量よりも実質的に大きくなる
    ように感光性物質を被着する工程と、 前記保護層とエッチングされるべき層とを異方性エッチ
    ングにより除去する工程と、を具備することを特徴とす
    る半導体装置の製造方法。
  3. 【請求項３】 基板を準備する工程と、 前記基板上に第１層を被着する工程と、 前記第１層上に少なくとも１つの活性ガスに対して非活
    性である保護層を提供する工程と、 前記保護層上にフォトレジスト層を提供する工程と、 前記フォトレジスト層をパターニングし、それぞれが互
    いに間隙によって分離され、ほぼ垂直の側壁とほぼ水平
    の頂部とを有する少なくとも２つのフォトレジスト構造
    を形成する工程と、 前記フォトレジスト層の前記頂部と前記フォトレジスト
    層を分離している前記間隙上に前記少なくとも１つの活
    性ガスを含むＣＶＤプロセスにより、前記頂部上に被着
    された量が前記側壁上に被着された量よりも実質的に大
    きくなるようにポリマ層を被着する工程と、 前記フォトレジスト構造の前記頂部上と前記フォトレジ
    スト構造間の前記間隙内のポリマ、前記保護層及び前記
    第１層を異方性エッチングにより除去する工程と、を具
    備することを特徴とする半導体装置の製造方法。
JP2002121270A 2002-02-19 2002-04-23 デポジション中に下層の損傷を防止する保護層を持った半導体装置の製造方法 Pending JP2003249484A (ja)

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