TW541531B - Multi-function serial I/O circuit - Google Patents

Description

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五、發明說明（1 ) 磁性隨機存取記憶體（MRAM)為一種非依電性記憶 體，其被考慮用於長期資料儲存。由MRAM裝置存取資料 比起如硬碟之慣常長期儲存裝置快了很多很多。此外， MRAM比起硬碟與其他慣常長期儲存裝置更為緊緻且耗 用較少電力。

某些MRAM裝置實施破壞性讀取作業，其中位元值被 讀取、改變、然後重新被儲存。該破壞性讀取作業提高讀 取值之可靠度。然而，該破壞性讀取作業需要額外的電路 用於貫施如寫回之功能。 為實施寫回而提供分離的電路非所欲的。 依據本發明之一層面，一輸入/輸出電路包括一第一暫 存器具有一第一輸入與一第一輸出；一第二暫存器具有一 第二輸入；以及一第三暫存器具有一第三輸入。該第一輸 出被搞合於該第二輸入與該第三輸入。該第三暫存器可儲 存資料用於寫回。

本發明之其他層面與優點將由下列詳細之描述配合附 圖以釋例方式說明本發明之原理被讀取而變得明白的。 第1圖顯示包括數個多功能〗/〇電路之隨機存取記憶 體裝置。 第2圖顯示一多功能串列1/〇。 第3圖顯示用於破壞性讀取作業之感應放大器22。 如圖中為了說明所顯示者，本發明在一 MRAM中被實 施’包括數個多功能輸入/輸出（1/0)電路。每一 j/O電路可 貫施或支援下列功能··串列1/0、内建自我測試（BIST)、寫 4 541531

五、發明說明（2) 回、寫入認證與資料平衡。該多功能J/0電路並不會比僅 貝轭串列I/O之電路大多少，其特別就實施破壞性讀取作 業之隨機存取記憶體為有用的。 參照第1圖，其顯示包括有記憶體胞元12之陣列1 〇 的一 MRAM裝置8。追蹤作用之句組線路14沿著記憶體 胞元12之列延伸，及追蹤作用之位元線路16沿著記憶體 胞元12之行延伸。每一記憶體胞元12位於句組線路14 與位元線路16之交叉點。僅有相當少數目之記憶體胞元 12被顯示以間化裝置8之描述。在實務上，陣列1 〇可為 任何之大小。 裝置8包括列驅動器18用於在讀取作業之際施用適當 的電位至所選擇之句組線路14及在寫入作業之際供應寫 入電流至所選擇之句組線路14。裝置8包括行驅動器2〇 用於在寫入作業之際供應寫入電流至所選擇之位元線路 16’及在項取作業之際連接所選擇之位元線路π至感應放 大器22(—所選擇之記憶體胞元12位於所選擇之句組線路 14與所選擇之位元線路丨6的交叉點）。感應放大器22讀 取所選擇之胞元12的電阻狀態以決定儲存在所選擇之記 憶體胞元12的邏輯值。 該感應放大器22實施破壞性讀取作業。舉例而言，_ 個三重抽樣破壞性讀取作業涉及感應所選擇之記憶體胞元 12之電阻狀態、寫入一邏輯“1”至所選擇之記憶體胞元12 並感應其電阻狀態、及寫入一邏輯“〇，，至所選擇之記憶體 胞元12並感應其電阻狀態，並比較所有三個被感應之電阻

五、發明說明（3) 狀態以決定原始之電阻狀態係對應於邏輯“丨，，或邏輯 〇 種弟二寫入（寫回）再被實施，其中所選擇之$樯 租肥70 12之原始電阻狀態被重新儲存。若一邏輯“丨，，被決 定，一邏輯“I”被寫回記憶體胞元12，若一邏輯“ 〇，，被決 定’-邏輯“0”被寫回記憶體胞元12。三重抽樣破壞性讀 取作業可在受託人之美國專利第6，188,615中找到。 m個記憶體胞元12之電阻狀態可同時被感應。例如， 第一仃k片連續位元線路16被多工成為一第一感應放大器 22、第二行k片連續位元線路16被多工成為一第二感應放 大器22、餘此類推至第M行k片位元被多工成為第％感 應放大器為止（第1圖中僅顯示三行片段）。總數Μ個位元 可藉由同時操作Μ個感應放大器22而平行地被感應。 裝置8進一步包括多功能I/O電路24用於每一行片 段。每一 I/O電路24具有一第一輸入（Sin)、一第二輸入 (Dout)、一第一多功能輸入/輸出電路（Sout)與一第二多功 能輸入/輸出電路（Din)。每一第二輸入（Dout)被連接至所對 應之感應放大器22的多功能輸入/輸出電路，及每一第二2 輸出（Din)被連接至所對應之行驅動器2〇之輸入。1/〇電路 24之第一輸入（Sin)與第一輸出（Sout)序列地被連接以形成 一掃描鏈。掃描鏈之第一 I/O電路24的第一輸入被連接至 一組掃描鏈埠28，且掃描鏈之最後一個I/O電路24的第 一輸出（Sout)被連接至該組掃描鏈埠28。每一掃描鏈槔28 包括一輸入掃描鏈埠與一輸出掃描鏈埠。 第1圖僅顯示單一掃描鏈。然而，裝置8代之可具有 541531

五、發明說明（4) 多重掃描鏈平行地操作以提高I/O資料帶寬。例如具有四 個掃描鏈之裝置8會具有四組掃描鏈埠28。 被感應放大器22供應之資料被供應至第二輸入（Dout) 且被儲存於I/O電路24内。這些儲存作業平行地被實施。 在資料已被儲存於I/O電路24内後，該資料序列地由一 I/O 電路24被移到下一個（如由右至左）而至輸出掃描鏈埠 28 ° 將被寫入至記憶體陣列10之資料序列地被供應至第 一個I/O電路24(經由輸入掃描鏈埠28)。總數有Μ— 1次 移位被實施至該資料已被移位至每一 I/O電路24為止。 控制器26為I/O電路24產生控制信號（Ctl)。該控制 信號（Ctl)包括一主控制信號（Me)、一從控制信號（Sc)、一 資料輸出控制信號（Doc)、一資料輸入控制信號（Die)、一測 試控制信號（Tc)、一 BIST信號（Be)與二寫入信號（wl與 wObh這些控制信號為總體性的原因在於其控制所有的I/O 電路24以同時實施相同的功能。 I/O電路24除了實施串列I/O外藉由製造可用於寫回 之資料支援該破壞性讀取作業。每一 I/O電路24亦實施 BIST、資料平衡與寫入認證。 若單一感應放大器22與I/O電路24可配入四行之節 距，總數256個感應放大器22與256個I/O電路24可被 用於1024x 1024個記憶體胞元12之陣列10。總數為k=4 之位元線路16可被多工成為每一個感應放大器22。若多 個32位元之區域平行地被讀出，該等區塊可被載入具有 五、發明說明（5) 32個I/O電路24之單一掃描鏈；或該等區塊可被載入四 個平行掃描鏈，每一掃描鏈具有八個I/C)電路24 ;或該等 區塊可被載入八個平行掃描鏈，每一掃描鏈具有八個1/〇 電路24等等。另一讀取作業可被實施，而先前讀取作業之 結果仍被串列I/O作業處理中。 參照第2圖，其更詳細地顯示該多功能I/C)電路24。 該I/O電路24包括一第一暫存器（主）112、一第二暫存器 (從）114與一第三（資料輸入）暫存器116。該1/〇電路％亦 包括一第一傳輸閘118耦合該第一輸入（sin)至主暫存器 112之輸入、一第二傳輸閘12〇耦合主暫存器之輸出至資 料輸入暫存器116之輸入。一第四傳輸閘124耦合感應放 大器22之輸出至主暫存器之輸入。 該主控制信號（Me)被脈衝以傳送資料至主暫存器 112。該從控制信號（Sc)被脈衝以傳送資料至從暫存器 114該為料輸出控制h號（Doc)被脈衝以由感應放大器L 傳送資料至主暫存n 112。該資料輸人控制信號(Dic)被脈 衝以由主暫存器112傳送資料至資料輸入暫存器116。 第一與第二電晶體128與130被用以直接寫入至資料 輸入暫存H H6。-邏輯藉由對第—電晶體脈衝被寫 入至責料輸入暫存器116。該第二電晶體在寫入“1”作業 之際維持為被切斷的。一邏輯“〇，，藉由對第一電晶體脈衝 被寫入至資料輸人暫存器116。該第二電晶體在寫入“〇” 作業之際維持為被切斷的。該資料輸入暫存器丨〗6之第一 輸出Pin)被供應至設定適當寫入電流之列與行驅動器u 541531 五、發明說明（6) 與20。 將被寫入記憶體陣列10之資料序列地被供應至輸入 掃描鏈埠28。藉由主控制信號（Me)之脈衝，資料之一第一 位元被做成時鐘放入第一 I/O電路24之主暫存器114内。 藉由從控制信號（Sc)之脈衝隨後為主控制信號（Me)之脈衝 下，資料在掃描鏈内由一 I/O電路24被移位至下一個I/O 電路24。當資料被移位時，資料之另一位元由輸入掃描鏈 槔被送至掃描鏈中之第一 I/O電路24。若掃描鏈中總數有 Μ個I/O電路24，則在Μ — 1次移位被實施後，資料之μ 個位元被儲存在Μ個I/O電路24之主暫存器112内。然 後該資料輸入控制信號（Die)被脈衝，而資料之μ個位元平 行地被傳送至Μ個資料輸入暫存器116。資料輸入暫存器 之輸出（Din)被供應至設定適當寫入電流之列與行驅 動器18與20。 對所選擇之記憶體胞元12的三重抽樣破壞性讀取作 業在第3圖中被顯示。此顯示指出邏輯“丨，，被儲存於所選 擇之圮憶體胞元12。“X”表示「無所謂」之狀態。 在第一次感應之際，該等資料輸入與資料輸出控制信 號（Dlc與Doc)切斷第三與第四傳輸閘122與124 ,及二寫 入信號（Wl與w〇b)切斷電晶體128與130。在寫入邏輯“ rv 感應邏輯1之際，該寫入信號（wl)被脈衝以載入一基準 厂’於資料輸入暫存器116内，隨後有該基準“丨，，之感 應。在寫入邏輯‘‘〇，，/感應邏輯“〇，，之際，該寫入信號（w〇b) 被脈衝以載入一基準“0”於資料輸入暫存器116内，隨後 541531

有該基準“〇”之感應。 接著，資料輪出控制信號（Doc)被脈衝，而感應放大器 22之輸出被儲存於主暫存器。資料藉由脈衝資料輸入控制 信號(Die)而被寫回記憶體胞元12’而第三傳輸閘122被接 通且主暫存11 112之狀態被儲存於資料輸人暫存器116 心資料輸人暫存ϋ出（Din)被供應至列與行驅動器Μ 與20 〇 在資料已被讀取至主暫存器112冑，該資料序列地被 移位。第三與第四傳輸閘122與124維持被切斷的，且主 與從控制信號（Me與Sc)依等時的方式被操作，以由主暫存 器移位資料至從暫存器（藉由將從控制信號脈衝），然後由 下一個I/O電路24之從暫存器移位至主暫存器（藉由將主 控制信號脈衝）。1/〇電路内之序列移位被實施至第一値ι/() 電路24之資料已移位至輸出掃描鏈埠28為止。由於第三 與第四傳輸閘122與124被維持為開路的，經由1/〇電路 24序列地被移位之資料不會影響儲存於資料輸入暫存器 116内之任何資料。 在添加少數幾個閘下，資料輸入暫存器116允許 BIST、寫入έ忍證與資料平衡被實施。第一階之資料平衡工 作藉由添加一單一反相器132至每一 I/O電路24而被完 成。反相器132將從暫存器114之輸出反相。以序列被連 接之I/O電路24的反相器132造成資料在通過每一 1/0電 路24時被反相，結果造成50/50比值之1與〇在所有is 所有0依命令被寫入時實際地被寫入記憶體陣列。因而， 10 541531 五、發明說明（8)

若一個‘1’被寫入第一個I/O電路24，第一個電路之反相 器132將送一個‘0’至第二電路、第二個I/O電路24之反 相器132將送一個‘1’至第三個I/O電路24、第三個I/O 電路24之反相器132將送一個‘〇’至第四個1/0電路24， 餘此類推地在掃描鏈往下進行。資料平衡係欲於使記憶體 實體地儲存大略相同數目之1與0。典型的資料將含有1 或〇為多數（如在全部設定或全部重置）。相等數目之1與〇 有助於平衡寫入之電力需求且有助於避免有害地影響感應 可靠度之最壞情況的資料狀況。 一 XOR閘、一第三電晶體138與一第五傳輸閘126 被用於寫入認證與BIST、所有I/O電路24之第三電晶體 138被配線在一起以形成一 〇R錯誤旗標14〇。每一 x〇R 閘136被BIST控制信號（Be)賦能。 在BIST之際，棋盤模型被寫入記憶體陣列1〇而在資

料輸入暫存器116内儲存值。該棋盤模型被感應放大器22 δ賣回’且X〇R閘136比較感應放大器22之輸出與儲存在 資料輸入暫存器116内之值。第五傳輸閘126連接X〇r閘 之輸出至掃描鏈而以每一感應放大器22之測試狀態給予 载入掃描鏈之選擇。測試控制信號（Tc)被測試以載入資料 至掃描鏈，然後該掃描鏈可被操作以將所有測試資料移位 至掃描鏈埠28或錯誤修正電路以便測試資料之詳細分 析。若錯誤在感應放大器22之一被偵測，該錯誤旗標14〇 發信號給控制器26。 寫入認證除了是資料而非一測試模型被寫入至記憶體 11 541531 五、發明說明（9)

陣列1〇外類似於BIST。該寫入認證如下列地工作：資料 由主暫存器112被移位至資料輸入暫存器116(資料輸入控 制信號被脈衝）、資料輸入暫存器之輸出（Din)被寫入至記 憶體陣列10、及感應作業被貫施而資料輪出控制信號（D〇c) 被維持於低（而第四傳輸閘124被切斷）。因而感應作業之 結果未被儲存於主暫存器112内。在感應作業已被實施 後，資料輸入控制信號（Die)被脈衝以暫時地接通第三傳輸 閘122而由主暫存器112以原始輸入資料重新載入資料至 資料輸入暫存器116内。在此點，該原始資料在Din上及 被感應資料在Dout上。BIST控制信號（Bc)被脈衝，使得 XOR比較結果在第三電晶體138之輸人出現。若被感應資 料與被儲存資料不相符（即Din美Dout)，該錯誤旗標變高表 示寫入錯誤。若被感應資料與被儲存資料相符（即Din= Dout)，則被儲存之資料被寫入認證。 寫入認證測試之結果對系統或錯誤修正控制提供一指

示’即在寫人資料時出現寫人或讀取問題且須採取修正行 動。修正行動可包括重新寫人與重新認證、或決定重新校 估寫入電路與（或）讀取電路、或將f料位置標示為故障位 元等。

因而所揭示者為實施多功能之簡單的1/0電路，而 不會比只實施1/0之電路大多少。用於寫回之資料儲存 寫入破壞性讀取作業之裝置尤其是有利的。然而，該L 電路不限於為寫人破壞性讀取作業之裝置1料平衡、 入認證與内建自我測試對其他型式之記㈣裝置為有 12 541531

五、發明說明（10) 的。 本發明不受限於上面描述及說明之特定實施例，而是 本發明係依據下列的申請專利範圍被構建。 元件標 號對照 表 元件編號 譯 名 元件編號 譯 8 MRAM 128 傳輸閘，電晶體 10 陣列 130 傳輸閘，電晶體 12 記憶體胞元12 132 反相器 14 句組線路 136 XOR閘 16 位元線路 138 電晶體 18 列驅動器 140 OR錯誤旗標 20 行驅動器 22 感應放大器 24 I/O電路 26 控制器 28 掃描鏈埠 112 暫存器 114 暫存器 116 暫存器 118 傳輸閘 120 傳輸閘 122 傳輸閘 124 傳輸閘 126 傳輸閘 13

Claims (1)

1. 541531 A8 B8 C8 D8 申請專利範圍 經濟部智慧財產局員工消費合作社印製 1.一種輸入/輪出電路，包含·· 第暫存為具有一第一輸入與一第一輸出； 第~暫存為具有一第二輸入；以及 第一暫存為具有一第三輸入。 2·如申σ月專利|已圍第1項所述之電路，進一步包含一第一傳 輸閘用於轉合該H至以及H 輸閘用 主於輕合該第-輸出至該第三輸入。 3.如申.月專利範圍第2項所述之電路，進一步包含一控制用 於在項取作業之際造成該等第-與第二傳輸閘將該第-暫存器之輸出移位至該等第二與第三暫存器内，且此後 於序列私位之際造成該第二暫存器隔離該第三暫存器。 4·如申請專利範圍第1項所述之裝置，進一步包含一反相器 被連接至，亥第二暫存器之輸出用於實施資料平衡。 5·如申請專利範圍第〗項所述之裝置，進一步包含一設施用 於比較被感應之資料與儲存於該第三暫存器中之資料。 6·如申请專利範圍第5項所述之裝置，其中該設施被組配以 貫施寫入認證作業。 7. 如申請專㈣圍第5項所述之裝置，其中該設施被組配以 實施内建自我測試。 . 8. 如申請專利範圍第】項所述之裝置，進—步包含一設施用 於直接寫入至該第三暫存器。 9·一種用於記憶體裝置之1/〇電路，該電路包含： -第-暫存器具有一第一輸入與_第一輸出；一第二暫存器具有一第二輸入； 14 - 本纸張尺度適用中國國豕標準（CNS ) Α4規格（21 〇 X 29*7公董 1.#-! (請先閱讀背面之注意事項再填寫本頁) 訂

   ABCD 以及 經濟部智慧財產局員工消費合作社印製 一第一傳輸閘用於 宜一私如 耦。忒第一輪出至該第二輸入 -弟二暫存器具有—第三輸入： 一第二傳輪問用於耗合該第-輪出至該第三輸入 將μ 於在第—作業模態之際造成該第一傳始 "暫存益之輪出移位至該第二暫存器内 ^業模態之際造成該第二傳輸閘將該第_暫存器之輸: 移位至該第三暫存器内 内以及用於在第三作業模態之際$ 成該第二暫存器該第三暫存器。 10·—種隨機存取記憶體裝置，包含： 一陣列之記憶體胞元； 元數個驅動器’每—驅動器對應於一片段之記憶體肢 數個感應放大器，每一感應放大器對應於-片段之 記憶體胞元；以及 數個I/O電路，每一1/〇電路對應於一片段之記憶體 胞兀’每-I/O電路包括_第_暫存器具有—第一輸出與 一第一輸入被耦合至對應的感應放大器之一輸出，一第 二暫存器具有輸入被耦合至該第一輸出，及一第三暫存 器具有一第三輸入被耦合至該第一輸出，該第三暫存器 具有一第三輸出被耦合至該對應的驅動器之一輸入。 11·如申請專利範圍第10項所述之裝置，其中該等1/〇電路具 有序列輸入與輸出在一掃描鏈内被連接。 12·如申凊專利範圍第11項所述之裝置，其中每一 ι/ο電路進 -15 - 本紙張尺度適用中國國家標準（CNS ) Α4規格（210 X 297公釐）

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