TW540049B

TW540049B - Semiconductor memory device

Info

Publication number: TW540049B
Application number: TW090131626A
Authority: TW
Inventors: Masakazu Hirose
Original assignee: Mitsubishi Electric Corp
Priority date: 2001-04-24
Filing date: 2001-12-20
Publication date: 2003-07-01
Also published as: US6452861B1; KR20020083109A; KR100473246B1; JP2002319299A; DE10153892A1

Description

540049 五、發明說明（1) 一 -- [發明之領域] 本發明係有關半導體記憶裝置，尤其有關可將外部所提七、之N個資料^號寫入被選擇之n個記憶單元之半導體記情裝置者。 [習知之技術] 像同步動態隨機存取記憶體（以下簡稱SDRAM)之類的半導體記憶，先前即於出貨前進行檢測不良記憶單元的測試。圖1 7為顯示構成此種SDRAM X 1 6時的行位址信號γ和資料信號DQ0〜DQ3和位元線組bl、/BL之關係的方塊圖。圖1 7 中’位元線組BL、/BL和字元線WL之各交叉部佈置著記憶單元MC ’各位元線組BL、/BL上則設有感測放大器50。複數之位元線組B L、/ B L，係預先分成各四個為一群。圖1 7 中，顯示著二個群。二個群中，分別分配有固有之行位址信號Y = n-1、n。各群的1至4號之位元線組BL、/BL，係分別使用於資料信號DQ0〜DQ3之輸出入者。在此種結構中，記憶單元MC的資料信號最容易發生讀取不良的情況，是在受矚目的試驗對象記憶單元MC (圖j 7 中，受矚目的記憶單元MC係以黑圈表示）寫入「L」位準的資料信號，在與該記憶單元MC同一列兩鄰之記憶單元MC寫入「L」位準的資料信號，同一列的其他記憶單元mc中寫入「Η」位準的資料信號之狀態下，進行受矚目單元MC的貢料h 5虎之Ί買取時。也即，由於矚目單元MC中已寫入「L」位準，當字元線

90131626.ptd 第4頁 540049 五、發明說明（2) WL被選擇之同時感測放大器50被活化時，矚目單元Μ(：之行位兀線BL會成為「L」位準，同時位元線組BL、/BL也會成為「Η」位準。矚目單元MC兩鄰之記憶單元此φ 「L」位準，故該等行位元祕會成為「二中準二線組BL、/BL也會同時成為「Η」位準。因此，矚目單元Mc 的行位元線BL和其一方之行位元線/BL成為相反的位準，同時又使矚目單元MC的行位元線/BL和其一方之行位元線 BL成為相反的位準，故會使偶合雜訊增加。又，由於其他記憶單元MC已寫入「H」位準，當字元線被選擇之同時感測放大器50被活化時，會因「^」位準資=信”之讀取而產生接地雜訊。因此，"發生」矚目單兀MC之 L」位準資料信號的讀取不良。如上所述，在同一行的三個記憶單元Mc中寫入「L」位準二在其他記憶單元MC中寫入VH」位準的測試圖案成使感測動作邊際蕞為嚴格的圖案。 — α ^，若欲使如圖1 7所示測試圖案用測試器寫入，則必 ιίοο =9位址信號Y在11〜1群中將資料信號㈧3作成資料信號 ^之反相資料信號，又必須使行位址信號Υ在η群中啃^ 號DQ〇、DQ1作成資料信號叫2、DQ3之反相資料信曰I ’必須將相應於行位址信號Y而反相的資料信號㈧古:加以變更，若欲使用圖案程式來進行此一動作，必广有極為複雜的圖案程式，非常難以實現。 [發明之概要] 因此本發明之主要目的在於提供一種半導體記憶裝 90131626.ptd 第5頁 540049 五、發明說明（3) 置係可簡單寫入測試圖案者。 ^發明之半導體記憶裝置設有··寫入資料反相電路，係接文外部提供之N個資料信號，根據資料控制信號使各信’、 f ^相或不反相而輸出者；寫入電路，係介由寫入資料反目二路所輪出之N個資料信號根據行選擇電路所選擇的n個立兀線組寫入列選擇電路所活化之N個記憶單元者； :;立：信號輸入端子，係、用於以不同時序輸入列位址信號 “入Ϊ信號者；而資料控制信m，係藉由複數之位址ί 二Ϊ ρ 中不使用☆行位'止信號輸入之位址信號輸入‘ 人行位址信號一起輸入者。因此，輸入一: :資料信號之同時’藉由使行位址信號及資料；入由複數之位址信號輸入，可使各資反寫，記憶單元，，可不使用複雜的圖=== 入測试圖案。χ，由於資料控制信號係藉^工間早寫址信號輸入之位址信號輸入端子而二=用於行位入史f:會使信號輸入端子增加或寫入時間=一起輸最好是，更設有··讀取電路，係 ^長。的Ν個位元線組讀取列選揼雷 ^擇電路所選擇料信號者·，讀*資料】二擇電資料信號反相或不反相而輸出Γ艮據/抖控制信號使各係使讀取資料反相電路所個貨料輪出入端子，部，同時用以從外部供應_ 輪出至外路者。此日寺’若輪入資料信二:寫入資料反相電致，即可判斷其測試對氮之 m貝料^號的邏輯一不义圮憶單元為正常。

90131626.ptd 4 6頁 54〇〇49 五、發明說明（4) 又’最好行選擇電路所選擇的位元線組之數N為可變性者1寫入資料反相電路及讀取資料反相電路，係分別根據顯示行選擇電路所選擇的位元線組之數N之語結構指示信咸$身料控制信號使各資料信號反相或不反相而輸出者。此日可’可依語結構而使資料信號反相。石ί最好根據語結構指示信號及資料控制信號，更設有譯 f ’係分別使對應個資料信號的Ν個反相指示信號各加以活化或非活化者；寫入資料反相電路，係分別對應於外部提供的Ν個資料信號而設，各自含有Ν個第丨反相電 =，係於反相指示信號為活化時使對應之資料信號反相，、·、應之反相指不信號為非活化時使對應之資料信號照樣通過者。讀取資料反相電路，係分別對應由讀取電路被讀取白勺Ν個資料信號而設，各自含有Ν個第2反相電路，係於反 =指=信號為活化時使對應之資料信號反相，對應之反相二不k唬，非活化時使對應之資料信號照樣通過者。此二二即可間早地構成寫入資料反相電路和讀取資料反相電模式時，用以介有 ^ ^ t 刊個第1反相電路者；及—致/不一致 =:二號之邏輯是否1，再將相應於鐘定杜果位準的化號給予預定的資料輸出、、口只使N個資料輸出入端子中之一個資料;子出者二

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模式登錄五、發明說明（5) 測試器，可同時測知N個記憶單元是否正常，可藉丨a 器同時測試較多個半導體記憶裝置，而達到測試成：：: 低。 /尺 [本發明之最佳實施形態] (實施形態1 ) 圖1為本發明實施形態i iSDRAM整體結構之方塊中，該SDRAM具備：時鐘缓衝器！、控制信號緩衝哭2办址緩衝器3、模式登錄器4、控制電路5、四個記憶陣 6〜9(排列（bank)#〇〜#3)、四個讀取/寫入電路1〇緩衝器1 4。 1 J、及I 0 緩衝器1 號CLK傳達至控制信號緩衝器2、位址緩％||3及=^里<1 5。控制化號緩衝器2，係與時鐘緩衝器丨之外部^鐘 CLK同步而鎖定外部控制信號/cs、/Ras 。唬 DQM，將之給予控制電路5者。 eAS /，、 ==f鎖定介由外部位址信 T a 0〜T a 1 2長：供的位址信號a η〜λ 1 9 ^ 者。 A1 2，將之給與控制電路$ 式，輸出相應於該模式^部Λ址信㈣〜A12所指示的模單元。複㈣憶μ，係預有弈各/己,1位元資料之複_ 中預先加以選擇者）作為L員先以m+1個（唯，“3、7及15 540049

&制電，5 ’係根據來自時鐘緩衝器1、控制信號緩衝器、立址緩衝器3及模式登錄器4的信號生成複數之内部作° 號，控制整個SDRAM者。控制電路5，在讀取動作及寫入動作時’係根據排列選擇信號BA〇、βΑ1，選擇四個記憶陣列 6〜9中的任一種記憶陣列，並根據位址信號A〇〜△丨2選擇其記憶陣列中的m + 1個記憶單元者。 ”

讀取/寫入電路10〜13，在讀取動作時，係從控制電路5 所選擇的m+Ι個記憶單元中讀取資料Q〇〜Qm，在寫入動作時’係在控制電路5所選擇的m +1個記憶單元中寫入資料 DO〜Dm。讀取/寫入電路1〇〜13，係介由資料匯流排 D B 0〜D B1 5而結合於10緩衝器1 4者。 I 〇緩衝器1 4，在讀取動作時，係將來自讀取/寫入電路 1 0〜1 3的讀取資料Q〇-Qm輸出到外部，在寫入動作時，係將外部輸入之資料DO〜Dm給予讀取/寫入電路10〜13者。圖2為顯示圖1所示記憶陣列6之結構方塊圖。圖2中，記憶陣列6係分割成四個記憶墊子MMa〜MMd者。記憶墊子 MMa〜MMd，係分別對應於資料匯流排DB0〜DB3、DB4〜DB7、 DB8 〜DB1 1、DB12 〜DB15 而設者。該SDRAM中，可從X 4、X 8、X 1 6之三個語結構中選擇任一個語結構。在X 4、X 8、X 1 6的語結構中，可分別同時輸出入4位元、8位元、1 6位元的資料。在X 4結構中的讀取動作時’係由讀取/寫入電路1 〇從記憶墊子MMa〜MMd中各讀取1位元合計讀取4位元的資料，該等4位元的資料係分別介由資料匯流排讪〇、DB4、DB8、

90131626.ptd 第9頁 540049 五、發明說明（7) DB1 2而給予I 〇緩衝器丨4者。在X 4結構中的寫入動作時，係從丨〇緩衝器丨4介由資料匯流排DB0、DB4、DB8、DB12將4位元的資料給予讀取/寫入電路10 ’該等4位元的資料係分別寫入記憶墊子如^〇(1 中者。在X 8結構中的讀取動作時，係由讀取/寫入電路丨〇從記憶塾子Mma〜MMd中各讀取2位元合計8位元的資料，該等8位元的資料係分別介由資料匯流排DB0、DB2、DB4、DB6、 DB8、DB10、DB12、DB14 而給予1〇緩衝器14 者。在X 8結構中的寫入動作時，係從I 〇緩衝器1 4介由資料匯流排DBO、DB2、DB4、DB6、DB8、DB10、DB12、DB14 將8 位元的資料給予讀取/寫入電路丨〇，該等8位元的資料係分別以2位元寫入記憶墊子MMa〜MMd中者。在X 1 6結構中的讀取動作時，係由讀取/寫入電路1 〇從記憶墊子MMa〜MMd中各讀取4位元合計16位元的資料，該等 1 6位元的資料係分別介由資料匯流排j) β 〇b 1 $而給予I 〇緩衝器1 4者。在X 1 6結構中的寫入動作時，係從丨〇緩衝器丨4介由資料匯流排DB 0〜DB1 5將1 6位元的資料給予讀取/寫入電路1 〇，該等1 6位元的資料係各以4位元寫入記憶墊子MMa〜 MMd中者。如上所述，四個記憶墊子MMa〜MMd係同一結構，以下僅針對有關記憶墊子MMa之部分加以說明。記憶墊子龍a，含有複數之感測放大器帶S A和複數之記憶器MB。各記憶器

90131626.ptd 第10頁 540049 五、發明說明（8) MB，係設於二個感測放大器帶SA之間者。記憶器MB，如圖3所示，係含有：佈置成複數列複數行之複數記憶單元MC ;分別對應於複數列而設之複數字元線 WL ;分別對應於複數行而設之複數位元線組BL、/BL者。複數位元線組B L、/ B L，係預先分成各四個為一群者。記憶器MB圖中上端之感測放大器帶SA，與字元線WL平行佈置著二個局部10線組LI01、/LI01 ;LI03、/LI03，記憶器MB圖中下端之感測放大器帶SA，與字元線WL平行佈置著二個局部 10 線組 LIOO、/LIOO ;LI02、/LI02。又，記憶器MB圖中左端，與位元線組BL、/BL平行佈置著二個全局10線組GI01、/GI01 ;GI03、/GI03，記憶器MB 圖中右端，與位元線組BL、/BL平行佈置著二個全局ι〇練組 GIOO、/GIOO ;GI02、/GI02。四個全局 1〇線組 GI〇〇、 /CIOO ; · · . ; GI03、/GI03，係佈置成橫跨複數之感測放大器帶S A及記憶器MB之狀態者。局部I 0線組L I 01、/ L 101 ; L 10 3、/ L 10 3和全局I 〇線組 GI01、GI01 ;GI03、/GI03之交叉部佈置著方塊選擇開關 21，局部 10 線組 LI01、/LI01 ;LI02、/LI〇2 和全局 1〇線組GIOO、/GOIO ;GI02、/GI02之交叉部佈置著方塊選擇開關22。由位址信號A0〜A12選擇該記憶器MB中之一個位元線組群之後，方塊選擇開關2 1、2 2會通路，屬於被選擇群的四個位元線BL、/BL中之二個偶數號的位元線組BL、/BL會介由局部線組LI01、/LI01 ;LI03、/LI03及介由方塊選^開關

90131626.ptd 第 11 頁 540049 五、發明說明（9) 21，連接於全局 10 線組 GI01、/GI01 ;GI03、/GI03，二個奇數號的位元線組BL、/BL會介由局部線組LIOO、/LIOO ; LI 02、/LI 02及介由方塊選擇開關22，連接於全局10線組 GIOO 、 /GIOO ; GI02 、 /GI02 。 X 4結構時，四個全局10線組GIOO、/GIOO ; . . . ; GI03 、/G I 03中的任一個全局I 〇線組會被選擇，該全局I 〇線組和資料匯流排DB0之間會進行收發。 X 8結構時，二個全局10線組GIOO、/GIOO ; G 101、 /G I 01中的任一個全局I 〇線組會被選擇，同時二個全局i 〇線組GI02、/GI02 ; GI03、/GI03中的任一個全局10線組會被選擇，被選擇的二個全局10線組和資料匯流排DB0、DB2 各自之間會進行收發X 1 6結構時，四個全局I 〇線組G 100、 /GIOO ;…；GI03、/GI03和四個資料匯流排DB0〜DB3各自之間會進行收受。圖4為圖3所示複數位元線組BL、/BL中有關偶數號位元線組BL、/BL部分之電路方塊圖。圖4中，方塊選擇開關 21，含有四個N通道M0S電晶體。四個N通道M0S電晶體，分別連接於局部10線LI01、/LI01，LI03、/LI03和全局10線 GI01、/GI01，CI03、/GI03之間，該等閘極均係接受方塊選擇信號4 B2 1者。方塊選擇信號0 B2 1，係根據位址信號 A0〜A12而生成者。信號0B21變成活化位準之「H」位準後，方塊選擇開關21的四個N通道M0S電晶體會通路，局部 10 線 LI01、/LI01，LI03、/LI03 和全局 10 線 GI01、 /GI01，GI03、/GI03 會分別連接。

90131626.ptd 第12頁 540049 五、發明說明（ίο) 又，記憶器MB之圖中上端感測放大器帶SA，設有與各行對應之行選擇閘極2 3、感測放大器2 4及均衡裝置

25(equalizer)。行選擇閘極23，含有二個N通道M0S

電晶體。屬於同一位元線組群而與二個位元線組BL、/BL 中之一方位元線組BL、/BL對應的行選擇閘極23之二個N通道M0S電晶體係連接於對應之位元線組BL、/BL和局部1〇線 LI01、/LI01之間，對應於另一方之元線組BL、/BL的行選擇閘極23之二個N通道M0S電晶體則連接於對應之位元線組 BL、/BL和局部1〇線LI03、/LI03之間。對應於各位元線組

群，設有1根行選擇線CSL，而對應於該位元線組群的各行選擇閘極23之二個N通道M0S電晶體的閘極係連接於對應之行選擇線CSL者。行選擇線CSL，係共同設於複數之感^放大器帶SA上者。 " 、p根據位址信號選擇一個行選擇線CSL·，該行選擇線CSL ^擇位準成為「H」位準時，對應於該行選擇⑽l的各 ίί ΞΠ;會通路’二個位元線組BL、/bl會介由行選a 甲、23連接於局部線組u〇1、/u〇1 ; u〇3、

^ ^ 1 Ϊ ^ ^ ESE ^ /S

間的微小電位差放大^」位準時’將位元線組BL "Β 於位元線均衡作舰EQJ 電壓VCC。均衡裝置25會相7 再者，記憶單元MC為周衡知為: 電晶體和資訊記憶用電容^物又係=取用請則电谷裔者。又，有關奇數號位元線

540049 五、發明說明（π) BL、/BL之部分，其結構與有關偶數號位元線組BL、/礼之部分相同。其次，將說明圖卜4所示SDRAM之動作。唯，SDRAM係設定為X 16結構，由排列選擇信號ΒΑ〇、βΑ1選擇排#〇，此處僅針對排列#0中有關記憶墊子MMa部分之動作加以說明。讀取模式時，係首先使位元線均衡信號BLEQ成為非活化位準之「L」位準’而停止位元線組BL、/BL之均衡化，同時相應於行位址信號RA0〜RA1 2(外部控制信號/RAS被降至活化位準之「L」位準時的位址信號A 0〜A1 2 )之字元線WL會被控制電路5升高為選擇位準之「η」位準。由此，對應^ s亥字元線WL之各記憶單元MC會被活化，對應於被活化之各記憶單元MC之位元線組BL、/BL之間會產生微小電位差。按著’感測放大器活化信號SE、/SE分別成為「η」位準及「L」位準，而使感測放大器24活化，藉由感測放大器 24，使位元線組BL、/BL之間的微小電位差放大為電源電壓VCC。其次’相應於行位址信號CA0〜CA8(外部控制信號/CAS被降至活化位準之「L」位準時的位址信號A〇〜A1 2 )之行選擇線CSL會被控制電路5升高為選擇位準之「η」位準，對應該行選擇線C S L的各選擇閘極2 3會通路。又，對應於被選擇字元線WL所屬記憶器MB之方塊選擇開關（例如2 1、2 2 )會通路。由此’被選擇的四個位元線組BL、/BL會分別介由局部 10 線組LI01、/LI01 ; · · · ; LI03、/LI03 及全局 10 線組GIOO、/GIOO ;··· ;GI03、/GI03而連接於讀取/寫入電

90131626.ptd 第14頁 540049 五、發明說明（12) 路10。全局 10 線組CIOO、/GIOO ; · · · ; GI03、/GI03 之間的電位差’由讀取/寫入電路1〇轉換為資料信號q〇〜q3，資料信號Q0〜Q3則介由資料匯流排db〇〜DB3及10緩衝器14而輸出到外部。寫入模式時，和讀取模式一樣，被活化的四個記憶單元 MC會介由四個位元線組bl、/BL，局部10線組LIOO、

/LIOO ;··· ;LI03、/LI03 及全局 10 線組 GIOO、/GIOO ;··. ;GI03、/GI03而連接於讀取/寫入電路1〇。 I 〇緩衝器1 4，根據外部資料D〇〜D 3之邏輯使全局I 〇線 GIOO和/GIOO，··· 、GI03和/GI03中之一方成為「H」位準’另一方成為「L」位準。由此，被選擇的位元線BL和 /BL線中之一方成為「H」位準，另一方成為「[」位準，被活化的記憶單元MC之電容器中會貯蓄相應於位元線BL和 / B L線電位量的電荷。以下將針對4 S D R A Μ之特徵—試驗模式，加以詳細說明。該SDIUM中，如圖5所示，更設有資料反相電路3〇及譯碼器 31。資料反相電路30，係介在插入於資料匯流排DB〇〜DB3 之达中者。資料匯流排DB0〜DB3則由資料反相電路3〇分割成10緩衝器14端的資料匯流排DB〇a〜DB3a和讀取/寫入電路 10端的資料匯流排DBOb〜DB3b。如貢料反相電路30，係分別由對應於信號DQ〇〜DQ3的譯碼态31之輸出信號DQI0〜DQI3所控制。資料反相電路3〇，其寫入動作時；係使介由外部所供應之1〇緩衝器14及資料匯

540049 五、發明說明（13) 流排DBOa-DB3a中之資料信號DO〜D3中的對應信號（例如 DQI0、DQI3)成為「H」位準之資料信號（此處為DO、D1)之邏輯反相而傳達至資料匯流排DBOb〜DBlb，同時將對應信號DQI2、DQI3成為「L」位準之信號D2、D3直接傳達至資料匯流排DB2b、DB3b者。，又，資料反相電路3 0，其讀取動作時，係使讀取/寫入電路10介由資料匯流排DB0b〜DB3b所供應之資料信號Q〇〜Q3 中的對應信號（例如DQI0、DQI1)成為「Η」位準之資料信號（此處為Q 0、Q1 )之邏輯反相而傳達至資料匯流排 DBOa〜DBla，同時將對應信號DQI2、DQI3成為「[」位準之春信號Q2、Q3直接傳達至資料匯流排DB2a〜DB3a者。圖6為顯示資料反相電路30中之有關資料匯流排DB〇部分 3 0a之方塊圖。圖6中，資料匯流排DB0包含有寫入資料匯流排WDB0及璜取資料匯流排κ])β〇。資料匯流排、 RDB0，係由資料反相電路3〇a所分割為資料匯流排WD]g〇a和 WDBOb、RDBOa 和RDBOb 者。資料反相電路30a ’包含有閘極電路32、33及反相電路 34、35。閘極電路32係連接於資料匯流排WDB〇b*WDB〇ai 間，反相電路34則並聯連接於閘極電路32者。閘極電路係連接於資料匯流排RDBOb和RDBOa之間，反相電路35 ·

聯連接於閘極電路35者。、W 閘極電路32，係於信號DQI0為非活化位準「l」位時，將10緩衝器14介由資料匯流排界別(^所供應^寫入次紙料信號D0，介由資料匯流排WDB〇b供應至讀取/寫入電路胃 ^

540049 五、發明說明（14) 10。反相電路34，係於信號DQI0為活化位準「H 時，將10緩衝器14介由資料匯流排釣別8所供應^ ^太料信號DO反相而生成資料信號/D〇，將該資料作妒^胃該資料匯流排WDBOb供應至讀取/寫入電路1〇。。儿；，閘極電路3 3，係信號DQI 〇為非活化位準「L」位準將讀取/寫入電路10介由資料匯流排汕別13所供應之钱取料信號Q0，介由資料匯流排RDB〇a供應至1〇緩衝^ 14^反' 相電路35，係於信號DQI0為活化位準「η」位準時，將綠取/寫入電路10介由資料匯流排〇別1)所供應之資料作號#Q〇反相而生成資料信號/Q0，將該資料信號/Q〇介由該資料b匯流排RDBOa供應至1〇緩衝器14。與資料反相電路3〇中之資料匯流排DB卜DB3相關之部分，也與資料匯流排DB〇相之部分3 0 a相同。譯碼器3 1，係於測試信號TE1為活化位準之、、 ▼ ———，〜 ri」位準時被活化，根據行位址信號C A 9〜C A1 2及語結構活化信0 Ε χ 8、0Εχ 16而生成信號DqI0〜DQI3。若信號0Εχ /為活化位準之「Η」位準時，SDRAM成為X 8之結構。若信號0 Ε χ 16為活化位準之ΓΗ」位準時，SDRAM成為χ丨6之結構。又，若信號0 Ε X 4為活化位準之「η」位準時，SDRAM成為 X 4之結構。信號0 E x 4、信號0 Ε χ 8、信號0 Ε χ i 6中^ 任一個信號會變成活化位準之r Η」位準。再者，讀取/寫入電路1 〇，係由語結構活化信號0 Ε χ 4、0Εχ8、0Εχ16和信號CBS0〜CBS3所控制。信號 CBS0〜CBS3為根據行位址信號CA9、CA11而生成之信號，係

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五、發明說明（15) 用以選擇全局10線組GIOPO〜GI0P3者。在X 4結構中，信號 CBS0〜CBS3中之任一個信號（例如CBS3)成為「H」位準，^ 應於該信號CBS3之全局10線組GI0P3係介由讀取/寫入電路 10結合於資料匯流排DBOb者。

在X 8結構中，信號CBS0、CBS1中之任一個信號（例如 CBS1 )和信號CBS2、CBS3中之任一個信號（例如CBS2)成為「Η」位準，對應於該信號C B S1、C B S 2之全局I 〇線組 GI0P1、GI0P2係介由讀取/寫入電路1〇結合於資料匯流排 DBOb、DB2b者。在X 1 6結構中，信號CBS0〜CBS3均成為「Η」位準’全局I 0線組G I 0 P1〜G I 0 P 3係介由讀取/寫入電路1 0結合於貧料匯流排D Β 0 b〜D Β 3 b者。以下，將詳細說明譯碼器3 1之動作。圖7為顯示X 1 6結構中之行位址信號Y(CA0〜CA8)和信號dq〇-dq3和位元線組 BL、/BL關係之方塊圖。圖7中，記憶器mb之複數線組BL、 / B L·係預先被群化成每四個為一群者。圖7中，顯示著三個群。三個群中，分別分配著行位址信號γ = η —1、η、n + i。各群之1號〜4號位元線組BL、/BL，係分別用於資料信號 DQ0〜DQ3之輸出入者。

在X 1 6結構中，行位址信號CA9、CA11、CA1 2未被使用。行位址信號CA1 0，在通常動作時，係用於附帶自動充電之讀取/寫入命令之輸入。但是，若由本實施形態丨所示測試模式進入，且若讀取/寫入命令時的信號CA丨2成為「Η」位準時，信號C A1 0不會被用以設定自動預先充電命令。因此’該SDRAM中，若被測試模式進入，且信號CA1 2

90131626.ptd 第18頁 540049 五、發明說明（16) 為「H」位準時，行位址信號CA9〜CA11會被用以器31的輸出信號DQI0〜DQI3。风4馬圖8為顯示在x i 6結構中受矚目為測試對象的記憶單元 MC和該記憶單元MC之資料信號寫入/讀取時輸入之彳^位址信號〜tA12之間的關係圖。資料信號D0〜D3之邏輯位準，若無貢料反相電路30，則將在連接到i根字元線叽的所有記憶單元MC中設定為寫入「η」位準。參照圖7及8，若受矚目單元眈係對應於介由行位址庐號 Y(CA0〜CA8) = n所指定之位元線組BL、/BL群之第一個位元& 線組BL、/BL所輸入之資料信號DQ〇者，則··（1)將介由行位址信號yu所指定之群的第四個位元線組bl、/bl 出入的貧料信號DQ3加以反相，同時（2)有需要將介由行位址信號γ=η所指定之群的第一個及第二個位元線組乩、/bl 所輸出入的資料信號DQ〇、DQ1加以反相。又，右叉矚目單兀MC係對應於介由行位址信號γ = η :去，群广第二個位元線組BL、/bl所輸入之貝枓#唬DQ1者，則：（3)有需要將介由行位址所指定之群的第卜3個位元線組BL、/BL所資ϋ 號DQ0〜DQ2加以反相。职八的貝科仏 4雜ΪΓΓ單元MC係對應於介由行位址信號Y-所指 ί 三元線組BL、/BL所輸入之資料信卿者，則._(4)有需要將介由行位址信號γ = η所指 2〜4個位兀線組Bl、/BL所輸出入的資料信號DQpDQ3加以反相。

540049 五、發明說明（17) 又，若受矚目單元MC係對應於介由行位址信號γ = η所指定之群中第四個位元線組BL、/BL所輸入之資料者，則：⑸有需要將介由行位址信號γ = η所===第 3-4個位元線組BL、/BL所輸出入的資料信號dq2、叫3加以反相，同時（6)有需要將介由行位址信號γ = η + 1所指定之群 =第一個位元線組BL、/BL所輸出入的資料信號dq〇加以反述（1)〜（6)之情況中，分別分配固有之行位址 k唬CA9/CA12。信號CA12，如上述，係固定於「H」位準者上述（1 )〜（6 )之情況中’例如，.分別成為。…，、，，。、...、…/若成資為料信號 DQ0〜DQ3均未加以反相時，例如，成為。譯碼器31，若測試信號1£1成為活化位準的u」位準， ^語結構活化信號0 E X 1 6成為活化位準的「H」位準時，會根據信號CA9〜CA12使信號DQI成為活化位準的「H」位 ^而5亥k唬DQ I係對應於應予反相之資料信號DQ者。例碼器31，若CA9〜CA12 = 〇〇〇1被輸入時’使對應於資料 =唬DQ3之信號叫13成為活化位準的「H」位準，而使對應的，他資料信號DQ0〜DQ2之信號DQI 〇〜DQI2成為非活化位; 號nnt」位準。相應於此，資料反相電路30，會使資料作化叫3反相，同時使資料信號DQ〇〜DQ2直接通過。次圖9為顯示><8結構中之行位址信號以(^〇〜(^8)、^9和二料信號DQ0、DQ2、和位元線組BL、/BL之間的關係之方鬼圖。圖9中，記憶器MB之複數位元線組BL、/虬係預先群 9〇131626.

Ptd 第20頁 540049 五、發明說明（18) 化為四個1組者。圖9中顯示著二個群中之一部分和一個群。三個群中，分別分配有固有的行位址信號γ = η_1、η、 η + 1。各群之第一個及第三個位元線組BL、/BL中，分配行位址信號CA9 = 0，各群之第二個及第四個位元線組BL、/BL 中，分配行位址信號CA9 = 1。各群之第一個及第二個位元線組B L、/ B L係用於資料信號D Q 〇之輸出入，第三個及第四個位元線組BL、/BL係用於資料信號dqi之輸出入者。

在X 8結構中’於讀取/寫入命令時不使用行位址信號 CA11、CA1 2。因此，該SDRAM中，若進入測試模式，於讀取/寫入命令時會將行位址信號CA1丨、CA12用於生成譯碼器31之輸出信號DQI0〜DQI3。圖1 0為顯示在X 8結構中受矚目為測試對象的記憶單元 M C和4 e己憶單元M C之資料信號寫入/讀取時輸入之行位址 #號0人11〜CA12之間的關係圖。資料信號D〇〜D2之邏輯位準，若無貧料反相電路3 〇，則將在連接到i根字元線WL的所有記憶單元MC中設定為寫入r η」位準。

參照圖9及1〇，若受矚目單元…係對應於介由行位址信號Υ = η所指定之位元線組群中第一個（CA9 = 〇)位元線組虬、 /BL而輸出入的育料信號Dq〇時，就必須將下列資料信號加以反相，即：（a)資料信號DQ2，係介由行位址信號γ = η_1 所指定之群中第四個（CA9 = 1)位元線組BL、/BL而輸出入者；（b)資料信號DQ0，係介由行位址信號γ = η所指定之群中第一個（CA9 = 0)位元線組BL、/BL而輸出入者；及（c)資料信號DQ0，係介由行位址信號γ = η所指定之群中

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五、發明說明（19) 第二個（CA9 = 1)位元線組BL、/BL而輸出入者。又，若受矚目單元MC係對應於介由行位址信號Y = n所指定之群中第二個（CA9 = 1 )位元線組BL、/BL而輸出入的資料信號DQ0時，就必須將下列資料信號加以反相，即：（d)資料信號DQ〇、DQ2，係介由行位址信號γ = η所指定之群中第一個及第三個（CA9 = 0)位元線組BL、/BL而輸出入者；及 (e)資料信號DQ0，係介由行位址信號γ = ΙΊ所指定之群中第二個（CA9 = 1)位元線組BL、/BL而輸出入者。

又’若受矚目單元MC係對應於介由行位址信號γ = η所指定之群中第三個（CA9 = 0)位元線組BL、/BL而輸出入的資料信號D Q 2時，就必須將下列資料信號加以反相，即：（f)資料h號DQ〇、DQ2 ’係介由行位址信號γ = η所指定之群中第二個及第四個（CA9 = 1)位元線組BL、/BL而輸出入者；及 (g )資料信號D Q 2，係介由行位址信號γ = η所指定之群中第三個（CA9 = 0)位元線組BL、/BL而輸出入者。又’若受矚目單元MC係對應於介由行位址信號γ = η所指定之群中第四個（CA9 = 1)位元線組BL、/BL而輸出入的資料 4吕號D Q 2時，就必須將下列資料信號加以反相，即：（匕）資料信號DQ2，係介由行位址倍號γ = η所指定之群中第三個 (CA9 = 0)位元線組BL、/BL而輸出入者；及（i )資料信號 DQ2 ’係介由行位址信號γ = η所指定之群中第四個（CA9 = 1) 位元線組B L、/ B L而輸出入者；及（j )資料信號])q q，係介由行位址信號Y = n+1所指定之群中第一個（CA9 = 〇)位元線組BL、/BL而輸出入者。、

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540049 五、發明說明（20) 在X 8結構中，同時被輸出入的資個，而資料反相電路30之動作，有四ADQ(M’2二 DQ0反相者；（1)僅使資料传卢 (k)僅使料信號 _和資料信號DQ1雙方均。反Q相反者相,⑷使資料信號和D01雔^ 4 1 者，（n>使資料信號DQ〇 = Ι)(Η又方均不予以反相者。因此，（k)~(n)時，分为配固有之行位址信號CA11、CA12。r * uaiz。（a)〜（n)時，則例如，分別分配CA12、CA11=()1、1()、η、ηη 11 〇〇。譯碼器 31，若測試信號TE 1成為活化位準的Γ w ^ 、往 ^ ^ 半的H」位準，且語結構活化化號^^><8成為活化位準的rH」位準時，會根 CA11〜CA12使信號DQI成為活化位準的「Η」位準，而該\言唬DQ I係對應於應予反相之資料信號DQ者。例如譯碼器 31，若CA11〜CA12 = 01被輸入時，使對應於資料信號D⑽之信號DQI2成為活化位準的rH」位準，而使對應於其他資料信號DQ0〜DQ3之信號DQI〇、DQI1、DQI3成為非活化位準的「L」位準。相應於此，資料反相電路3 〇，會使資料信號DQ2反相，同時使資料信號DQ〇、DQ][、DQ3直接通過。再者’ X 4結構時，譯碼器3 1被非活化而信號Dq丨〇〜Dq j 3 均成為「L」位準，資料反相電路3 〇不使資料信號反相而使它直接通過。這是因為，在X 4結構中，同時輸入的資料信號只有DQ0，所以只要依行位址信號將外部位址信號 DO本身的邏輯位準切換即可，不必像X 8結構（或X 1 6結構）只針對同時輸入的複數資料信號DQ〇、DQ2(或DQ0〜DQ3) 中之一個資料信號加以反相之故。圖11為顯示X 4結構中的行位址信號Y(CA0〜CA8)、CA9、

540049 五、發明說明（21) " " CA1 1和貝料信號Dq〇和位元線組bl、/bl之間的關係之方塊圖。圖1 1中’記憶方塊MB的複數位元線組BL、/BL已預先群化為4個1組。圖11，顯示著1個群，該群分配有固有的灯^址h = n。各群之第一個及第三個位元線組BL、/BL 中分配有行位址信號C A 9 = 〇，各群第二個及第四個位元線組BL、/BL中分配有行位址信號CA9 = ;[。又’各群之第一個及第二個位元線組BL、/BL中分配有行位址信號CA1 1 = 〇，各群第三個及第四個位元線組BL、 /BL中分配有行位址信號CA丨丨=丨。因此，由行位址信號 YCCA0〜CA8)、CA9、CA11特定1個位元線組BL、/BL。使用被特定的1個位元線組BL、/BL來進行資料信號DQ〇的輸出入0 其次’將說明圖5〜1 1所示資料反相電路3 〇及譯碼器3 1之動作。圖12A〜12E為顯示測試模式時寫周期中SDRAM動作的時序流程圖。唯，SDRAM係設定在X 1 6結構，而矚目單元 MC係對應於使用行位址信號丫 = 11所指定之群的第二個位元線組BL、/BL來輸出入的資料信號dqi者。參照圖12〜12E，與時鐘信號CLK之開始邊緣同步輸入·· 寫入命令、行位址信號CA9〜CA12 = 0 101、行位址信號γ = η，和「Η」位準之資料信號DO〜D3。行位址信號〜CA1 2 - 0 1 0 1被輸入澤碼裔3 1 號D QI 〇〜D Q I 3由譯碼器3 1使其變成1 11 0。資料信號D 0〜D 3，係介由I 〇緩衝器η及資料匯流排DBOa〜DB0 3a而輸入到資料反相電路3〇。資料作&d〇〜d2 被資料反相電路30所反相，資料信號D3則不會被反相。資

90131626.ptd 第24頁 540049 五、發明說明（22) 料反相電路30的輸出資料信號/DO、/Dl、/D2、D3，係介由讀取/寫入電路12及全局1〇線組GI ΟΡΟ〜GI0P3而寫入4個記憶單元MC者。若在對應於矚目單元M C的位元線組群以外的群中寫入資料信號DO〜D3時，行位址信號CA9〜CA12會變成1111，資料 "is號D 0〜D 3則不會被反相。又’圖13A〜13E為顯示測試模式時寫周期中之SDRAM動作之時序流程圖。參照圖13A〜13E，與時鐘信號CLK之開始邊緣同步輸入：寫入命令、行位址信號CA 9〜CA1 2 = 0 1〇1，和行位址信號Y = n。行位址信號CA9〜CA 12 = 01 01係被輸入譯碼器31，信號DQI0〜DQI3則由譯碼器32使其成為1110。讀取資料信號/Q0、/Ql、/Q2、Q3，係介由全局1〇線組GI〇p〇〜GI0P3、讀取/寫入電路1〇及資料匯流排DB〇b —DB3b而輸入負料反相電路30。資料信號/Q〇〜/ Q2會被資料反相電路3〇所反相’資料信號Q 3則不會被反相。資料反相電路3 〇的輸出信號Q0〜Q3，係介由資料匯流排DB0a-DB3a及10緩衝器14 而輸出於測試器。若讀取資料信號Q1和寫入資料信號同為「Η」位準時，測試器會判斷矚目單元MC為正常，否則會判斷矚目單元MC為不良。在此實施形態1中’寫入動作時，係根據行位址信號 CA0〜CA1 2之上位位元信號（在X 1 6結構中為CA9〜CA1 2，在 X 8結構中為C A11、C A1 2 )使各資料信號d反相，或不反相而寫入記憶單元MC ’故不必使用複雜的圖案程式即可簡單地寫入記憶方塊MB。

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第25頁 540049 五、發明說明（23) 又，讀取動作時係與寫入動作時一樣使各資料信號Q反相或不反相而予以輸出，故可藉由鑑定寫入資料信號1)和讀取資料信號Q之邏輯是否一致，即可鑑定測試對象之記憶單元MC是否正常。再者，本貫把形恕1中，未使X 4結構的資料信號p Q反相，但並不限於此，例如，根據行位址信號CA12而使各資料信號Q反相或不反相而寫入記憶單元…，將各資料信號Q 反相或不反相而輸出，也可。 (實施形態2 ) 圖14為顯示本發明實施形態2之SDRAM主要部之方塊圖，係與圖5相對比者。參照圖1 4，該SDRAM與實施形態i之 SDRAM不同之處，在於10緩衝器14係由10緩衝器所置換。 ° I 0緩衝器4 0含有圖1 5所示切換電路4 1。切換電路4丨，分別含有連接於寫入資料匯流排WDBOa和WDBla、WDBla和 WDB2a，WDB2a和WDB3a之間的開關元件4ia〜4ic。開關元件 41a〜41c，係於測試信號TE2為活化位準之rH」位路者。 ’

測試時，只有資料信號Dq〇〜Dq3用之資料輸出入端子Td〇中之資料信號DQ0用資料輸出入端子Td〇被連接到測試器。測試時的寫入動作時，測試信號TE2會成為活化位準之「H」位準而使開關元件41a〜41c通路，4個寫入資料匯流排WDBOa〜WDB3a互相結合。給予資料輸出入端子Td(j的資料信號DT，係介由切換電路4 1而給予寫入資料匯流排

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540049 五發明說明（25) 致，相應於鑑定結果位準的信號〇了會介由 TdO而給予測試器。若資料信號Q〇〜Q3的邏^輪出入端子成為「L」位準時，4個記憶單元MC就會被麵〜致而信號奵資料信號Q0〜Q3的邏輯不一致而信號的成為正常。若 4個記憶單元MC之中的至少】個…一 _^為 Η」位準時，正常。 Τ的至夕1個圮憶早兀MC就會被鑑定為不中H施^12中’可只將4個資料輸出入端子T.Td3之記产。一貝輸出入端子Td〇連接測試器，而同時測試4個 m思否正常。因此，和4個資料輸出入端子執彳-1彳tW連接而測試4個記憶單元MC是否正常相比，可二二倍量的sdram測試，而減低測試成本。本次所揭示之眚^； r At ^ 者。太# + _ 形悲之一切應視為例示而非限制性說明所顯示，應、包較圍所顯示，而非由上述之一切變更在内者申㈣專利範圍均等之意味及範圍内 [元件編號之說明] 2 3 4 5 6-9 10 〜13 14 時鐘緩衝p 控制信號緩衝器位址緩衝器模式登錄器控制電路記憶陣列讀取/寫入電路 I 0缓衝器

90131626.ptd 第28頁 540049 五、發明說明（26) 21 方塊 22 方塊 23 行選 24 感測 25 均衡 30 資料 30a 資料 31 譯碼 32 > 33 問極 31 >35 反相選擇開關選擇開關擇閘極放大器裝置（equa1i zer ) 反相電路反相電路器電路電路

40 41 4 1 a〜4 1 c 42 50 A0〜A12 BA0 、 BA1 I 0緩衝器切換電路開關元件一致/不一致鑑定電路感測放大位址信號選擇信號 BL、/BL 位元線組

BLEQ 位元線均衡信號 CA9-CA12 行位址信號 CBS0〜CBS3 信號 CKE 外部控制信號 CLK 外部時鐘信號 /CS、/RAS、/CAS、/WE、DQM 外部控制信號

90131626.ptd 第29頁 540049 五、發明說明（27) CSL 行選擇線 DO〜Dm 資料信號 DB1〜DB3 資料匯流排 DBOa〜DR3a 資料匯流排 DBOb〜DB31b 資料匯流排 DQ0-DQ3 信號 DQ1〜DQ3 資料信號 /DO 反相信號 /DO 、 /DI 、 D2 、 D3 DQI0〜DQI3 信號 DT 資料信號 GI01 、 /GI01 ; GI03 、 /GI03 GI0P1 、 GE0P2 LI01 、 /LI01 ; LI03 、 /LI03 輸出資料信號全局I 0線組全局I 0線組局部I 0線組

MB 記憶器 MC MMa〜MMd Q Q0 〜Qm /Q0 RDB0 記憶單元記憶墊子資料信號資料信號反相信號言買取資料匯流排

RDBOa 、 RDBOb 讀取資料匯流排 /RAS 外部控制信號 SA 感測放大器帶

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五、發明說明（28) SE、/SE 感測放大器活化信號 TaO〜Tal2 位址信號輸入端子 TE1 測試信號 TE2 測試信號 TE3 測試信號 TdO 〜Td3 資料輸出入端子 VBL 位元線電位 VCC 電源電壓 WDBO 寫入資料匯流排 WDBOa、WDBOb 寫入資料匯流排 WL 字元線 Y 行位址信號 0B21 方塊選擇信號 0 E x 4 、 φ E X 8、0 E X 1 6 語結構活化信號 x 4、x 8 ' x :16 語結構 #0 〜#3 排列（b a n k)

90131626.ptd 第31頁 540049 圖式簡單說明圖圖1為I貝示本發明實施形態1之SDRAM整個結構之方塊 1^1 2 ’頌示圖1所示記憶陣列結構之方塊圖。圖3兔〜頌示圖2所示記憶裝置及感測放大器帶結構之方塊圖〇圖4為此_ 句4示圖3所示感測放大器帶結構更詳細之方塊圖。圖5為_示圖1所示SDRAM中含有之資料反相電路及譯碼器之方塊圖。圖6為_示圖5所示資料反相電路主要部之方塊圖。圖7為顯示X 1 6結構中行位址信號和資料信號和位元線組之關係圖。 ® 8為顯示X 1 6結構中矚目單元和應予反相之資料信號和行位址信號之關係圖。 " 圖9為顯示X 8結構中行位址信號和資料信號和位元綠έ 之關係圖。 Ί 圖1 〇為顯示X 8結構中矚目單元和應予反相之資料声號和行位址信號之關係圖。圖11為顯示X 4結構中行位址信號和資料信號和你_ 組之關係圖。 70線寫入動圖1 2 A〜1 2 E為顯示圖1〜11所示S D R A Μ之測試模式時作的時序流程圖。時讀取動方塊圖。圖13Α〜13Ε為顯示圖卜11所示SDRAM之測試模式作的時序流程圖。圖14為顯示本發明實施形態2之SDRAM主要部之

90131626.ptd 第32頁

540049 圖式簡單說明圖1 5為顯示圖1 4所示I 0緩衝器所含切換電路結構之電路圖。圖1 6為顯示圖1 4所示I 0緩衝器所含一致/不一致鑑定電路之方塊圖。圖1 7為顯示習知SDRAM之X 1 6結構中行位址信號和資料信號和位元線組之關係圖。

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Claims

540049 六、申請專利範圍 ^種半導體記憶裝置，其具備··佈置於複數列複數行之複數δ己憶單元（MC );及記憶陣列（β〜9 )，係設置有分別對應於前述複數列之複數字元線（WL)和分別對應於前述複數行之複數位元線組（BL、/BL)者；一列選擇電路（5)，係根據列位址信號（R A 〇〜R A〗2)而選擇 f述複數字元線（WL)中之任一個字元線（WL)，將相應於其子元線（WL)之各記憶單元（mc)加以活化者；行選擇電路（5)，係根據行位址信號（CA〇.〜CAi)而選擇前述複數位元線組（BL、/BL)中之^^個（唯，N為1個以上之整數）位元線組（BL、/BL)者；正、，寫入貧料反相電路（32、34)，係接受外部給予之N個資料信號，根據資料控制信號（CAi〜CA12)使各資料信號反相或不反相而輸出者；寫入電路（ίο)，係使前述寫入資料反相電路（32、34)所輸出之N個貧料信號，介由前述行選擇電路所選擇之n 個位元線組（BL、/BL)，寫入前述列選擇電路（5)所活 N個記憶單元（MC)中者；以及 / 複數之位址信號輸入端子（TQ〇〜TQ12)，係以不同時序輸入前述列位址信號（RA0〜RA12)和前述行位址信號（ca〇〜刖 CAi )者； ~ >前述資料控制信號（CAi + 1〜CA12)，係使用前述複數位址信號輸入端子（TaO〜Tal 2)中之不使用前述行位址信號 (〇人〇〜〇人丨）的輪入的位址信號輸入端子（1^ + 1〜1^12)^，而與前述行位址信號（CA〇〜CAi) 一起輸入者。 540049

2·如申請專利範圍第1項之半導體記憶裝置，1 具備·視取電路（1 〇 )，係介由前述行選擇電路（5 更的Ν個位元線組（BL、/BL)，讀取前诚列、g摆φ 斤k擇化的N個記憶單元（M C )之資料信號者；斤活讀取資料反相電路（33、35)，係接受前述讀取電所頊取之Ν個資料信號，根據前述資料控制信號 > (CA 1 + 1〜CA1 2)使各資料信號反相或不反相而輸出者· (33、3j)所輸出個資料信號輸出至外部，同時從

將N個貧料信號給予前述寫入資料反相電路（32、者。 3 ·如申請專利範圍第2項之半導體記憶裝置，复二電路1 222所選擇之位元線組(BL、胤)之數N為；予變更者；前述寫入資料反相電路（32、34)及前述讀取資料反相電路（3 3 3 5 )，係根據語結構指示信號所顯示前述行選擇電 f(^5)所選擇之位元線組（BL、/BL)之數N及前述資料控制信號（CAi + Ι〜CA12)，使各資料信號反相或不反相而輪出

第35頁 1 ·如申晴專利範圍第3項之半導體記憶裝置，其中，更 /具備：，碼器（31 )，係根據前述語結構指示信號及前述資料控制化號（CAi + 1〜CA12)，分別將對應於N個資料信號之n 個f相指示信號（DQ1)變成活化位準或非活化位準者； 2 认&述寫入資料反相電路（32、34)，係分別對應於外部所、、α予之N個資料信號而設，各自含有N個第1反相電路（3 2、 540049 六、申請專利範圍 3 4 )’係於對應之反相指示信號（])Q I )為活化位準時，使對應之 > 料彳自號反相，而於對應之反相指示信號（DQI )為非活化位準時，使對應之資料信號直接通過者；月ίι述讀取資料反相電路（3 3、3 5 )，係分別對應於前述讀取電路（10)所碩取之Ν個貧料信號而設，各自含有ν個第2 反相電路（33、35)，係於對應之反相指示信號（DQI)為活化位準時，使對應之資料信號反相；而於對應之反相指示 k號（D Q I)為非活化位準時，使對應之資料作號直接通者。 " 5 ·如申請專利範圍第4項之半導體記憶裝置，其中，更具備·切換電路（41 )，係於測試模式時，介由前述n個資料輸出入端子（Td)中預先指定之資料輸出入端子（Td )，將外部所給予之資料信號分別給予前述N個第1反相電路 (3 2、3 4 )者；以及 —二致/不一致鑑定電路（42)，係於前述測試模式時，鐘定，述N個第2反相電路（33、35)所輸出個資料信號^ 輯疋否致’而將相應於鑑定結果位準之信號給予預先指定之資料輸出入端子（Td)者。曰

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