TW535229B - Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading - Google Patents

Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading Download PDF

Info

Publication number
TW535229B
TW535229B TW086119113A TW86119113A TW535229B TW 535229 B TW535229 B TW 535229B TW 086119113 A TW086119113 A TW 086119113A TW 86119113 A TW86119113 A TW 86119113A TW 535229 B TW535229 B TW 535229B
Authority
TW
Taiwan
Prior art keywords
layer
chemical
patent application
etching
etch
Prior art date
Application number
TW086119113A
Other languages
English (en)
Inventor
Susan C Abraham
Gregory J Goldspring
Original Assignee
Lam Res Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Lam Res Corp filed Critical Lam Res Corp
Application granted granted Critical
Publication of TW535229B publication Critical patent/TW535229B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
    • H01L21/32136—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only using plasmas
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/948—Radiation resist
    • Y10S438/952—Utilizing antireflective layer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Plasma & Fusion (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

535229 經濟部智慧財產局員工消費合作社印製 - A7 — ___B7 _ 五、發明說明（彳) 發明背景 本發明係關於半導體積體電路（I C )之製造。特別 是’本發明係關於用以蝕刻穿過包含至少一金屬化層之 I c層堆疊之方法及裝置。 在半導體I C製造中，諸如元件電晶體之裝置會形成 於典型上由矽製成的半導體晶圓或基底之上。從蝕刻配置 於晶圓上的金屬化層而來之金屬連接線接著用以將裝罝耦 合在一起以形成所需電路。爲便於討論，圖1係顯示層堆 疊2 0的剖面視圖，代表典型的半導體I C製造期間所形 成的層。應注意，可能在所示的層之上、之下、或之間出 現其它額外層。此外，並非必需呈現所有所示的層，且某 些層或所有層可以由多種不同的層所取代。 在層堆疊2 0的底部，顯示有晶圓1 〇 〇。典型上爲 二氧化矽（S i〇2 )之氧化層1 〇 2係顯示爲形成於晶圓 1〇0的表面上。典型上由Ti、 TiW、 TiN或其它 適當的障壁材料所形成的障壁層1 〇 4可配置於氧化層 1〇2與後續沈積的金屬化層1 〇 6之間。當設有障壁層 1〇4時，其會作爲實際地防止矽原子從氧化層擴散及防 止進入金屬化層。 金屬化層1 0 6典型上包含鋁、銅或諸如A 1 — C u 、A 1 — S i、及A 1— Cu — S i等多種己知的鋁合金 中之一或更多。圖1的其餘二層包含形成於金屬化層 1 0 6之上的抗反射塗層（ARC ) 1 〇 8，及形成於 ARC層1〇8上的上方光阻（PR)層1 1〇。 本纸張&度適用中國國家標準（CNS)A4規格（21〇χ 297公釐） .4 _ 、 > - I --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535229 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明) 如同此技藝中所習知，A R C層1 〇 8典型上係由 Ti、 ΤιΝ或TiW所構成。一般而言，ARC層 1〇8用於防止光學照相鈾刻製程中所使用的光反射並散 射離開金屬化層1 0 6的表面，且在某些情形下可抑制小 丘生長。 如上所述，光阻層1 1 0代表可由圖型化標線圖型化 之傳統光阻材料層，且步進機會使紫外線照至光阻層 1 1 0的表面。層堆疊2 0的複數層對習於此技藝者而言 係可辨識的且可使用任何數目的已知沈積製程形成它們， 該已知沈積製程包含化學汽相沈積（C V D )、電漿強化 化學汽相沈積（P E C V D )、及物理汽相沈積（P V D )，例如濺射。 爲產生上述的金屬連接線，會以適當的光學照相蝕刻 技術將P R層圖型化，接著鈾刻曝露的金屬膜。舉例而言 ’ 一種此光學照相鈾刻技術係於接觸或步進機光學照相鈾 刻裝置中將光阻材料曝光而使光阻層1 1 〇圖型化，且將 光阻材料顯影以形成會曝露下方金屬化層1 〇 8的某些部 份之圖型化掩罩。以此方式，後續的蝕刻劑會用以蝕刻移 除未由其餘光阻掩罩所遮蓋之下方金屬化層的部份。因此 ，其餘的金屬化材料將形成與符合選取的功能電路之圖型 之眾多連接線。 爲說明起見’圖2係顯不完成傳統鈾刻之後的圖1之 層堆疊2 0的剖面視圖。在此例中，金屬連接線係由未蝕 刻的金屬化層1 0 6的部份所代表。爲取得較大電路密度 本紙張尺度適用中國國家標準（CNS)A4規格（2.1〇χ 297公f ) -5- ------------------- I訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535229 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明（3 ) ’現代的I C電路係以增加的較窄設計規則爲標度。結果 ’特徵尺寸，亦即連接線的寬度及相鄰連接線之間的間隔 (例如溝槽）已穩定地減少。舉例而言，當約0 · 8微米 (// m )的線寬於4佰萬位元（M b )動態隨機存取記憶 體（DRAM) IC、 2 5 6 Mb DRAM ic 中被 視爲可接著時，通常會仗用約〇 · 2 5微米寬或更窄的連 接線。 隨著特徵尺寸持續縮減，愈來愈難以在選取的晶圓表 面上取得均勻的蝕刻率。典型上，蝕刻率在窄間隔中比在 較寬的開放場區中更慢。此現象被稱爲『蝕刻率負載』， 且被認爲係『微負載』及「縱橫比例相依蝕刻（A R D Ε )」之結果。微負載主要係指在具有高密度線間隔的區中 之蝕刻率比位於較低密度區中大小一致的溝槽之蝕刻率還 小。 另一方面，A R D E係指由於光阻層的高度除以所選 取的溝槽之寬度（亦即縱橫比=高度/寬度）的變化而造 成飩刻率均勻性的變化。可使用多種技術以減少A R D E ，包含減少光阻掩罩層或其它掩罩材料的高度。不幸地， 當光阻掩罩層的高度減少時，很多通常使用的鈾刻化學物 會快速地蝕刻穿過此掩罩層而留下敏感的下方層區域曝露 於不注意的餓刻。此外，當溝槽寬度尺寸減少時， A R D E問題傾向於更加主要。 由於這些蝕刻率變化，所以’當在具有緩慢蝕刻率的 區域中（例如較窄的間隔區）完成金屬飽刻時，可能在具 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐） ,β . --------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535229 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（4 ) 有較高蝕刻率的區域中（例如開放場區）已發生過蝕刻， 亦即從下方層不小心地移除材料。 參考圖2，區1 2 0代表金屬化層被強型地過蝕刻（ 距離d 1 )之開放場區，區1 2 1代表過蝕刻（距離d 2 )，及區1 2 2代表金屬化被強烈地下蝕刻（距離d 3 ) 之下飩刻區。假使蝕刻率變化足夠大，則某些半導體裝置 不可能被蝕刻至目標層而不被強烈的過触刻破壞敏感層。 舉例而言，區1 2 2中的金屬層在開放場區1 2 0中的層 被損壞之前不會被充份地蝕刻。因此，大的蝕刻率變化可 能會於區1 2 0中造成不適當的過蝕刻及過度的氧化物損 失，使得被處理的晶圓不適用於進一步之I C製造。 慮及上述，於蝕刻層堆疊時，需要減少蝕刻率負載之 改進方法及裝置。此外，在使用對光阻劑爲高度選擇性之 蝕刻化學物時，需要允許降低光阻縱橫比的方法及裝置。 發明槪述 本發明藉由提供進步之多重化學鈾刻方法而滿足這些 需求。在一實施例中，電漿處理室係用於蝕刻穿過層堆疊 中的複數層之選取部份。層堆疊較佳地包含至少抗反射層 及配置於抗反射層之下的金屬化層。此方法包含第一鈾刻 步驟，於其中以第一化學物至少部份地蝕刻層堆疊的抗反 射層，第一化學物包括蝕刻劑化學品及聚合物形成的化學 物。一旦完成第一飩刻步驟，則方法會前進至第二蝕刻步 驟，於其中以不同於第一化學物之第二化學物至少蝕刻層 本紙張尺度適用中國國家標準（CNS)A4規格m〇 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535229 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明說明（5 ) 堆疊的金屬化層之一部份。在一實施例中，會使用第三化 學物以有效率地蝕刻穿過可能在金屬化層下方之障壁層° 有利的是第一及第二化學物提供改進的光阻劑選擇性。 在另一實施例中，揭示形成於電漿處理室中的積體電 路。在此實施例中，電漿處理室會對層堆疊的蝕刻層施力口 光阻劑選擇性多重化學物鈾刻劑。層堆疊可能具有金屬化 上方層及位於金屬化上方層之下的金屬化層。積體電路包 含低縱橫比光阻層，其係層堆疊的頂層。低縱橫比光阻層 會被圖型化成具有曝露金屬化上方層之第一多個區域及保 護金屬化上方層之第二多個區域。積體電路進一步包含金 屬化上方層，該金屬化上方層會被第一化學物實際地向下 蝕刻至金屬層，且經由曝露層堆疊的金屬化上方層之第一 多個區蝕刻金屬上方層。較佳地，第一化學物包括蝕刻第 劑化學物及聚合物形成化學物。積體電路也包含金屬化層 ，以第二化學物經由曝露層堆疊的金屬化層之第一眾多區 ，蝕刻金屬化層。在本實施例中，第二化學物係不同於第 一化學物。 在又另一實施例中，發明係關於執行光阻劑選擇性鈾 刻穿過層堆疊的複數層選取部份之方法，層堆疊包含 T i N層及鋁/銅層。方法包含以第一化學物至少部份地 飩刻穿過層堆疊的T 1 N層。第一化學物係選自（1 ) C 1 2、A r 及 C H F 3 的第一混合物；（2 ) C 1 2、 C H F 3及B C 1 3的第二混合物；及（3 ) C 1 2、Ν 2、 及C H F 3的第三混合物所組成的族群。方法進一步包含以 本紙張尺度適闬中國國家標準（CNS)A4規格（2.10 X 297公釐） --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 535229 Α7 Β7 五、發明說明（6 ) 第二化學物至少部份地蝕刻穿過層堆疊的鋁/銅層，第二 化學物係選自：（1 ) C 1 2、N 2及H C 1的第四混合物 ;及（2 ) C 1 2、C H F 3及B C 1 3的第五混合物所組 成的族群。 有利的是本發明之實際改進的光阻劑選擇性將使實際 地較薄之光阻掩罩之應用成爲可能。結果，光阻掩罩的縱 橫比會減少且蝕刻率負載也會實際地減少。在閱讀下述詳 細說明及硏究圖式的不同圖形之後，將會更加淸楚本發明 的這些及其它優點。 圖式簡述 參考配合附圖之下述說明將可最佳地瞭解發明及其進 一步之優點，其中： 圖1係說明層堆疊之剖面視圖，代表典型的半導體 I C製造期間所形成的層。 圖2係說明在完成傳統的蝕刻之後的圖1之層堆疊的 剖面視圖。 圖3係可適用於發明久之多重化學蝕刻技術之電漿反 應器的簡化圖。 圖4係顥示根據本發明的一觀點之發明的多重化學飽 刻技術有關的步驟。 圖5係顯示根據本發明的一觀點之關於實施第三化學 蝕刻步驟之步驟。 --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本纸張尺度適用中國國家標準（CNS)A-l規格（210 X 297公釐） -9- 535229 A7 B7 五、發明說明（7 ) 主要元件對照 經濟部智慧財產局員工消費合作社印製 2〇 層堆疊 10 〇 晶圓 10 2 氧化物層 1〇 4 障壁層 1〇 6 金屬化層 1〇 8 抗反射塗著層 11 〇 光阻層 12 〇 開放場區 12 1 過餓刻區 12 2 下蝕刻區 3 0 2 室 3 0 3 電極 3〇 4 淋浴頭 3〇 5 R F產生器 3 1 〇 夾盤 3 2 〇 頻率產生器 3 5 〇 晶圓 3 5 2 較佳實施例詳述 積體電路晶片 將說明用以使蝕刻率負載問題最小並同時取得商業上 有利的蝕刻率及選擇性之本發明。在下述中，會揭示多種 *-. I --------------------訂·--------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -10- 535229 經濟部智慧財產局員工消費合作社印製 Α7 Β7 五、發明說明（8 ) 特別細節以助於完整地瞭解本發明。但是，對習於此技藝 者而言’顯然可在沒有這些特別細節的全部或部份下，亦 能實施本發明。在其它情形下，並未詳述習知的製程步驟 ，以免不必要地使本發明含糊難懂。 根據本發明的一觀點，藉由在至少二步驟中蝕刻層堆 疊及施加至少二不同的化學物，可實際地避免上述餘刻率 負載問題。此第一化學蝕刻步驟較佳地進行至穿過A R C 層’例如圖1的A R C層。除了用以蝕刻穿過上述a r C 層的一部份之主蝕刻劑氣體之外，第一化學物尙較佳地包 含聚合物形成氣體及可或不包含隋性氣體。之後，以不同 於第一化學物之第二化學物再度蝕刻層堆疊。接著，較佳 地允許此第二化學鈾刻步驟至少部份地穿過金屬化層，例 如圖1的層1 0 6。假使層堆疊的障壁層1 0 4需要蝕刻 時’可使用第三化學物執行第三鈾刻步驟，該第三化學物 在一實施例中與第一化學物實際地相等。當然，應瞭解第 二化學物可用以蝕刻穿過障壁層。 可在任何已知的電漿處理裝置中執行發明的多重化學 蝕刻製程，已知的電漿處理設備包含可用於乾蝕刻、電漿 蝕刻、反應離子蝕刻（R I E )、磁性強化反應離子蝕刻 (Μ E R I E )等裝置。詳而言之，在用於乾蝕刻之典型 的電漿處理室中，會以電漿處理晶圓。室包含入口埠，經 由入口埠，製程蝕刻劑源氣體會被供應至室內。適當的 R F能量源，例如R F能量源，會被供應至與室有關的電 極以感應電漿。如同已知，能量本身可以以感應方式或電 衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -11 - 535229 經濟部智慧財產局員工消費合it钍印製 Α7 Β7 五、發明說明（9 ) 容方式耦合以維持電漿。然後，從鈾刻劑源氣體形成物質 以便與晶圓反應並在晶圓層堆疊的電漿接觸層蝕刻。然後 ，將可能會揮發的副產品經由出口埠排出。 電漿蝕刻係關於晶圓處理期間晶圓位於陽極上或接地 電極上的情形。另一方面，反應離子鈾刻（R I E )係關 於處理期間晶圓位於陰極或供電電極上之情形。磁性強化 反應離子鈾刻（Μ E R I E )係代表R I E反應器幾何的 變異，於其中會施加磁場以減少帶能電子在反應器壁表面 的損失。已發現Μ E R I Ε反應器在某些條件下可增加能 量從電極轉換至電漿中的電子之效率。 已想到發明可在任何上述反應器以及其它適當的電漿 處理反應器中實施。注意，不論是經由電容方式耦合平行 電極板、電子迴旋加速器共振（E C R )微波電漿源、諸 如螺旋分離器、螺線共振器之感應耦合R F源、或變壓器 耦合電漿（TCP)，將能量送至電漿，上述均屬實。在 這些系統中，E C R及T C P電漿處理系統可從Lam Research Corporation of Fremont, California耳又得。 在較佳實施例中，雖然如同上述，本發明可用於從 Lam Research Corporation取得的 丁 C P TM 9 6 0 〇 S E電漿反應器中，但是，也可採用任何其它傳統的及適 當的電漿處理系統。圖3係說明T C Ρ τ Μ 9 6 0〇 S Ε 電漿反應器之簡化圖，包含晶圓3 5 0及積體電路晶片 3 5 2 ，該積體電路晶片3 5 2係在晶圓由根據發明的蝕 刻所蝕刻及在傳統的後置蝕刻步驟之後從切割自晶圓 --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） -12- 535229 經濟部智慧財產局員工消費合作社印制农 A7 B7 五、發明說明（1〇 ) 3 5 0的晶片製造而得的。參考圖3 ，晶圓反應器3〇〇 包含電漿處理室3 〇 2。在室3 0 2之上，配置有電極 3 0 3 ’在圖3的實施例中，電極3 0 3係以線圈實施。 由R F產生器3 〇 5經由匹配網路（未顯示於圖3 )，使 線圈3 0 3激能。 在室302內，設置有淋浴頭304，其較佳地包含 多個孔以釋放諸如蝕刻劑源氣體之氣體源材料進入其本身 與晶圓3 5 0之間的R F感應電漿區。氣體源材料也會從 建於室本身的壁中之埠釋放。晶圓3 5 0會被導入室 3〇2並被置於夾盤3 1 0之上，夾盤3 1 0會作爲第二 電極並由無線電頻率產生器3 2 0 (典型上也會經由匹配 網路）較佳地偏壓。 氨冷卻氣體會在壓力下（舉例而言，在一實施例中約 5 — 10丁〇1'1')被導入夾盤3 10與晶圓350之間 作爲熱傳送介質，用以在處理期間準確地控制溫度以確保 均均及可再現的蝕刻結果。在一實施例中於電漿蝕刻期間 ，室3 0 2內的壓力較佳地保持在例如約0 . 5 mTorr與約 2〇0 mTorr之間。設置多個加熱器（圖3中省略以簡化說 明）以維持蝕刻之適當室內溫度（舉例而言，在一實施例 中約5 0 °C )。室3 0 2的室壁典型上會接地以提供接地 通道。 圖4係顯示關於根據本發明的一觀點之發明的多重飩 刻製程中的步驟。在步驟4 0 0中，準備晶圓以便在傳統 的預蝕刻步驟中蝕刻。舉例而言，預蝕刻步驟可能包含鉗 ^纸張尺度適用中國國家標準（CN9A4規格（2.10 X 29T7公釐） .- I j · I --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535229 經濟部智慧財產局員工消費合作、社印製 A7 B7 五、發明說明（11 ) 夾晶圓於夾盤中、穩定電漿處理室內的壓力、及將氦冷卻 氣體導入晶圓背面以便於在晶圓與夾盤之間傳熱。 在步驟4 0 2中，以第一化學物蝕刻層堆疊的抗反射 層。應謹記，雖然本實施與說明書的其餘部份將抗反射膜 視爲由第一化學物進行飩刻之層，但是在某些層堆疊結構 中，也可對任何金屬化上方層，例如黏著層、種子層等， 執行第一化學蝕刻。關於此處所使用的專有名詞，金屬化 上方層代表配置於金屬化層之上的層。 此外，此上方層可由Ti、 TiN、 TiW或主要爲 鈦之材料所形成。根據本實施例，以第一化學物蝕刻時， 當判定抗反射層被蝕穿時，則其會較佳地終止。在一實施 例中，抗反射層係由T i N所形成，且藉由光學地監視電 漿中的7 0 3 n m波長的改變而完成終止點偵測，7 0 3 n m波長的改變意指實際上所有T i N抗反射層已被移除 。然後，立即終止蝕刻或允許蝕刻繼續預定時間，例如5 秒，以確保完全移除T i N抗反射層材料。也可使用其它 傳統方法以決定此第一化學蝕刻步驟的結束點之傳統方法 〇 根據本發明的一觀點，用於T 1 N抗反射層蝕刻之第 一化學物可能包含C 1 2/A i*/CHF3、 C I2/CHF3/BC la. C 1 2 / C H F 3 , c 1 2 / N 2 . CI2/N2、C 1 2/N2/CHF3. C 12/HC 1/CHF3 及 C 12/N2/BC 13 所組成 的族群中之任何一者。更特別的是，第一化學物可能包含 --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNSUVi規格（210 x 297公釐） -14- 535229 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明彳2 ) c l2/Ar/CHF3 及 C 12/CHF3/BC 13 所構 成的族群中的任何一者。最特別的是，用於T 1 N抗反射 層蝕刻的第一化學物係C 1 2 / A r / C H F 3。已慮及 C 1 2 / A r / C H F 3中的氬可由其它惰性氣體取代，例 如氦、氪、氙等。 C 1 2/A r/CHF3也會提供其它有利結果，這些 有利結果詳述於一起申請專利之（1 ) “Methods and Apparatus for Etching Semiconductor Wafer’’，美國專利序號 08/602，251;(2)"Methods and Apparatus for ReducingEtch Rate Loading”，美國專利序 π虎 08/601，708;(3) “Mechanism for Uniform Etching by Minimizing Effects of Etch Rate Loading”，美國專利序號 08/652，718 ;及（4) ”Methods and Apparatusfor Etching Semiconductor Wafer an d Layers Thereof”，美國專利序號08,67 8,034。所有上述列 出的美國專利申請案於此一倂列入參考。 關於先前所述，第一化學物較佳地包含聚合物形成化 學物（舉例而言，N 2、C H F 3或類似物）以及主要負責 鈾刻的化學物（例如，C 1 2 )。以此方式，第一化學物會 蝕刻上方層（例如，Τ 1 N A R C層）並同時於上方層 上沈積聚合物。一般相信，在第一化學物中使用聚合物形 成劑會微掩罩較寬的間距，亦即會使掩罩聚合物在較寬的 間距中比較窄的間距中以更快的速率沈積。由於微掩罩現 象，所以在較寬間距中的蝕刻率會實際地變慢，藉以減少 較寬間距與較窄間距中的蝕刻率差。 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） * ' 1 ' ------------衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535229 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明彳3 ) 在一實施例中，聚合形成劑（例如，C H F 3 )每分鐘 標準立方公分的流量係爲C 1 2的整個s c c m流量之約3 %與約4 0 %之間，且更佳的是約5 %與約3 5 %之間， 而最佳的是約1 7 · 5 %。應瞭解，可藉由適當地修正聚 合物形成劑的流量比例而調整選擇蝕刻率。舉例而言，聚 合物形成劑的流量比例之增加會因蝕刻期間聚合物沈積的 增加而傾向於減少開放區域中的鈾刻率。 在步驟4 0 4中，以第二化學物至少部份地向下蝕刻 層堆疊的其餘部份而穿過金屬化層。舉例而言，使用第二 化學物蝕刻穿過大部份的金屬化層，而以第三化學物蝕刻 下方之其餘部份及/或障壁層。在本實施例中，第二化學 蝕刻步驟會繼續進行直至金屬化層被實際地蝕刻移除爲止 。一旦金屬化層被實際地蝕刻移除時，可施加第三化學物 以有效地蝕刻穿過下方障壁層。 由於假使聚合物產生氣體用於塊蝕刻，例如穿過鋁金 屬化層時，則第二化學物較佳地不同於第一化學物，其可 能因微掩罩而導致餘留物，也可能降低光阻劑選擇性。因 此，不同於第二化學物之新穎的第一化學物之使手（以蝕 刻穿過A R C層），係代表本發明的顯著特點。 第二化學物本身可包含任何適當的蝕刻劑及轟擊化學 物，用以蝕刻穿過金屬化層。在一實施例中，第二化學物 係 C12/N2/HC1、C 1 2 / N 2 . CI2/BCI3/CHF3, C!2/BC13/HC1 所 組成的族群中之任一者。舉例而言，發現流量比例約8 5 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） _ ^ - > - --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535229 A7 B7 五、發明說明纟4 ) :30 : 25 (seem)之 Cl2/N2/HCl 混合特 別良好地適用於蝕刻穿過金屬化層，該金屬化層包括具有 約0 · 5% - 1%銅之錦合金。 舉例而言，上述方法因第一化學物之鈾刻ΤιN ARC層 材料的例外能力，可產生約3 : 1之ΤιN ARC層對光阻的 較優選擇性。亦即，ΊΊΝ ARC層會比光阻材料快三倍地被 蝕刻。相較於習知技藝中使用C 1 2 / N 2 / H C 1蝕刻穿 過丁 1 Ν層及下方金屬化層之『一次化學』方法，這是相 當顯著的結果。此習知技藝一次化學方法通常會因 C 1 2 / Ν 2 / H C 1化學物對T i N A R C層材料的較 差蝕刻功效而產生約0 . 7 : 1之非常不良的TiN ARC層 對光阻選擇性比例。舉例而言，要蝕刻0 · 7微米的 ΤιN ARC材料，也會不利地蝕刻掉1微米的光阻。因此可 知，本發明之實際改進的光阻選擇性將使得實際較薄的光 阻掩罩之應用成爲可能。 關於進一步之比較，當使用一次化學蝕刻劑 C 1 2 / N 2 / H C 1以蝕刻0 · 3 5 // m的間隔及特徵尺 寸時，施加約9 ，5 0 0 A厚的深紫外線（D U V )光阻 遍及整個晶圓表面。在完成向下蝕刻穿過T i N ARC 層及鋁金屬化層之後，發現晶圓中心處的餘留光阻約爲 3 ，450A且在邊緣處約爲3 ，2〇〇A。 關於令人驚課及超乎預期之結果，當使用發明的多重 化學製程以蝕刻相同的間隔尺寸、特徵尺寸及D U V光阻 厚度時，則晶圓中心處會保留約在晶圓中心處的原先 本纸張尺度適用中國國家標準（CNS)rV丨規格αίο X 297公釐） (請先閱讀背面之注意事項再填寫本頁) --------訂---------線赢 經濟部智慧財產局員工消費合作社印製 -17- 535229 Α7 Β7 五、發明說明彳5 ) 9 ，5 Ο Ο A之5 3 5 0 A，且在晶圓邊緣處會保留約原 先9 ，5 Ο Ο A的5，6 Ο Ο A。應可瞭解’相較於習知 (請先閱讀背面之注意事項再填寫本頁) 技藝的蝕刻化學物，在多重化學飩刻之後，實際上餘留更 多光阻。因此，藉由減少施加的光阻劑厚度’可實際地減 少光阻縱橫比，進一步減少飩刻率負載。因此’使用上述 參數，現在將能施加實際上較薄的D U V光阻層，典型厚 度係儘可能低至約4 ’ 0 0 0 A ’且更加的是儘可能低至 約5，Ο Ο Ο A。當然，假使用使習知的化學物’則必須 施加非常厚的光阻劑以保護下方特徵免於被過蝕刻。 經濟部智慧財產局員工消費合作社印製 爲進一步舉例說明發明之多重化學法的有利結果，將 以另一習知的一次化學C 1 2 / B C 1 3蝕刻製程作對比。 舉例而言，發現對8吋晶圓及0 · 5微米幾何使用此習知 的一次化學C 1 2 / B C 1 3蝕刻劑所產生的蝕刻率負載’ 係在約2 5 %與約3 0 %之間。亦即，在開放場區中的蝕 刻率比在0 · 5微米間隔中的蝕刻率快約2 5 % -約3 0 %。如同參考圖2之說明，這些高蝕刻率負載等級已知會 因過蝕刻而造成顯著的損害。在類似的製程參數中，根據 發明的一實施例，使用C 1 2 / A I* / C H F 3作爲第一化 學物及C 1 2 / Ν 2./ H C 1作爲第二化學物之發明的多重 化學蝕刻所取得的鈾刻率在整個晶圓表面上爲低至約2 % ，且更加典型地係低至約2，5 %。 再者，發明的多重化學方法可比一次化學傳統蝕刻劑 B C 1 3 / C 1 2產生約9 0 %高的光阻劑選擇性。結果， 現在能實際地減少光阻劑的厚度，其有利地減少光阻劑的 本纸張尺度適用中國國家標準（CNS)A4規格αίο X 297公釐） -18- 535229 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明說明纟7 ) 例如圖3的I C晶片3 5 2會被倂入電子裝置中，例如任 何已知的商用或消費者電子裝置，包含數位電腦。 圖5係說明關於以根據本發明的一實施例之第三化學 物飩刻障壁層的製程步驟。雖然第二化學物也可延伸至鈾 刻穿過障壁層，但是，步驟4 〇 5中所使用的第三化學物 可較佳地適用於蝕刻穿過餘留的金屬化層及進入下方層。 如同下述，當下方層爲T i或T i N障壁層時，第三 化學物實際上與第一化學物相同。亦即，第三化學物較佳 地爲 C 1 2/A r/CHF3。當然，ci2/Ar/CHF3 中的 氬可由其它隋性氣體所取代，例如氨、氪、氙等等。 另一方面，可使用另一第三化學物蝕刻穿過下方障壁 層。在一實施例中，另一可能的第三化學物較佳的是 C 1 2 / C H F 3 / B C 1 3。本實施例中的流速較佳地爲 約8 0 s c c m，C H F 3的流速約爲c 1 2總流量的2 0 %，且B C 1 3的流速約爲C 1 2總流量的2 0 %。本實施 例的較佳壓力及溫度條件分別爲約1 2 m Τ 〇 r r及約 5 0 °C。一旦使用第三化學物蝕刻穿過下方障壁層時，製 程將再度前進至圖4之步驟4 0 6 ，於其中執行後置蝕刻 處理。 爲提供更多資訊，於下述之表中顯示可適用於 TCP™ 9600 SE電漿反應器中的8吋晶圓之第 一化學蝕刻之適當製程參數。在本實施例中，金屬上方層 係T 1 N抗反射層，其覆蓋含有約0 · 5%銅之鋁層。在 這些表格中，顯示頂端電極功率（瓦特）、底部電極功率 ^紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐)~:20- ' * * w-t 一 --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 535229 A7 ___B7___ 五、發明說明纟8 ) (瓦特）及流速（除非另有指明，否則係以蝕刻劑源總流 速的百分比表示）的近似之適當範圍、近似之較佳範圍、 及近似之更佳範圍。 表1係說明C 1 2 / A r / C H F 3第一化學物的近似 適當參數，而表2係說明C 1 2/N2/HC 1第二化學物 的近似適當參數，表3係說明C 1 2/A r/CHF3第三 化學物之近似適當參數，表4係說明C12/CHF3/BC13另一可能 第三化學物的近似適當參數。 不管是對相同晶圓及抗反射層或其它晶圓和抗反射層 ，習於此技藝者可輕易得知可能有助於蝕刻的其它參數値 。再者，雖然下述參數與舉例說明之8吋晶圓有關，但是 ，可將參數加以修改以應用至諸如製造半導體裝置及平板 顯示器中所使用的不同尺寸及形狀的基底。隨著電路尺寸 的縮減，本發明之改進的光阻劑選擇性特性適用於製造具 有小至1 . 8微米及以下之溝措及特徵尺寸的裝置。如同 上述，由於改進的光阻選擇性可允許較薄的光阻層，所以 ，也可使蝕刻率負載最小。 --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)/V丨規格αίΟ X 297公釐）_ 21 - 535229 A7 B7 五、發明說明纟9 ) 經濟部智慧財產局員工消費合作社印製 第一化學物 Cl2/Ar/CHF3 頂端功率 底部功率（ 流速 壓力 溫度 (瓦特） 瓦特） 近似範圍 0-2000 80-1000 15sccm- 3%-40% 10%-60% 0.5 -20°C 300sccm (of Ck’flow) (of CVflow) mTorr- to Ck CHF3 Ar 200mTorr 120°C 近似較佳範圍 0-700 80-400 30sccm- 5%-35% 20%-50% 2mTorr- 0〇Cto 200sccm (of Ch’flow) (of Ch’flow) 80mTorr 80°C CL· CHFb Ar 近似更佳範圍 560 140 80sccm 17.5% 37.5% 15mTorr 50°C Cb (of Ck’flow) (of Cb'flow) CHF3 Ar 表1 (請先閱讀背面之注意事項再填寫本頁) 訂---------線赢 本紙張尺度適用中國國家標準（Cr\TS)A-l規格（210 x 297公釐）- 535229 A7 B7 五、發明說明έο ) 第二化學物 CI2/N2/CHF3 頂端功率 底部功率（ 流速 壓力 溫度 (瓦特） 瓦特） 近似範圍 100-2000 8〇·1000 Osccm- 0%-50% 0-100% 0.5 -15°C 300sccm (of Cb’flow) (of Ch’flow) mTorr- to Cb N2 HC1 200mTorr 120°C 近似較佳範圍 100-700 80-400 30sccm- 5%-30% 5%-30% 2mTorr- 20°Cto 200sccm (Of Chflow) (of Ckflow) 80mTorr 80°C CI2 N2 HC1 近似更佳範圍 180 220 85sccm 30% 25% 12mTorr 5(TC CL· N2 (of CVflow) HC1 表2 --------------------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張&度適用中國國家標準（CNSM4規格（210 X 297公釐） _23 - 535229 A7 B7 五、發明說明幻 ） 第三化學物 Cb/Ar/CHF3 頂端功率 底部功率（ 流速 壓力 溫度 (瓦特） 瓦特） 近似範圍 0-2000 80-1000 15sccm- 3%-40% 10%-60% 0.5 -2(TC 3〇0sccm (of Chflow) (of Cbflow) mTorr- to CI2 CHF3 Ar 200mTorr 120°C 近似較佳範圍 0-700 80-400 30sccm- 5%-35% 20%-50% 2mTorr- o°c to 20〇sccm (of Ckflow) (of Ckflow) 80mTorr 80°C Cb CHF3 Ar 近似更佳範圍 560 140 80sccm 17.5% 37.5% 15mTorr 5(TC CI2 (of Cl2，flow) (of Ch’flow) CHF3 Ar 表3 ------------衣--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張&度適用中國國家標準（CNS)A4規格（210 X 297公釐）- 535229 A7 B7 五、發明說明㈡） 經濟部智慧財產局員工消費合作社印製 另一第三化學1 CI2/CHF3/BCL· 頂端功率 底部功率（ 流速 壓力 溫度 (瓦特） 瓦特） 近似範圍 0-2000 80-1000 Cl·. 0%-30% 0%-50% 0.5 -20°C 15sccm- (of Ckflow) (of Ckflow) mTorr- to 300sccm CHF3 BCL· 200mTorr 120°C 近似較佳範圍 0-700 80-400 Ch 5%-25% 5%-50% 2Mtorr- Otto 30sccm- (of Chflow) (of Ckflow) 80mTorr 80°C 200sccm CHF3 BCL· 近似更佳範圍 200 200 Cb 20% 20% 12mTorr 50°C 80sccm (of Ch’flow) (of Cb’flow) CHF3 BCL· 表4 (請先閱讀背面之注意事項再填寫本頁) --------訂---------▲ 本紙張尺度適闬中國國家標準（CNS)A4規格（210 X 297公釐） - 535229 A7 B7 五、發明說明幻) 雖然已以數個較佳實施例說明本發明，但是在本發明 的範圍內會有其它選擇、改變及等效者。也應注意，可有 不同選擇之方式實施本發明之方法及裝置。因此，後述的 申請專利範圍係解釋成包含本發明的真正精神及範圍內的 戶斤有此不同選擇、改變及等效者。 n if f< n n n i^i ^^1 ϋν m am 11 i_i n n tm— 〆 ^ I n n an -ϋ_1 ϋ·« n I (請先閱讀背面M注意事頊存填寫本 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210x297公釐） -26-

Claims (1)

  1. % ,1)535229 Α8 Β8 C8 D8 六、申請專利範圍 附件1(a): 第861 191 13號專利申請案 (請先閱讀背面之注意事項再填寫本頁) 中文申請專利範圍修正本 民國90年1 1月修正 1 · 一種在電漿處理室中蝕刻穿過層堆疊的複數層的 選取部份之方法’該層堆疊包括抗反射層及配置於該抗反 射層之下的金屬化層，該方法包括： 以第一化學物至少部份地蝕刻穿過該層堆疊的該抗反射層 ，該第一化學物實質上由Cl2、CHF3以及Ar與BC13之一者所 組成； 以不同於該第一化學物之第二化學物至少部份地蝕刻穿過 該層堆疊的該金屬化層，該第二化學物實質上由C 1 2、N 2及H C 1所組成；及 因此該第一和第二化學物提供改進的光阻劑選擇性。 2 ·如申請專利範圍第1項之方法，其中該抗反射層係選 自T i及T i Ν所組成的族群。 經濟部智慧財產局員工消費合作社印製 3 ·如申請專利範圍第1項之方法，其中該抗反射層包括 T i N及其中該第一化學物係用以蝕刻穿過該抗反射層。 4 ·如申請專利範圍第1項之方法，其中該c 1 2具有約 8 0 s c c m的流速，且該A r的流速約爲c 1 2流速的1 4 %，該C H F 3的流速約爲C 1 2流速的3 〇 %。 5 .如申請專利範圍第1項之方法，其中該C 1 2具有約 8 5 seem的流速且該Ν 2的流速約爲c i 2流速的3 0 %， 該H C 1的流速約爲c 1 2流速的2 5 %。 本紙張又度適用中國國家梂準（CNS) Α4規格（2ΐ〇χ297公釐） 535229 A8 B8 C8 D8 々、申請專利範圍 6 ·如申請專利範圍第1項之方法，進一步包括第三化學 物以蝕刻穿過下方障壁層。 7 ·如申請專利範圍第6項之方法，其中該第三化學物實 際上與該第一化學物相同。 8 ·如申請專利範圍第6項之方法，其中該第三化學物包 括 Cl2、CHFs 及 BCls。 9 ·如申請專利範圍第6項之方法，其中該第一、第二及 第三化學物係用以將基底蝕刻成半導體裝置。 1 0 · —種積體電路，形成於電漿處理室中，該電漿處理 室執行光阻劑選擇性多重化學蝕刻製程，以蝕刻層堆疊的 複數層，該層堆疊包括金屬化上方層、配置於該金屬化上 方層之下的金屬化層、及在該層堆疊之上的低型態比光阻 層，該低型態比光阻層會被圖型化成曝露金屬化上方層的 第一多個區及保護該金屬化上方層的第二多個區，該積體 電路係由包括下列步驟之製程步驟所形成： 以第一化學物實際地向下蝕刻該金屬化上方層至該金屬化 層，經由曝露該層堆疊的該金屬化上方層之第一多個區，. 蝕刻該金屬化上方層，該第一化學物包括蝕刻劑化學物及 聚合物形成化學物；及 以第二化學物經由曝露該層堆疊的該金屬化層之該第一多 個區，蝕刻該金屬化層，該第二化學物係不同於該第一化 學物。 1 1 .如申請專利範圍第1 〇項之積體電路，其中該金屬 化上方層代表T i N抗反射層。 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） A -------裝— (請先閲讀背面之注意事項再填寫本頁) 訂 經濟部智慧財產局員工消費合作社印製 535229 A8 B8 C8 D8 ^、申請專利範圍 1 2 ·如申請專利範圍第1 1項之積體電路，其中該第一 化學物實質上由C 1 2、A r及C H F 3所組成。 1 3 ·如申請專利範圍第1 1項之積體電路，其中該金屬 化層包括鋁且該第二化學物實質上由Cl2、Ν2及HC1m組成。 1 4 ·如申請專利範圍第"積體電路，其中該第一 惠 經濟部智慧財產局員工消費合作社印製 化學物係用以蝕刻穿過該抗反射 1 5 · —種在電漿處理室中製造半導體裝置之方法，包 含執行穿過層堆疊的複數層之選取部份的光阻選擇性蝕刻 ’該層堆疊包括T i N層及包括至少鋁和銅的至少一者之 金屬化層，該方法包括： 以第一化學物至少部份地触刻穿過該層堆疊的該ΤιN層， 該第一化學物係選自下述混合物所組成的族群： C 1 2、A r及C H F 3之第一混合物， C 1 2、C H F 3及B C 1 3的第二混合物，和 C 1 2、Ν 2及C H F 3的第三混合物；以及 以第二化學物至少部份地蝕刻穿過該層堆疊的該金屬化層 ，該第二化學物係選自下述混合物所組成的族群： C 1 2、Ν 2及H C 1的第四混合物；和 C 1 2、C H F 3及B C 1 3的第五混合物。 1 6 ·如申請專利範圍第1 5項之方法，某中該T i N層代表抗反射層。 1 7 ·如申請專利範圍第1 5項之方法，其中該金屬 化層包括鋁及銅。 1 8 ·如申請專利範圍第1 5項之方法，進一步包括 (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 本紙張尺度適用中國國家揲準（CNS ) A4規格（210X297公慶） .3 535229 A8 B8 C8 D8 六、申請專利範圍 第三化學物，用以至少部份地蝕刻穿過該層堆疊中實際位 於該金屬化層下方的障壁層。 1 9 .如申請專利範圍第1 5項之方法，其中該第一 及第二化學物係用以將該層堆疊蝕刻成半導體裝置。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -4 -
TW086119113A 1996-12-20 1997-12-17 Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading TW535229B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US08/770,336 US5883007A (en) 1996-12-20 1996-12-20 Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading

Publications (1)

Publication Number Publication Date
TW535229B true TW535229B (en) 2003-06-01

Family

ID=25088213

Family Applications (1)

Application Number Title Priority Date Filing Date
TW086119113A TW535229B (en) 1996-12-20 1997-12-17 Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading

Country Status (5)

Country Link
US (1) US5883007A (zh)
JP (1) JP2001507171A (zh)
KR (1) KR20000057674A (zh)
TW (1) TW535229B (zh)
WO (1) WO1998028785A1 (zh)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6087266A (en) * 1997-06-27 2000-07-11 Lam Research Corporation Methods and apparatus for improving microloading while etching a substrate
US6828230B2 (en) 1997-09-12 2004-12-07 Micron Technology, Inc. Integrated circuit having conductive paths of different heights formed from the same layer structure and method for forming the same
US6296780B1 (en) * 1997-12-08 2001-10-02 Applied Materials Inc. System and method for etching organic anti-reflective coating from a substrate
US6043163A (en) * 1997-12-29 2000-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. HCL in overetch with hard mask to improve metal line etching profile
US6391786B1 (en) * 1997-12-31 2002-05-21 Lam Research Corporation Etching process for organic anti-reflective coating
US6177337B1 (en) * 1998-01-06 2001-01-23 International Business Machines Corporation Method of reducing metal voids in semiconductor device interconnection
US6548413B1 (en) * 1998-03-26 2003-04-15 Chartered Semiconductor Manufacturing Ltd. Method to reduce microloading in metal etching
US6399508B1 (en) * 1999-01-12 2002-06-04 Applied Materials, Inc. Method for metal etch using a dielectric hard mask
TW448503B (en) * 1999-03-11 2001-08-01 Toshiba Corp Method for dry etching
US6291361B1 (en) * 1999-03-24 2001-09-18 Conexant Systems, Inc. Method and apparatus for high-resolution in-situ plasma etching of inorganic and metal films
JP2001035808A (ja) * 1999-07-22 2001-02-09 Semiconductor Energy Lab Co Ltd 配線およびその作製方法、この配線を備えた半導体装置、ドライエッチング方法
US6472329B1 (en) * 1999-08-16 2002-10-29 Applied Komatsu Technology, Inc. Etching aluminum over refractory metal with successive plasmas
US6270634B1 (en) * 1999-10-29 2001-08-07 Applied Materials, Inc. Method for plasma etching at a high etch rate
US6898561B1 (en) 1999-12-21 2005-05-24 Integrated Device Technology, Inc. Methods, apparatus and computer program products for modeling integrated circuit devices having reduced linewidths
TWI286338B (en) 2000-05-12 2007-09-01 Semiconductor Energy Lab Semiconductor device and manufacturing method thereof
TW527441B (en) * 2000-06-26 2003-04-11 Matsushita Electric Ind Co Ltd Dry etching method
JP4717295B2 (ja) * 2000-10-04 2011-07-06 株式会社半導体エネルギー研究所 ドライエッチング装置及びエッチング方法
TW582071B (en) 2001-03-20 2004-04-01 Macronix Int Co Ltd Method for etching metal in a semiconductor
JP2003045874A (ja) 2001-07-27 2003-02-14 Semiconductor Energy Lab Co Ltd 金属配線およびその作製方法、並びに金属配線基板およびその作製方法
TWI240988B (en) * 2004-01-07 2005-10-01 Powerchip Semiconductor Corp Method for fabricating a through hole on a semiconductor substrate
CN1303667C (zh) * 2004-03-25 2007-03-07 力晶半导体股份有限公司 制作通孔的方法
JP4908824B2 (ja) * 2005-11-11 2012-04-04 ローム株式会社 半導体装置の製造方法
US20070138001A1 (en) * 2005-12-19 2007-06-21 Teng-Yuan Ko Method of forming an inductor on a semiconductor substrate
JP6878154B2 (ja) * 2017-06-05 2021-05-26 東京エレクトロン株式会社 エッチング方法およびエッチング装置

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4267012A (en) * 1979-04-30 1981-05-12 Fairchild Camera & Instrument Corp. Process for patterning metal connections on a semiconductor structure by using a tungsten-titanium etch resistant layer
US4412885A (en) * 1982-11-03 1983-11-01 Applied Materials, Inc. Materials and methods for plasma etching of aluminum and aluminum alloys
US4614021A (en) * 1985-03-29 1986-09-30 Motorola, Inc. Pillar via process
US4740485A (en) * 1986-07-22 1988-04-26 Monolithic Memories, Inc. Method for forming a fuse
US4820611A (en) * 1987-04-24 1989-04-11 Advanced Micro Devices, Inc. Titanium nitride as an antireflection coating on highly reflective layers for photolithography
US4878994A (en) * 1987-07-16 1989-11-07 Texas Instruments Incorporated Method for etching titanium nitride local interconnects
DE3842758A1 (de) * 1988-12-19 1990-06-21 Siemens Ag Verfahren zum aetzen einer dreilagigen verdrahtungsebene bei der herstellung integrierter halbleiterschaltungen
JP2528962B2 (ja) * 1989-02-27 1996-08-28 株式会社日立製作所 試料処理方法及び装置
US5429070A (en) * 1989-06-13 1995-07-04 Plasma & Materials Technologies, Inc. High density plasma deposition and etching apparatus
US4980018A (en) * 1989-11-14 1990-12-25 Intel Corporation Plasma etching process for refractory metal vias
US5225040A (en) * 1990-04-16 1993-07-06 Raytheon Company Process for patterning metal connections in small-geometry semiconductor structures
EP0489407A3 (en) * 1990-12-03 1992-07-22 Applied Materials, Inc. Plasma reactor using uhf/vhf resonant antenna source, and processes
US5238872A (en) * 1990-12-11 1993-08-24 Samsung Semiconductor, Inc. Barrier metal contact architecture
US5217570A (en) * 1991-01-31 1993-06-08 Sony Corporation Dry etching method
EP0647163B1 (en) * 1992-06-22 1998-09-09 Lam Research Corporation A plasma cleaning method for removing residues in a plasma treatment chamber
US5256245A (en) * 1992-08-11 1993-10-26 Micron Semiconductor, Inc. Use of a clean up step to form more vertical profiles of polycrystalline silicon sidewalls during the manufacture of a semiconductor device
US5326427A (en) * 1992-09-11 1994-07-05 Lsi Logic Corporation Method of selectively etching titanium-containing materials on a semiconductor wafer using remote plasma generation
JPH06151382A (ja) * 1992-11-11 1994-05-31 Toshiba Corp ドライエッチング方法
US5387556A (en) * 1993-02-24 1995-02-07 Applied Materials, Inc. Etching aluminum and its alloys using HC1, C1-containing etchant and N.sub.2
US5384009A (en) * 1993-06-16 1995-01-24 Applied Materials, Inc. Plasma etching using xenon
JPH0774156A (ja) * 1993-08-31 1995-03-17 Nec Corp 半導体装置の製造方法
EP0660393B1 (en) * 1993-12-23 2000-05-10 STMicroelectronics, Inc. Method and dielectric structure for facilitating overetching of metal without damage to inter-level dielectric
US5545289A (en) * 1994-02-03 1996-08-13 Applied Materials, Inc. Passivating, stripping and corrosion inhibition of semiconductor substrates
JP2809087B2 (ja) * 1994-02-15 1998-10-08 日本電気株式会社 配線形成方法
US5562801A (en) * 1994-04-28 1996-10-08 Cypress Semiconductor Corporation Method of etching an oxide layer
US5620615A (en) * 1994-05-13 1997-04-15 Micron Technology, Inc. Method of etching or removing W and WSix films
US5496762A (en) * 1994-06-02 1996-03-05 Micron Semiconductor, Inc. Highly resistive structures for integrated circuits and method of manufacturing the same
TW290717B (en) * 1994-10-28 1996-11-11 Advanced Micro Devices Inc Method to prevent formation of defects during multilayer interconnect processing
US5609775A (en) * 1995-03-17 1997-03-11 Chartered Semiconductor Manufacturing Pte Ltd. Dry etch process for titanium-tungsten films
US6004884A (en) * 1996-02-15 1999-12-21 Lam Research Corporation Methods and apparatus for etching semiconductor wafers
US5772906A (en) * 1996-05-30 1998-06-30 Lam Research Corporation Mechanism for uniform etching by minimizing effects of etch rate loading
US5795829A (en) * 1996-06-03 1998-08-18 Advanced Micro Devices, Inc. Method of high density plasma metal etching

Also Published As

Publication number Publication date
JP2001507171A (ja) 2001-05-29
WO1998028785A1 (en) 1998-07-02
KR20000057674A (ko) 2000-09-25
US5883007A (en) 1999-03-16

Similar Documents

Publication Publication Date Title
TW535229B (en) Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading
US6090717A (en) High density plasma etching of metallization layer using chlorine and nitrogen
KR100451487B1 (ko) 반도체웨이퍼에칭방법
US5772906A (en) Mechanism for uniform etching by minimizing effects of etch rate loading
TW538476B (en) Magnetically enhanced plasma etch process using a heavy fluorocarbon etching gas
KR101083623B1 (ko) 가스 화학물질의 주기적 조절을 사용하는 플라즈마 에칭방법
KR101160102B1 (ko) 가스 화학물 및 탄화 수소 첨가의 주기적 조절을 이용하는 플라즈마 스트리핑 방법
TWI524423B (zh) 蝕刻及灰化期間低ｋ材料之側壁保護
CN1524287B (zh) 用于蚀刻有机低k材料的特殊化学工艺
CN100419972C (zh) 用于有机硅酸盐玻璃低k介质腐蚀应用的用o2和nh3的蚀刻后光刻胶剥除
TWI357094B (en) Reduction of feature critical dimensions
JP5183850B2 (ja) 有機ケイ酸塩誘電体の層を有する半導体ウエハからフォトレジストを剥離する方法
TWI276166B (en) Pattern forming method
US5827437A (en) Multi-step metallization etch
WO1999033097A1 (en) Improved techniques for etching an oxide layer
JPH08172077A (ja) ビアのプラズマエッチング改良方法
TW589403B (en) Mechanism for bow reduction and critical dimension control in etching silicon dioxide using hydrogen-containing additive gases in fluorocarbon gas chemistry
JP4451934B2 (ja) 導電層をエッチングする方法及び集積回路
TW200408732A (en) A method for plasma etching performance enhancement
US20010044212A1 (en) Techniques for improving etching in a plasma processing chamber
US5952244A (en) Methods for reducing etch rate loading while etching through a titanium nitride anti-reflective layer and an aluminum-based metallization layer
US5846443A (en) Methods and apparatus for etching semiconductor wafers and layers thereof
WO2006019849A1 (en) Low-k dielectric etch
JP3160389B2 (ja) ドライエッチング方法
TW478064B (en) Method of plasma etching a polysilicon layer through a patterned SiO2 layer

Legal Events

Date Code Title Description
GD4A Issue of patent certificate for granted invention patent
MM4A Annulment or lapse of patent due to non-payment of fees