TW525299B - Method of manufacturing an integrated circuit - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 51
- 229910052751 metal Inorganic materials 0.000 claims abstract description 49
- 239000002184 metal Substances 0.000 claims abstract description 49
- 229920005591 polysilicon Polymers 0.000 claims abstract description 47
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 6
- 238000007747 plating Methods 0.000 claims description 50
- 238000000034 method Methods 0.000 claims description 40
- 239000011810 insulating material Substances 0.000 claims description 13
- 239000002019 doping agent Substances 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 5
- 150000002739 metals Chemical class 0.000 claims description 3
- 239000012774 insulation material Substances 0.000 claims description 2
- 238000005530 etching Methods 0.000 claims 4
- 238000013459 approach Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 17
- 239000004065 semiconductor Substances 0.000 abstract description 10
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 7
- 238000002513 implantation Methods 0.000 description 7
- 238000005516 engineering process Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000002360 preparation method Methods 0.000 description 2
- 239000004576 sand Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000005728 strengthening Methods 0.000 description 2
- ZXEYZECDXFPJRJ-UHFFFAOYSA-N $l^{3}-silane;platinum Chemical compound [SiH3].[Pt] ZXEYZECDXFPJRJ-UHFFFAOYSA-N 0.000 description 1
- KJZTUUBEBITBGM-UHFFFAOYSA-N B#[Hf] Chemical compound B#[Hf] KJZTUUBEBITBGM-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 150000003057 platinum Chemical class 0.000 description 1
- 229910021339 platinum silicide Inorganic materials 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66166—Resistors with PN junction
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/8605—Resistors with PN junctions
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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Description
525299 A7 B7 五、發明説明（1 ) 技術範圍 本發明係關於半導體製造技術及係更特別關於一包括場 鍍電阻之積體電路的製造方法，以提供該場鍍電阻最大安 排。 發明背景 製造電阻於一半導體基底上之各種方法係屬已知。納於 本發明參考之美國專利4，140,817，5,548,268，5,683,928, 5,976,392，5,989,970，6,069,398，及 6,093,596，係披露一 製造電阻之方法。 在一積體電路中，如一痕量之金屬通過高薄片電阻擴散 電阻之本體時係可於加施電壓至該痕量之際導致該電阻中 電阻變化。在該痕量上之電壓係可致使在該痕量下方之一 電阻區域倒置，耗盡，或累積，進而導致該電阻之電阻變 化。於一再發生時係可導致永久之電阻變化。 一解決方式係以不安排金屬導電體於電阻之上而排除該 問題。但該技術係浪費有用區域及致使採用該技術之積體 電路晶片必須大於該利用電阻上方區域安排金屬導電體之 積體電路晶片。 圖18所示另一種解決方式，伸延越過該電阻本體之金屬 痕量係連接至第一電阻接觸。已知爲場鍍之該金屬伸延係 應幾乎伸延至與該第二電阻接觸相連接之金屬，此爲總體 佈置，設計，及製造法則所允許。以此方式，加施於該第 一電阻接觸之電壓係同樣地也加施於在該電阻本體之上的 場鍍。該第二電阻接觸係連接至另一電勢。由於電壓加施 -4- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 525299 A7 B7 五、發明説明（2 ) 於該第一接觸及場鍍，故仍有電阻變化，但至少該電壓係 已知。採用金屬場鍍之缺點係在該電阻本體上方之區域， 但不包括該接觸區域，係不適於安排其他金屬導電體於與 電阻接觸之同一金屬層中。當然，以已知之技藝，金屬導 電體係可安排在較高金屬層中的電阻本體之。 圖19所示另一種解決方式係提供聚矽場鍍在該電阻本體 之上。連接至該第一電阻接觸之金屬痕量係也伸延至可接 觸於該聚矽場鍍。使用此技術，在該電阻本體上之部份區 域係可用於安排其他金屬導電體於同一金屬層作電阻接觸 之用。因連接至該第一電阻接觸之該金屬係與該聚矽場鍍 構成第二接觸，與聚矽場鍍接觸之區域，以及由於佈置， 設計，及製造法則之任何接近與聚矽接觸區域，不適於在 同一金屬層中安排其他金屬導電體作電阻接觸之用。 所需之場鍍電阻係於佈置，設計，及製造法則允許時， 電阻本體之上的所有區域，應適於在同一金屬層中安排金 屬導電體作電阻接觸之用。 圖式簡單説明 圖1至圖16係一系列之半導體基底截面圖，以説明製造一 積體電路方法之步驟，該積體電路係包括一場鍍電阻，該 場鍍具有根據本發明之加強安排區域在其上； 圖17係該具有圖16所示加強安排區域在其上之場鍍電阻 上視圖，以説明在該電阻之上安1非痕量的可能； 圖18係具有金屬場鍍之先前技藝電阻截面圖；及 圖19係具有聚矽場鍍之先前技藝電阻截面圖。 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525299 五 發明說明（ A7 B7 發明趣息 根據本發明，一積體電路係包括_場鍍電阻，該場鍍電 P係具有増強區域，以在其上安排金屬導電體並在同一金 屬層中形成該電阻之接觸，該場鍍電阻係藉一系列處理步 尸~具有電阻本體及在各端具有接觸區域之電阻係 7成矣半導體基底之一有源區域中。一第_絕緣材料層係 v成在為笔阻之上及一通至該電阻本體之窗係建立於該絕 緣材料第一層中，以形成一第一接觸區域。一聚矽層係形 成於遠第—絕緣層之上，以界定一場鍍，該聚矽場鍍之鄰 接於該電阻第一接觸區域及延伸越過該電阻本體而至另一 接觸區域係爲總體佈置，設計，及製造法則所允許。一第 二絕緣層係形成於該聚矽層之上。在該第二絕緣層中係具 有窗’以提供至該聚矽場鍍及該第二接觸區域之通路。一 金屬層係加施並蝕刻掉不需要之金屬，以提供導電體於該 聚石夕場鍍之上，該聚矽場鍍係一場鍍電阻，其上具有供形 成於同一金屬層作該電阻接觸用之金屬導電體的增強區域。 發明詳細説明 圖1至圖16係一系列之晶圓或半導體基底20截面圖，以説 明製造一場鍍電阻22方法之步驟，該場鍍電阻係具有增強 區域，以在其上安排金屬導電體並在同一金屬層中形成該 電阻之接觸。在一最佳實例中之半導體基底係矽基底，但 於本發明係不僅限於此。其他已知之半導體基底係可使用 。雖係以一 p-型矽電阻説明，但於本發明應不僅限於此。 雖本發明披露之方法係説明製造一具有製造於第一金屬層 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 525299 A7
525299 A7 B7 五、發明説明（5 ) 係低於接觸3 6。該光阻材料層係隨後移除。而後，光阻材 料或掩膜之沉積，繪製及移除即不時常討論。熟此技藝者 係當瞭解其所需之步驟。 一聚碎準備步驟係沉積一絕緣材料層，如TEOS氧化整個 基底20之表面3〇。圖4所示之氧化層40通常係厚350埃。一 具有厚度600埃之不結晶聚晶矽層42係可藉化學汽相沉積法 沉積於氧化物層4〇之上。一掩膜係繪製於層42之上及一射 極窗44係藉電漿蝕刻方法使之穿過不結晶聚晶矽層42及氧 化物層40而至該電阻本體38之矽，以作使接觸成爲與電阻 本體38接觸之第一接觸46的準備。 圖5係一聚矽層48表面沉積後之基底2〇截面圖，該聚矽層 通¥係厚3 1 〇〇埃及藉化學汽相沉積法沉積於不結晶聚晶矽 層42之上。除形成一層在不結晶聚晶矽之上外，該聚矽層 48係填充窗44以使接觸於電阻本體38及界定第一電阻接觸 46。在摻雜射極方法中，聚矽層48係，如圖6所示，以一严 5L摻4浏植入，但該摻雜劑不僅限於，而形成一 型摻 4水矽备#水矽係用其他已知方法達成。本發明係不需要 植入步驟，但係隨一製造場鍍電阻22之現有方法完成，而 毋需增加額外處理㈣。p-型捧雜劑係在接觸私中形成一 強化接觸區域46，。強化接觸區域46·之電阻係低於接觸私。 植入後’永矽層48係予掩，而後藉一電漿蝕刻方法蝕 刻。當聚石夕層48蚀刻後，不僅聚石夕層48之不需要區域係應 私除，同時，不、结晶聚晶石夕層42及丁E〇s層之不需要區域 也應用㈣移除。所餘之聚Μ如圖7所示，形成場鍵％。 ^張尺度適用懷冢標準(CNS)A4規格―響則8----- A7 B7 五、發明説明（ 6 聚砂層48之剩餘部份係伸延於整個電阻本體38之上。場鏡 2摻4氷矽係提供經孩苜44中之摻雜聚矽至電阻本體3 8 =氣路徑及增強接觸區域46,。於加熱處理步驟中，該不 ，叫水日日矽層42係併入聚矽層48而形成聚矽層48,。聚矽層 ㈣伸延於整個電阻本體38之上，並以氧化物㈣相隔。 由、於佈置’設計，及製造法則之要求，聚石夕層48,係敍刻部 仏區域（如圖7右側所示）成另一窗。 另-本發明；F需要之步驟係仍存在於形成環繞該射極接 觸（未^出）聚石夕結構外周邊之間隔件52及自聚珍層48或48, >成％鍍50的方法中。一絕緣材料層，如te〇s氧化物，係 沉積於整個基底20之上。一乾蚀刻方法係移除不需要之絕 緣材料，而留住間隔件52，如圖8所示，環繞於聚碎結構周 邊間隔件52通$在表面30處係1500埃寬。在現行方法中 間件52係繞於聚石夕結構之周邊，以容納金屬氧化物半 導體元件或製造於同—基底上之自我對正元件。間隔件^ 係自我對正泫第_電阻接觸5 8及可最大利用該電阻本體3 8 上万I區域。雖非本發明之需要，在現行方法中製造場鍍 電阻2 2係未改變或增加處理步驟。 表面植入步驟，如圖9所示，係用一 n_型摻雜劑植入集 電極接觸36之增強接觸區域36，，該摻雜劑係不限定於砷或 磷。植入係可降低增強接觸區域36，及集電極接觸36之電阻 。一掩膜（未示出）係用以限制至該n集電極接觸之植入，結 果構成一向下伸入該埋層28之n+深集電極接觸。 另一本發明不需要，但仍存在於現行方法之步驟係_如 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 525299 A7 — —_____ 五、發明説明（1 ) ' ' ' -- 圖丨〇所示之基座增強植入。在該基座增強植入中，該射極 接觸（未示出）之聚矽結構及場鍍50係用一P-型摻雜劑再植入 一二捧球^不限於爛’以減低其電阻。一如掩膜區域5 4之 光阻材料掩膜處係不得植入。更重要者係一自我對正之p + 係在i阻本體3 8之區域5 6中達成，在該處係形成一第 二電阻接觸58。 如熟知之技藝，一溝槽60係形成於有源區域24四周，供 絕緣電氣及熱噪聲。該步驟係未説明，但確定之溝槽6〇係 示方、圖1 1。在形成溝槽6〇時，一掩膜係形成及藉電漿蝕刻 方法蝕刻成該溝槽。一 P +植入係形成一植入區域62於該溝 才ΗΪ 60之底4。一側壁氧化物係加施於該溝槽及該溝槽係以 聚矽充填。熱處理係可致使該植入之摻雜劑擴散於在窗44 下方之電阻本體38中而形成接觸46,。 如圖11所示，一平坦化步驟係加施於一層或多層，如氧 化物，電介層66之絕緣材料上。在一最佳實例中，係加施 一 TEOS層，一電漿增強TE〇w，及―硼嶒邝仍層。層％ 係再經一熱處理步驟以平滑其上表面。 電介層66係予掩膜及蝕刻，但不限於開啓窗68，川及” 之乾蝕刻方法，如圖12所示。窗68係開啓於聚矽場鍍％。 窗70係開啓於p+區域56。窗72係開啓於集電極接觸刊。 如圖13所示，一第一障礙層74，如但不限於矽化鉑，係 可形成於每一窗68, 7〇，及72中。鉑係沉積於該基底之上 及加熱使之與在接觸中之矽起反應。未反應之鉑係以熟知 之技藝蝕刻掉。在窗68中之第一障礙層74係形成於場鍍％ -10- 525299
中。在窗7G中之第_障礙層74障礙層㈣成於該區域私 ，雜石夕中，以形成一至電阻22之第二接觸76。在窗Η中之 第一障礙層74係形成於該接觸36(η +摻雜砂中。 如圖14所示，—第二障礙層76,如但不限於_，係沉積 在㈣-障礙層74之上。該第二障礙層76，當爲鶴時，係 可藉熟知技藝如濺鍍方法但不限於濺鍍方法加施。額外之 數層障礙層係可採用。 在準備形成導電體或痕量時，一金屬層8〇，如鋁或銅但 不限於鋁或銅，係如圖15所示藉熟知技藝沉積於整個最上 層表面上。在圖15所示實例中，金屬層8〇係第一金屬層， 但本發明係非僅限於此。本發明係可用於製造積體電路之 多層金屬層方法。 不需要之金屬層80係用熟知之技藝移除，結果即如圖圖 16及圖17所示，具有痕量伸延於該場鍍電阻22中。金屬層 8〇係提供一導線82至射極（未示出）及場鍍50，一導線84至第 一電阻接觸58’ 一導線86至接觸36，及安排電阻本體38由 痕量90組成之痕量88係一次組。圖15所示之場鍍電阻22係 代表内部製造有電阻22之一積體電路98的一部份。因此， 在電阻22本體38之上具有增強區域的場鍍電阻22係可用於 在同一金屬層中安排其他金屬導電體在電阻22本體38之上 形成至該電阻之接觸。 圖1 7係圖16所示説明在電阻本體3 8上安排導電體90之場 鍍電阻22上視圖。電阻本體38之寬度92係窄於在電阻本體 38末端之在電阻本體38末端之第一電阻接觸46與第二電阻 -11 - 本紙張尺度適用中國國家標準(CNS) Α4Λ格(210 X297公釐） 525299 A7 ----___ B7 五、發明説明（9~) ~~~ ' 接觸58的寬度94，但本發明係非限制於此。大致上，所有 私阻本體3 8上方之區域係可根據佈置，設計，及製造法則 用於安排痕量或金屬導電體。 以此方式製造之場鍍電阻22係具有一增強區域在該電阻 本體3 8以供安排導電體或痕量9〇。佈置，設計，及製造法 則係可限制利用電阻本體38上之區域安排導電體的因數。 本發明係可用任何已知方法製造及係容易以互補雙極性 (BICMOS)方法製造。非所有步驟係皆包括於本發明或詳細 説明，但係包括熟此技藝者所需之足夠説明。本發明所披 露 < 步驟係用於聚矽射極方法者。該供安排用之具有增強 區域的聚矽場鍍電阻係可用本發明方法製造，而不需增加 任何額外之步驟。一供安排用之具有增強區域的聚矽場鍍 %阻係可用少於該製造聚石夕射極方法之步驟製造。 雖本發明係説明在一矽基底上之製造，但非僅限於此。 任何半導體係皆適用。雖以一 p-型摻雜區域電阻説明，但 本發明係非僅限於此；本發明係可用於製造其他摻雜型別 之場鍍電阻。 -12- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
Claims (1)
- 六、申請專利範圍 1. 一種製造包括一場鍍電阻之積體電路的方法，該方法係 包括步驟： 形成一電阻在一基底之一有源區域中，該電阻係具有 一電阻本體，鄰近該本體末端處係具有第一及第二接觸 區域； 形成一第一絕緣材料層在該電阻之上； 建立一窗，該窗係穿過鄰近該第一接觸區域之該第一 絕緣材料層； 形成一聚碎層在該第一絕緣層材料之上，以界定一場 鍍，該聚矽係接觸於該電阻之第一接觸區域，該場鍍係 伸延越過該電阻本體而接·近該第二接觸區域： 形成一第二絕緣材料層在該聚矽層之上； 建立窗，該窗係穿過該第二絕緣材料層，以提供至該 聚矽場鍍及該第二接觸區域之進出； . 加施金屬層；及 蚀刻移除不需要之金屬，以提供在該聚矽場鍍上之導 電體，該導電體係形成在同一金屬層中，以形成至該電 阻之接觸。 2. 如申請專利範圍第1項之製造包括一場鍍電阻之積體電路 的方法，其中在該有源區域中形成一電阻之步驟係包括 步驟： 摻雜一區域，使之形成一電阻本體。 3. 如申請專利範圍第1項之製造包括一場鍍電阻之積體電路 的方法，其中該形成一第一絕緣材料層之步驟係包括沉 -13- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 525299 A B c D 々、申請專利範圍 積一氧化物層。 4. ·如申請專利範圍第1項之製造包括一場鍍電阻之積體電路 的方法，其中該建立一窗使之穿過該第一絕緣材料層之 步驟係包括蝕刻一窗使之穿過該第一絕緣材料層。 5 ·如申請專利範圍第1項之製造包括一場鏟電阻之積體電路 的方法，其中該建立窗使之穿過該第二絕緣材料層之步 驟係包括蝕刻窗使之穿過該第二絕緣材料層。 6. 如申請專利範圍第2項之製造包括一場鍍電阻之積體電路 的方法，其中該摻雜一區域使之形成一電阻本體之步驟 係包括步驟： 植入一掺雜劑。 7. 如申請專利範圍第1項之製造包括一場鍍電阻之積體電路 的方法，其中該形成一聚矽場鍍之步驟係包括步驟： 加施一聚矽層在該第一絕緣之上；及 蚀刻該聚矽使之形成一聚矽場鍍。 ’ 8. 如申請專利範圍第7項之製造包括一場鍍電阻之積體電路 的方法，係更進一步包括步骤： 形成一間隔件於該聚矽場鍍之四周。 9. 如申請專利範圍第3項之製造包括一場鍍電阻之積體電路 的方法，係更進一步包括步驟： 植入一摻雜劑於該聚矽層之中，植入係在蝕刻該聚矽 形成一聚矽場鍍之前執行。 10·如申請專利範圍第1項之製造包括一場鍍電阻之積體電路 的方法，其中該加施一金屬層之步驟包括於製造該積體 電路時，加施一第一金屬層之步驟。 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/650,606 US6458669B1 (en) | 2000-08-30 | 2000-08-30 | Method of manufacturing an integrated circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW525299B true TW525299B (en) | 2003-03-21 |
Family
ID=24609571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW090121355A TW525299B (en) | 2000-08-30 | 2001-08-29 | Method of manufacturing an integrated circuit |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6458669B1 (zh) |
| EP (1) | EP1184909B1 (zh) |
| JP (1) | JP4058710B2 (zh) |
| KR (1) | KR100847233B1 (zh) |
| DE (1) | DE60121685T2 (zh) |
| TW (1) | TW525299B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7439146B1 (en) * | 2000-08-30 | 2008-10-21 | Agere Systems Inc. | Field plated resistor with enhanced routing area thereover |
| US20070096260A1 (en) * | 2005-10-28 | 2007-05-03 | International Business Machines Corporation | Reduced parasitic and high value resistor and method of manufacture |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4140817A (en) | 1977-11-04 | 1979-02-20 | Bell Telephone Laboratories, Incorporated | Thick film resistor circuits |
| SE7900379L (sv) * | 1978-01-25 | 1979-07-26 | Western Electric Co | Halvledare-integrerad-krets |
| JPS5621359A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Semiconductor device |
| JPS56167360A (en) * | 1980-05-26 | 1981-12-23 | Mitsubishi Electric Corp | Diffused resistance element in semiconductor device |
| JPS5799764A (en) * | 1980-12-12 | 1982-06-21 | Toshiba Corp | Semiconductor device |
| JPS60231352A (ja) * | 1984-04-28 | 1985-11-16 | Fujitsu Ltd | 半導体装置 |
| US4786612A (en) * | 1986-02-03 | 1988-11-22 | Intel Corporation | Plasma enhanced chemical vapor deposited vertical silicon nitride resistor |
| US5326726A (en) * | 1990-08-17 | 1994-07-05 | Analog Devices, Inc. | Method for fabricating monolithic chip containing integrated circuitry and suspended microstructure |
| US5521576A (en) | 1993-10-06 | 1996-05-28 | Collins; Franklyn M. | Fine-line thick film resistors and resistor networks and method of making same |
| JP2932940B2 (ja) | 1994-06-08 | 1999-08-09 | 株式会社デンソー | 薄膜抵抗体を有する半導体装置の製造方法 |
| US5683928A (en) | 1994-12-05 | 1997-11-04 | General Electric Company | Method for fabricating a thin film resistor |
| US5567644A (en) | 1995-09-14 | 1996-10-22 | Micron Technology, Inc. | Method of making a resistor |
| US5976392A (en) | 1997-03-07 | 1999-11-02 | Yageo Corporation | Method for fabrication of thin film resistor |
| US6069398A (en) | 1997-08-01 | 2000-05-30 | Advanced Micro Devices, Inc. | Thin film resistor and fabrication method thereof |
-
2000
- 2000-08-30 US US09/650,606 patent/US6458669B1/en not_active Expired - Lifetime
-
2001
- 2001-08-17 EP EP01307010A patent/EP1184909B1/en not_active Expired - Lifetime
- 2001-08-17 DE DE60121685T patent/DE60121685T2/de not_active Expired - Lifetime
- 2001-08-29 TW TW090121355A patent/TW525299B/zh not_active IP Right Cessation
- 2001-08-30 JP JP2001260998A patent/JP4058710B2/ja not_active Expired - Fee Related
- 2001-08-30 KR KR1020010052995A patent/KR100847233B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100847233B1 (ko) | 2008-07-18 |
| EP1184909B1 (en) | 2006-07-26 |
| EP1184909A2 (en) | 2002-03-06 |
| JP2002134625A (ja) | 2002-05-10 |
| JP4058710B2 (ja) | 2008-03-12 |
| EP1184909A3 (en) | 2004-10-13 |
| KR20020018164A (ko) | 2002-03-07 |
| US6458669B1 (en) | 2002-10-01 |
| DE60121685D1 (de) | 2006-09-07 |
| DE60121685T2 (de) | 2007-08-02 |
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